JPH088477B2 - 位相調整回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタルテレビジョンのサンプリング周期
内の位相を調整するための位相調整回路に関する。

〔従来の技術〕

第３図は、ディジタルテレビジョンのサンプリング周
期内の位相を調整するための従来の位相調整回路を表わ
したものであり、第４図はこの従来の回路の動作を表わ
したものである。

この位相調整回路は、ディジタルデータ入力端子11、
クロック入力端子12および位相制御データ入力端子13の
３つの入力端子を備えている。このうちのクロック入力
端子12から供給されるメインクロック14は、第１のフリ
ップフロップ15と1/2てい倍器16に供給される。ここで
第１のフリップフロップ15には、ディジタルデータ入力
端子11からディジタルデータ18が供給されるようになっ
ており、このメインクロック14によってラッチされる。
第１のフリップフロップ15のラッチ出力21は、第２のフ
リップフロップ22と第３のフリップフロップ23のそれぞ
れの入力となる。ここで、第２のフリップフロップ22の
クロック入力端子には、1/2てい倍器16から出力される
反転1/2クロック24が入力される。また第３のフリップ
フロップ23のクロック入力端子には、1/2てい倍器16か
ら出力される1/2クロック25が入力される。この結果と
して、第２のフリップフロップ22からは、第４図ａに示
すように、ディジタルデータ27が出力される。このディ
ジタルデータ27のデータレートは、元のディジタルデー
タ18の1/2である。ディジタルデータ27は切替器28のＡ
入力端子に供給される。

一方、第３のフリップフロップ23からは、1/2クロッ
ク25がクロック入力となる結果として、第４図ｂに示す
ように、ディジタルデータ29が出力される。このディジ
タルデータ29は、ディジタルデータ27と同様にデータレ
ートは1/2となっており、ディジタルデータ27とサンプ
リング周期の分だけ位相がずれたものとなっている。デ
ィジタルデータ29は、切替器28のＢ入力端子に供給され
る。

切替器28には、1/2クロック25を可変遅延器50で所定
量だけ遅延された1/2クロック51（第４図ｃ）が供給さ
れるようになっている。同図で符号Ｔはサンプリング周
期を表わしている。可変遅延器50の遅延量の設定は、位
相制御データ入力端子13から供給される位相制御データ
52によって行われる。1/2クロック51で切り替えられた
ディジタルデータ54は、第４のフリップフロップ55に供
給される。

一方、1/2クロック51は遅延器56によってサンプリン
グ周期の1/2の時間だけ遅延された後、インバータ57で
論理を反転され、このインバータ57の出力と1/2クロッ
ク51は排他的論理和回路58によって論理がとられる。こ
のようにして再生されたクロック59（第３図ｄ）は第４
のフリップフロップ55のクロック入力としてディジタル
データ54のラッチを行う。この位相調整回路では、1/2
クロック51およびクロック59をサンプリンズ周期Ｔだけ
任意に動かすことができ、これにより第４のフリップフ
ロップ55からはディジタルデータ出力端子61に対してサ
ンプリング周期以内の任意の位相に調整したディジタル
データ62が出力される。

〔発明が解決しようとする課題〕

以上説明したディジタルテレビジョンについてのサン
プリング周期内の位相調整回路では、可変遅延器を１つ
で構成している。このため、切替回路用の1/2クロック
を作成するためには可変遅延器で位相を変える際に1/2
クロックとせざるを得ない。従って従来のこのような位
相調整回路では、1/2クロックからメインクロックを再
生する構成となっていた。

ところが、遅延器は一般にＬ（ロー）レベルからＨ
（ハイ）レベルへ変わっている信号の遅延と、Ｈレベル
からＬレベルへ変わっている信号の遅延では、遅延量が
異なってくる。このため、1/2クロックからメインクロ
ックを再生するようにすると、クロックの周期が１周期
ごとに微妙に変わってしまい、サンプリング後の画質が
劣化するという問題があった。

そこで本発明の目的は、1/2クロックからメインクロ
ックを再生する回路部分を不要とした位相調整回路を提
供することにある。

〔課題を解決するための手段〕

本発明では、（ｉ）ディジタルデータをメインクロッ
クでラッチする第１のラッチ手段と、（ii）メインクロ
ックからこれを1/2にてい倍したクロックおよびこれと
位相の反転したクロックを作成するクロックてい倍手段
と、（iii）第１のラッチ手段によってラッチされたデ
ィジタルデータを1/2にてい倍しクロックでラッチする
第２のラッチ手段と、（iv）第１のラッチ手段によって
ラッチされたディジタルデータを位相反転された1/2ク
ロックでラッチする第３のラッチ手段と、（ｖ）これら
第２および第３のラッチ手段によってラッチされたディ
ジタルデータを前記した1/2クロックによって順次切り
替える第１の切替器と、（vi）メインクロックを1/2周
期だけ遅延させる第１の遅延器と、（vii）この第１の
遅延器の出力とメインクロックを切り替える第２の切替
器と、（viii）第１の切替器の出力を第２の切替器から
出力されるクロックでラッチする第４のラッチ手段と、
（ix）第２の切替器から出力されるクロックをメインク
ロックの1/2の周期内で可変させる第２の遅延器と、
（ｘ）第４のラッチ手段によってラッチされたディジタ
ルデータを第２の遅延器の出力するクロックでラッチす
る第５のラッチ手段とを位相調整回路に具備させる。

すなわち、本発明では従来用いられた遅延器を粗調整
用の第１の遅延器と、微調整用の第２の遅延器に分割
し、第１の遅延器で位相が大まかに変わったメインクロ
ックで動作するフリップフロップを一旦通し、切替器の
切替パルスの位相を、位相の可変に応じて可変しなくて
もよい構成としている。

〔実施例〕

以下実施例につき本発明を詳細に説明する。

第１図は本発明の一実施例における位相調整回路の構
成を表わしたものであり、第２図はこの回路の各部の動
作を表わしたものである。

この位相調整回路は、ディジタルデータ入力端子11、
クロック入力端子12および位相制御データ入力端子13の
３つの入力端子を備えている。このうちクロック入力端
子12から供給されるメインクロック14（第２図ａ）は、
第１のフリップフロップ15と1/2てい倍器16に供給され
る。ここで第１のフリップフロップ15には、ディジタル
データ入力端子11からディジタルデータ18（第２図ｂ）
が供給されるようになっており、このメインクロック14
によってラッチされる。第１のフリップフロップ15のラ
ッチ出力21は、第２のフリップフロップ22と第３のフリ
ップフロップ23のそれぞれの入力となる。ここで、第２
のフロップフロップ22のクロック入力端子には、1/2て
い倍器16から出力される反転1/2クロック24（第２図
ｃ）が入力される。また、第３のフリップフロップ23の
クロック入力端子には、1/2てい倍器16から出力される1
/2クロック25（第２図ｄ）が入力される。この結果とし
て、第２のフリップフロップ22からは、第２図ｅに示す
ように、ディジタルデータ27が出力される。

今、第２図ｂに示すようにディジタルデータ18がメイ
ンクロック14に同期して“D1",“D2",“D3",“D4"……
と転送されてきたものとすると、反転1/2クロック24に
よるラッチによってディジタルデータ27は“D1",“D3"
……となり、そのデータレートは1/2となる。ディジタ
ルデータ27は第１の切替器28のＡ入力端子に供給され
る。

一方、第３のフリップフロップ23からは、1/2クロッ
ク25がクロック入力となる結果として、第２図ｆに示す
ように、ディジタルデータ29が出力される。このディジ
タルデータ29は、“D0",“D2",“D4"……となり、その
データレートは1/2となる。また、ディジタルデータ27
とディジタルデータ29は互いにサンプリング周期の分だ
け位相がずれたものとなっている。ディジタルデータ29
は、第１の切替器28のＢ入力端子に供給される。

第１の切替器28には、1/2クロック25（第２図ｇ）が
切り替えの制御のために供給されている。この1/2クロ
ック25を切替パルスとしてディジタルデータ27とディジ
タルデータ29の切り替えを行うと、少なくともサンプリ
ング周期の1/2の期間がデータの確定期間として存在す
る。従って、メインクロック14の可変範囲をサンプリン
グ周期の1/2に限定すれば、この第１の切替器28の切替
パルスをこれに連動して可変させることなく次段の第４
のフリップフロップ31でのラッチが可能である。

ところで、クロック入力端子12から出力されるメイン
クロック14（第２図ｈ）は、第２の切替器32のＤ入力端
子と1/2周期遅延器33の双方に供給される。1/2周期遅延
器33では、メインクロック14を1/2周期だけ遅延させ
て、これを1/2周期遅延メインクロック34（第２図ｋ）
として第２の切替器32のＥ入力端子に供給する。この第
２の切替器32には、位相制御データ入力端子13から位相
制御データ35が供給されており、切替制御を行うように
なっている。本実施例では1/2周期遅延器33と第２の切
替器32は全体として粗調整用の遅延器を構成しており、
切替器32がＤ入力端子を選択した場合にはメインクロッ
ク14をそのまま第４のフリップフロップ31のクロック入
力として供給し、Ｅ入力端子を選択した場合には1/2周
期だけ遅延した1/2周期遅延メインクロック34を第４の
フリップフロップ31のクロック入力としている。これに
よって、遅延量“0"と遅延量“1/2周期”の位相可変
（第２図ｉおよびｌ）が達成される。

第２の切替器32から出力されるクロック36は1/2周期
内可変遅延器37に入力される。1/2周期内可変遅延器37
は、位相制御データ35によって1/2周期内の位相を設定
され、遅延したクロック38（第２図ｊおよびｍ）を第５
のフリップフロップ39のクロック入力端子に供給するよ
うになっている。この第５のフリップフロップ39には、
第４のフリップフロップ31の出力データ41が入力されラ
ッチされる。第５のフリップフロップ39から出力される
ディジタルデータ42は、サンプリング周期の１周期以内
の位相が任意に設定されたものとなり、ディジタルデー
タ出力端子43に出力される。

〔発明の効果〕

以上説明したように、本発明によれば可変遅延器を２
段配置し、メインクロックの位相を前段の遅延器で1/2
周期単位で粗調整し、後段の遅延器で1/2周期以内で微
調整することにした。そして、前段の遅延器の出力で２
相のデータを切り替えた結果をラッチすることにしたの
で、この切り替えを行う切替切の切替パルスを変化させ
る必要がなくなり、1/2クロックからメインクロックを
再生するための回路構成を省略することができる。これ
故、従来の回路で発生していた画質の劣化を除去するこ
とができるという効果がある。

【図面の簡単な説明】

第１図および第２図は本発明の一実施例を説明するため
のもので、このうち第１図は位相調整回路の回路図、第
２図はこの回路の動作を説明するためのタイミング図、
第３図は従来の位相調整回路の回路図、第４図はこの従
来の位相調整回路の回路動作を説明するためのタイミン
グ図である。 14……メインクロック、 15……第１のフリップフロップ、 16……1/2てい倍器、 22……第２のフリップフロップ、 23……第３のフリップフロップ、 28……第１の切替器、 31……第４のフリップフロップ、 32……第２の切替器、 33……1/2周期遅延器、 37……1/2周期内可変遅延器、 39……第５のフリップフロップ、 42……ディジタルデータ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】ディジタルデータをメインクロックでラッ
   チする第１のラッチ手段と、 メインクロックからこれを1/2にてい倍したクロックお
   よびこれと位相の反転したクロックを作成するクロック
   てい倍手段と、 前記第１のラッチ手段によってラッチされたディジタル
   データを前記1/2にてい倍したクロックでラッチする第
   ２のラッチ手段と、 前記第１のラッチ手段によってラッチされたディジタル
   データを前記位相反転された1/2クロックでラッチする
   第３のラッチ手段と、 これら第２および第３のラッチ手段によってラッチされ
   たディジタルデータを前記1/2クロックによって順次切
   り替える第１の切替器と、 前記メインクロックを1/2周期だけ遅延させる第１の遅
   延器と、 この第１の遅延器の出力と前記メインクロックを切り替
   える第２の切替器と、 前記第１の切替器の出力を前記第２の切替器から出力さ
   れるクロックでラッチする第４のラッチ手段と、 前記第２の切替器から出力されるクロックをメインクロ
   ックの1/2の周期内で可変させる第２の遅延器と、 前記第４のラッチ手段によってラッチされたディジタル
   データを第２の遅延器の出力するクロックでラッチする
   第５のラッチ手段 とを備え、この第５のラッチ手段からディジタルテレビ
   ジョン信号のサンプリング周期以内で位相の調整された
   ディジタルデータを出力させることを特徴とする位相調
   整回路。