JPH10210368A

JPH10210368A - プログラマブルクロック信号発生機能付き撮像装置

Info

Publication number: JPH10210368A
Application number: JP9357991A
Authority: JP
Inventors: David M Charneski; エムキャーネスキーデビット; Eugene M Petilli; エムペチィリィユージーン; Jay E Endsley; イーエンズレイジェイ
Original assignee: Eastman Kodak Co
Current assignee: Eastman Kodak Co
Priority date: 1996-12-30
Filing date: 1997-12-25
Publication date: 1998-08-07
Also published as: US5982428A; EP0851676A2; EP0851676A3

Abstract

(57)【要約】【課題】撮像センサのためのプログラマブルクロック
信号発生手段を提供する。【解決手段】画像信号を生成する撮像装置は、ひとつ
以上のＣＣＤクロック信号に従って画像信号を生成する
撮像センサと、ひとつ以上のＣＣＤクロック信号を発生
するクロック信号発生部１２と、を有する。クロック信
号発生部１２は、プログラマブル入力信号に基づいて、
ひとつ以上のＣＣＤクロック信号の位相及びデューティ
サイクルのうち少なくとも一方を調整する。この際、２
つのシフトレジスタ４０、４２を相互に位相が異なるよ
うにクロック動作すると共に、ＣＣＤクロック信号を生
成するためのプログラマブルビットパターンを各シフト
レジスタに４０、４２に並列に入力することにより、Ｃ
ＣＤクロック信号を発生するために必要な入力クロック
信号の周波数を半分に減少できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】普通に譲渡された同時係属出
願第［当事務所整理番号７４６５２］、発明の名称「プ
ログラマブル多重ＣＣＤクロックシンセサイザ」、出願
人ＢｒｕｃｅＣ．ＭｃＤｅｒｍｏｔｔの出願は、本出
願の譲受人に譲渡され、参考資料とされる。

【０００２】本発明は、ディジタル集積回路に関する発
明であり、ディジタル集積回路に有用である周期信号を
発生する装置、特にＣＣＤ等の撮像センサのためのクロ
ック信号の発生機能を有する装置に関する。

【０００３】

【従来の技術】一般的に、種々の信号パターンを生成す
る必要があるディジタル集積回路においては、所望の信
号パターンを生成するために特別なカウンタ、ステート
マシンのうち少なくとも一方を設計することが、たいて
い必要とされる。このことは、例えばディジタル画像形
成の分野に適用される。この画像形成においては、電荷
結合デバイス（ＣＣＤ）撮像子は、従来のハロゲン化銀
フィルムの場合と同じ原理で使用される。

【０００４】ＣＣＤ撮像子は、ディジタルデバイスであ
り、特有の性質を有する多数の入力信号を通常必要とす
る。これらの信号は、通常、周期性を有するので、多く
の場合「クロック」と呼ばれる。ディジタル撮像システ
ムに使用される種々の電子デバイスの動作にはわずかな
差があるため、多くの場合、複数のＣＣＤクロック信号
のデューティサイクル、位相のうち少なくとも一方を僅
かに変更できることが所望されるか又は必要とされる。
特に、複数のＣＣＤクロック信号のパルス幅及びパルス
位置は、ＣＣＤ画素周期内で変更できることが望まし
い。このようなことは、従来では、アナログ遅延回路に
よる手法、同期ディジタル技術による手法、特にこの目
的のための手法、のうちいずれかによって行われてい
た。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
た手法には以下に示す重大な問題点があった。即ち、ア
ナログ遅延回路は費用がかかり、多くの場合、不正確な
制御しか行えない。また、たいていの同期ディジタル技
術は高周波水晶発振器を用いるが、この場合には、費用
が一層かかることに加えて、望ましくない放射電磁妨害
が結果として生じてしまうことがあった。また、プログ
ラマブルロジックを有するこれらの高速回路をプロトタ
イプすることは、たいてい、不可能である。このため、
技術者はシステム環境において上記プロトタイプした高
速回路を試験することの代わりに、設計費用が一層かか
るＡＳＩＣ（Application Specific Integrated Circui
t）技術にゆだねざるを得なくなる。これらの技術の大
部分は、動作最適化のためのシステム内調整またはチュ
ーニングが行えない。本発明によれば、これらの問題点
を解決し、また一方、柔軟性を増加させる方法が提供さ
れる。

【０００６】本発明は、少なくとも１つ以上の上述した
問題点を解決することを目的とする。

【０００７】

【課題を解決するための手段】要約すると、本発明の一
態様の撮像装置は、画像信号を生成する撮像装置におい
て、ひとつ以上のクロック信号に従って、画像信号を生
成する撮像センサと、前記ひとつ以上のクロック信号を
発生するクロック信号発生手段と、を有し、前記クロッ
ク信号発生手段は、プログラマブル入力信号に基づい
て、前記ひとつ以上のクロック信号の位相及びデューテ
ィサイクルのうち少なくとも一方を調整することを特徴
とする。

【０００８】本発明の多数の利点のうち主なものとして
は、本発明によれば、クロック信号発生手段による出力
クロック信号（ＣＣＤクロック信号）を発生するために
必要な入力クロック信号の周波数を、半分に減少させる
ことができる。入力クロック信号の周波数を減少させる
ことは、結果として幾つかの利点がある。例えば、ＥＭ
Ｉが減少し、フィールドプログラマブルゲートアレイ技
術を使用してハードウェアシステムを迅速にプロトタイ
プすることができる。

【０００９】また、上記出力クロック信号のパルスの位
置及び幅はプログラマブルに設定できるので、実際の電
子システム内における適切なパルスタイミングを決定す
るための実験が必要な場合、ハードウェアを変更する必
要がなくなる。出力クロック信号は、そのパルスの幅及
び位置に関して、水晶発振器を用いて発生されたディジ
タルシステムクロックと同程度に正確に設定される。こ
れにより、本発明による手法は、複数の受動素子に基づ
いて行われ不正確な設定となってしまう多くのアナログ
遅延回路を用いた手法より優れたものといえる。さら
に、本発明によれば、システムに対する必要性に応じて
ＡＳＩＣ技術を使用する場合、出力信号当たり２００か
ら３００ゲートのような少ないゲートについてＡＳＩＣ
技術にゆだねることになるので、システム全体に対する
増加費用は、あったとしても、僅かである。

【００１０】本発明のこれらの態様及び他の態様、目
的、特徴ならびに長所は、以下の好適な実施形態の詳細
な記述及び特許請求の範囲を概観すること、ならびに添
付図面を参照することによって、さらに明らかに理解さ
れ、評価されることになるであろう。

【００１１】

【発明の実施の形態】図５は、実施の形態１であるＣＣ
Ｄクロック信号発生部１２（特許請求の範囲で示したク
ロック信号発生手段に対応）を組み込んだ撮像装置１０
の構成を示すブロック図である。

【００１２】ＣＣＤクロック信号発生部１２を使用する
ことによって、ＣＣＤ等で構成される撮像センサ１４が
駆動、即ちクロック動作される。撮像センサ１４は被写
対象１６の光学像を光学部１８を介して受け取り、上記
光学像を電気信号（画像信号）に変換する。

【００１３】マスタクロック信号発生部１９は、比較的
低周波の入力画素クロック信号（ＰＩＸＥＬ＿ＣＬＫ）
及び比較的高周波の入力クロック信号（ＰＩＸ＿ＣＬＫ
＿４Ｘ）をＣＣＤクロック信号発生部１２に送る。周知
のように、撮像センサ１４は、特有の性質を有する多数
のＣＣＤクロック信号２０を必要とする。ＣＣＤクロッ
ク信号２０は、撮像センサ１４がアナログ信号処理部２
２へ画像信号を出力するために使用される。アナログ信
号処理部２２は、例えば、ブラックレベルやゲインに関
して画像信号を調整する。

【００１４】アナログ信号処理部２２により調整された
画像信号は、アナログディジタル（Ａ／Ｄ）変換部２４
によってディジタル化され、ディジタル信号処理部２６
に出力される。ディジタル信号処理部２６は、例えば、
周知の画像圧縮アルゴリズムの適用、撮像センサ１４に
よるセンサ時の欠陥の訂正、完全色に対する補間（撮像
センサ１４がカラーセンサである場合）等を行う。ディ
ジタル信号処理部２６により処理された画像信号は、従
来から行われている手法に利用され、例えば、送信、記
憶、ハードコピー出力等に利用される。

【００１５】マイクロプロセッサ２８は、ＭＩＣＲＯＰ
ＲＯＣＥＳＳＯＲＣＬＯＣＫ信号に基づいて、撮像装
置１０のいくつかの構成要素を制御する。マイクロプロ
セッサ２８は、クロッキングシーケンスを開始するため
に、アドレス（ＡＤＤＲＥＳＳ）信号、パターン（ＰＡ
ＴＴＥＲＮ）信号及びイネーブル（ＥＮＡＢＬＥ）信号
を、それぞれ、アドレスチャネル（図のＡＤＤＲＥＳ
Ｓ）、イネーブルチャネル（図のＥＮＡＢＬＥ）、デー
タチャネル（図のＤＡＴＡ）を介して、ＣＣＤクロック
信号発生部１２に送る。以下、詳細に述べるように、パ
ターン信号によって、ＣＣＤクロック信号２０のデュー
ティサイクルが設定及び修正される。

【００１６】図１（ａ）はＣＣＤクロック信号発生部１
２の構成を示すブロック図である。図１（ａ）に示すよ
うに、ＣＣＤクロック信号発生部１２は、２つの８ビッ
トシフトレジスタ（第１シフトレジスタ４０、第２シフ
トレジスタ４２）と、出力デコードロジック部４４と、
を有する。この出力デコードロジック部４４はＡＮＤゲ
ート４６等で構成される。

【００１７】第１シフトレジスタ４０は、入力クロック
信号ＰＩＸ＿ＣＬＫ＿４Ｘによってクロック動作され、
また第２シフトレジスタ４２は、入力クロック信号ＰＩ
Ｘ＿ＣＬＫ＿４ＸＺによってクロック動作される。な
お、入力クロック信号ＰＩＸ＿ＣＬＫ＿４ＸＺは、イン
バータ４８により入力クロック信号ＰＩＸ＿ＣＬＫ＿４
Ｘが反転された信号となっている。この結果、第１シフ
トレジスタ４０及び第２シフトレジスタ４２は、位相が
相互に異なるようにクロック動作され、入力クロック信
号ＰＩＸ＿ＣＬＫ＿４Ｘの半周期毎に各シフトレジスタ
４０、４２の出力信号（後述するシフトレジスタ出力信
号ＰＡＴＴＥＲＮ＿Ａ＿ＯＵＴ、ＰＡＴＴＥＲＮ＿ＡＺ
＿ＯＵＴ）が交互に更新される。

【００１８】第１シフトレジスタ４０及び第２シフトレ
ジスタ４２は、共に、並列入力、直列出力型シフトレジ
スタであり、シフトレジスタを設定するための並列の初
期化データ入力部を有する。マイクロプロセッサ２８
は、ＥＮＡＢＬＥ信号を各シフトレジスタ４０，４２に
送ると共に、並列のパターン信号ＰＡＴＴＥＲＮ＿Ａ及
びＰＡＴＴＥＲＮ＿ＡＺ（特許請求の範囲で示したプロ
グラマブル入力信号に対応する）を、それぞれ、第１シ
フトレジスタ４０及び第２シフトレジスタ４２に送る。
この際、ＥＮＡＢＬＥ信号がマイクロプロセッサ２８か
ら各シフトレジスタ４０、４２に送られたとき、各シフ
トレジスタ４０、４２は、入力クロック信号ＰＩＸ＿Ｃ
ＬＫ＿４Ｘ、ＰＩＸ＿ＣＬＫ＿４ＸＺに従って、パター
ン信号に対して直列方式でシフト動作を開始する。

【００１９】第１シフトレジスタ４０及び第２シフトレ
ジスタ４２の出力部は、入力部（上述の初期化データ入
力部ではなく、直列データの入力部）と接続され、循環
シフトレジスタを構成している。この循環シフトレジス
タにおいては、並列入力されたパターン信号が直列に周
期的に循環される。同時に、各シフトレジスタ４０，４
２はシフトレジスタ出力信号ＰＡＴＴＥＲＮ＿Ａ＿ＯＵ
Ｔ、ＰＡＴＴＥＲＮ＿ＡＺ＿ＯＵＴを出力する。シフト
レジスタ出力信号ＰＡＴＴＥＲＮ＿Ａ＿ＯＵＴ、ＰＡＴ
ＴＥＲＮ＿ＡＺ＿ＯＵＴは、出力デコードロジック部４
４でデコードされ、出力デコードロジック部４４は最終
出力信号Ａを出力する。この最終出力信号ＡがＣＣＤク
ロック信号２０となる。

【００２０】本実施の形態においては、各シフトレジス
タ４０、４２に並列入力されたパターン信号は、ＡＮＤ
ゲート４６によるＡＮＤ機能のみが出力デコードロジッ
クとして必要とされるように選択されることが好まし
い。これにより、ＣＣＤクロック信号発生部１２として
ＡＮＤゲート４６及び８ビットシフトレジスタ４０，４
２を使用することにより、簡単なプログラマブルクロッ
ク信号発生部を生成することができる。

【００２１】なお、本実施の形態において、パターン信
号及びデコードロジック部については、上述の例に限定
されず、他のパターン信号、デコードロジック部を使用
してもよい。

【００２２】また、図１（ａ）に示す回路はＣＣＤクロ
ック信号発生部１２において多数配置され、撮像センサ
１４を作動させるために必要な多数のＣＣＤクロック信
号を発生する。マイクロプロセッサ２８は、ＣＣＤクロ
ック信号発生部１２内の多数の上記回路に対して、それ
ぞれの回路に対応するパターン信号及び制御信号を提供
する。なお、ＡＤＤＲＥＳＳ信号は、多数のシフトレジ
スタをそれぞれ識別するための信号である。

【００２３】図１（ｂ）はＣＣＤクロック信号発生部１
２に入力される信号に対して生成される信号のタイミン
グチャートを示す図である。図１（ｂ）に示すように、
２つの８ビットのパターン信号ＰＡＴＴＥＲＮ＿Ａ及び
ＰＡＴＴＥＲＮ＿ＡＺ（それぞれ１０００１０００）
は、各シフトレジスタ４０、４２がイネーブル状態とな
る前に、それぞれ、シフトレジスタ４０、４２に並列入
力される。そして、マイクロプロセッサ２８からＥＮＡ
ＢＬＥ信号が各シフトレジスタ４０，４２に送られる。
この結果、各シフトレジスタ４０，４２は、入力クロッ
ク信号ＰＩＸ＿ＣＬＫ＿４Ｘ、ＰＩＸ＿ＣＬＫ＿４ＸＺ
に従って、パターン信号に対して直列方式でシフト動作
を行う。即ち、各シフトレジスタ４０，４２において
は、並列入力された１０００１０００のパターンは、各
入力クロック信号の立ち上がり毎に１ビット単位で直列
にシフトされる。そして、各シフトレジスタ４０、４２
においては、その出力部は入力部に接続されている。こ
の結果、並列入力されたパターン信号が直列に周期的に
循環されて、図１（ｂ）に示すように、各シフトレジス
タ４０，４２からそれぞれシフトレジスタ出力信号ＰＡ
ＴＴＥＲＮ＿Ａ＿ＯＵＴ、ＰＡＴＴＥＲＮ＿ＡＺ＿ＯＵ
Ｔが出力される。そして、シフトレジスタ出力信号ＰＡ
ＴＴＥＲＮ＿Ａ＿ＯＵＴ、ＰＡＴＴＥＲＮ＿ＡＺ＿ＯＵ
ＴがＡＮＤゲート４６に入力され、ＡＮＤゲート４６に
よるロジック機能により最終出力信号Ａが生成される。

【００２４】また、各シフトレジスタ４０、４２に入力
するパターン信号は同一であるように選択される。そし
て、入力クロック信号ＰＩＸ＿ＣＬＫ＿４Ｘと入力クロ
ック信号ＰＩＸ＿ＣＬＫ＿４ＸＺとは相互に反転の関係
となっている。この結果、シフトレジスタ出力信号ＰＡ
ＴＴＥＲＮ＿Ａ＿ＯＵＴ、ＰＡＴＴＥＲＮ＿ＡＺ＿ＯＵ
Ｔは重複する。このため、最終出力信号Ａのパルスにお
けるグリッチング（即ち、信号アーティファクトの生
成）が防止される。最終出力信号Ａのパルス位置及びパ
ルス幅は、直列シフトレジスタに並列入力されるパター
ン信号を変化させるだけで、入力クロック信号ＰＩＸ＿
ＣＬＫ＿４Ｘの半周期単位で変化させることができる。

【００２５】なお、入力画素クロック信号ＰＩＸＥＬ＿
ＣＬＫは、図５に示すＣＣＤクロック信号２０のひとつ
であり、ディジタル撮像システムにおいて、ＣＣＤのタ
イミングクロック信号（特に、この場合は、ＣＣＤリセ
ットクロック信号）を生成する場合、本発明がどのよう
に適用されているかについて明確になるように引用され
ている。

【００２６】図２（ａ）は、実施の形態２であるＣＣＤ
クロック信号発生部１２の構成を示すブロック図であ
る。図２（ａ）に示すように、実施の形態２であるＣＣ
Ｄクロック信号発生部１２は、１つの８ビットシフトレ
ジスタ５０を有する。このシフトレジスタ５０の出力部
は入力部（初期化データ入力部ではなく、直列データの
入力部）と接続される。このため、シフトレジスタ５０
においては、並列入力されたパターン信号が直列に周期
的に循環される。

【００２７】本実施の形態においては、図１（ｂ）の最
終出力信号Ａと同じ幅のパルスを有するクロック信号を
出力するために、入力画素クロック信号ＰＩＸＥＬ＿Ｃ
ＬＫに対して周波数が８倍である入力クロック信号（Ｐ
ＩＸ＿ＣＬＫ＿８Ｘ）と、０００１００００のような８
ビットパターン又はその任意の変形パターン（例えば７
個の０と１個の１とからなるビットパターン）と、が使
用されている。そして、シフトレジスタ５０の複数のタ
ップからそれぞれ出力信号ＯＵＴ１、．．．、ＯＵＴＮ
が出力される。

【００２８】図２（ｂ）は、シフトレジスタ５０におけ
るタイミングチャートを示す図である。図２（ｂ）にお
いて、入力クロック信号ＰＩＸ＿ＣＬＫ＿８Ｘや入力画
素クロック信号ＰＩＸＥＬ＿ＣＬＫに対して各タップか
らの出力信号ＯＵＴ１、．．．、ＯＵＴＮの位置関係が
示されている。この場合、図１（ｂ）で示した最終出力
信号Ａのパルス幅の出力信号が得られ、各出力信号は相
互にパルス位置が異なっている。なお、必要なら、シフ
トレジスタ５０は、存在するタップの数と同数のクロッ
ク信号を出力できる。

【００２９】図３は、実施の形態３であるＣＣＤクロッ
ク信号発生部１２の構成を示すブロック図である。この
実施形態は、図１（ａ）に示す回路の変形例である。

【００３０】２つの４ビットのシフトレジスタ（第１シ
フトレジスタ６０，第２シフトレジスタ６２）は、入力
クロック信号ＰＩＸ＿ＣＬＫ＿４Ｘによって、位相が相
互に異なるようにクロック動作される。ここで、入力ク
ロック信号ＰＩＸ＿ＣＬＫ＿４Ｘは、図１（ｂ）に示す
入力画素クロック信号ＰＩＸＥＬ＿ＣＬＫに対して周波
数が４倍になっている。

【００３１】第１シフトレジスタ６０は、入力クロック
信号ＰＩＸ＿ＣＬＫ＿４Ｘによってクロック動作され
る。第２シフトレジスタ６２は、入力クロック信号ＰＩ
Ｘ＿ＣＬＫ＿４Ｘがインバータ６４によって反転された
信号によってクロック動作される。そして、同じパター
ン信号が、ＯＲゲートのセット６６を介して第１シフト
レジスタ６０及び第２シフトレジスタ６２に並列入力さ
れる。このＯＲゲートのセット６６を使用することによ
って、プログラマーは、図１（ｂ）の最終出力信号Ａの
パルス幅を有する出力信号を得るためのパターンとし
て、予め回路構成等を考慮して符号化されたパターン
（例えば、図１（ｂ）において入力されたパターン１０
００１０００）ではないパターン（例えば、図１（ｂ）
の出力信号Ａのデューティサイクルに対応するパターン
１０００００００）を入力することが可能である。この
ため、所望の最終出力信号を得るために必要なパターン
を、一層容易に且つ直感的に、プログラムすることがで
きる。

【００３２】出力信号ＯＵＴ１．．．ＯＵＴＮは、各シ
フトレジスタ６０、６２が有する複数のタップにそれぞ
れ接続されるＡＮＤゲートのセット６８を介して取り出
される。即ち、各シフトレジスタ６０、６２の第１タッ
プにはＡＮＤゲート６８ａの入力端子に接続され、ＡＮ
Ｄゲート６８ａは出力信号ＯＵＴ１を出力し、各シフト
レジスタ６０、６２の第２タップにはＡＮＤゲート６８
ｂの入力端子に接続され、ＡＮＤゲート６８ｂは出力信
号ＯＵＴ２を出力し．．．、他のタップについても上述
のような関係となっている。

【００３３】この結果、本実施の形態においては、図１
（ｂ）に示す最終出力信号Ａと同一パルス幅のＮ個（図
３の場合は４個）の出力信号（ＯＵＴ１．．．ＯＵＴＮ
からそれぞれ出力される信号）が相互にパルス位置が異
なって出力される。

【００３４】図４は、実施の形態４であるＣＣＤクロッ
ク信号発生部１２の構成を示すブロック図である。本実
施の形態においては、他の実施の形態の効果に加えて以
下に示す点の効果を有する。即ち、ＣＣＤクロック信号
発生部１２への入力クロック信号の周波数を低くできる
点、一層正確にＣＣＤクロック信号のパルスエッジの位
置を決められる点、入力画素クロック信号ＰＩＸＥＬ＿
ＣＬＫの周期に対して２の累乗分の１のパルス幅以外の
パルス幅（即ち、入力画素クロック信号ＰＩＸＥＬ＿Ｃ
ＬＫの周期の１／３、１／５、１／６、１／７）を有す
る出力信号のパルスの幅及び位置を決められる点であ
る。

【００３５】シフトレジスタ７０は位相同期ループ部
（ＰＨＡＳＥＬＯＣＫＥＤＬＯＯＰ）７２の出力に
よってクロック動作される。位相同期ループ部７２は入
力画素クロック信号ＰＩＸＥＬ＿ＣＬＫを受け取り、入
力画素クロック信号ＰＩＸＥＬ＿ＣＬＫに対して周波数
がｎ倍である入力クロック信号ＰＩＸ＿ＣＬＫ＿ｎＸを
シフトレジスタ７０のクロック入力端子に送る。シフト
レジスタ７０に入力された入力信号パターン７４の立ち
上がりエッジに対応するタップが、位相マルチプレクサ
７６によって選択される。位相マルチプレクサ７６の出
力信号は位相同期ループ部７２に入力される。位相同期
ループ部７２においては、上記位相マルチプレクサ７６
の出力信号の周波数が入力画素クロック信号ＰＩＸＥＬ
＿ＣＬＫにロックされる。この結果、入力された入力画
素クロック信号ＰＩＸＥＬ＿ＣＬＫのパルスの立ち上が
りエッジ位置と、入力されたパターン信号７４の立ち上
がりエッジ位置と、の間に固定オフセットが確立され
る。

【００３６】シフトレジスタ７０のモジュラスはモジュ
ロマルチプレクサ７８によって決定され、モジュロマル
チプレクサ７８はＭＯＤ＿ＳＥＬの入力信号に基づい
て、シフトレジスタ７０の所望のエンドタップを選択す
る。エンドタップが異なると再循環シフトレジスタの長
さが異なるので、出力される信号のパルスの繰り返し率
が変化し、パルスの位置も変化する。このため、シフト
レジスタ７０のモジュラスを適切に選択すれば（例え
ば、タップ６）、入力画素クロックＰＩＸＥＬ＿ＣＬＫ
の周期に対して２の累乗分の１のパルス幅以外の幅（こ
の場合は、入力画素クロック信号ＰＩＸＥＬ＿ＣＬＫの
１／６）を有する出力信号を生成することができる。

【００３７】なお、出力信号ＯＵＴ１、．．．、ＯＵＴ
Ｎは、シフトレジスタの各タップのどれからでも出力さ
せることが可能であり、選択されたタップにおける立ち
上がりエッジの繰り返し率はモジュロマルチプレクサ７
８によって選択されるエンドタップによって変化させる
ことができる。

【００３８】本実施の形態（１から４）によって、先行
技術より優れた多数の重要な長所が得られる。これらに
ついて以下に示す。

【００３９】１）実施の形態１、３、４によれば、パル
ス幅が（１／８）Ｔ_{PIXEL_CLK}（Ｔ_PIX _{EL_CLK}は入力画素
クロック信号の周期）であるＣＣＤクロック信号のパル
ス位置を設定するために必要な入力クロック信号の周波
数を、２Ｆ_{PIX_CLK4X}からＦ_PIX _{_CLK4X}に低下させること
が可能である。ここで、Ｆ_{PIX_CLK4X}＝１／Ｔ_{PIX_CLK4x}
（Ｔ_{PIX_CLK4X}は入力クロック信号ＰＩＸ＿ＣＬＫ＿４
Ｘの周期）である。クロック周波数を低下させることに
よって、電磁妨害の減少、及びフィールドプログラマブ
ルゲートアレイ技術の使用によってハードウェアシステ
ムを迅速にプロトタイプすることができる。

【００４０】２）ＣＣＤクロック信号のパルス幅及びパ
ルスの位置の設定はプログラマブルであるので、実際の
電子システム内において適切なパルスタイミングを決定
するための実験が必要である場合、ハードウェアを物理
的に変更しなくて済む。

【００４１】３）ＣＣＤクロック信号のパルス幅及び位
置の設定は、水晶発振器を用いて発生させたディジタル
システムクロック信号の設定と同程度に正確に行える。
このことは、複数の受動素子に基づいて行う多数のアナ
ログ遅延回路を用いた手法より優れた長所となる。

【００４２】４）現在の大部分のディジタルシステム
は、ＡＳＩＣ技術に依存してシステムにかかる費用を低
下させ性能を向上させている。例えば、ＡＳＩＣ技術で
行われる設計ゲート数は１０，０００ゲートから多い場
合は５００，０００ゲートまで及ぶが、多くの場合、３
０，０００ゲートから１００，０００ゲートまでの範囲
の回路についての設計がＡＳＩＣ技術で行われる。本発
明では、システムの必要性に応じて、出力信号当たり２
００から３００ゲートのような少ないゲートについてＡ
ＳＩＣ技術を実行することになるので、システム全体に
対する増加費用は、あったとしても、僅かである。これ
を、「遅延回路」の費用と比較されたい。遅延回路の費
用は、大体０．５０ドルから数ドルであり、正確さ、ボ
リューム、等によって異なる。高ボリューム製品におい
ては、本発明によって実現される費用節減は重要であ
る。

【００４３】本実施の形態の他の特徴を以下に示す。

【００４４】（１）画像信号を生成する撮像装置におい
て、ひとつ以上のクロック信号に従って画像信号を生成
する撮像センサと、前記ひとつ以上のクロック信号を発
生するクロック信号発生手段と、プログラマブル入力信
号をクロック信号発生手段に提供するマイクロプロセッ
サと、を有し、前記クロック信号発生手段は、前記プロ
グラマブル入力信号に基づいて、前記ひとつ以上のクロ
ック信号の位相及びデューティサイクルのうち少なくと
も一方を調整することを特徴とする撮像装置。

【００４５】（２）前記クロック信号発生部がシフトレ
ジスタを有することを特徴とする撮像装置。

【００４６】（３）前記クロック信号発生部は位相が相
互に異なるようにクロック動作される複数のシフトレジ
スタを有することを特徴とする撮像装置。

【００４７】（４）前記シフトレジスタがプログラマブ
ルモジュロを有することを特徴とする撮像装置。

【００４８】（５）ひとつ以上のクロック信号を発生す
るためのクロック信号発生手段であって、複数のセクシ
ョンをそれぞれ有する１対のシフトレジスタと、各シフ
トレジスタに対して位相を相互に異ならせるようにクロ
ック動作させるための手段と、各シフトレジスタのセク
ションにそれぞれ接続される入力端子を有し前記ひとつ
以上のクロック信号を提供するロジック手段とを有し、
前記１対のシフトレジスタはそれぞれ出力部が入力部に
接続された再循環構成であり、各シフトレジスタはそれ
ぞれプログラマブルビットパターンの並列入力信号に基
づいて動作することを特徴とするクロック信号発生手
段。

【００４９】（６）クロック信号発生手段において、プ
ログラマブルビットパターンが、１対のシフトレジスタ
のセクションに接続されているＯＲゲートを介して、前
記１対のシフトレジスタにそれぞれ入力されることを特
徴とするクロック信号発生手段。

【００５０】（７）電子画像信号を生成するための装置
であって、クロック信号に従って光学像を画像信号に対
応する電気信号に変換するための撮像センサと、この撮
像センサのためのクロック信号発生手段と、を有し、前
記クロック信号発生手段はマイクロプロセッサを介して
クロック信号の位相及びデューティサイクルのうち、少
なくとも一方についてプログラマブルにできることを特
徴とする装置。

【００５１】（８）前記クロック発生手段がシフトレジ
スタを有することを特徴とする装置。

【００５２】（９）前記クロック発生手段は、位相が相
互に異なるようにクロック動作される複数のシフトレジ
スタを有することを特徴とする装置。

【００５３】（１０）前記シフトレジスタがプログラマ
ブルモジュロを有することを特徴とする装置。

【００５４】（１１）前記複数のシフトレジスタがそれ
ぞれプログラマブルモジュロを有することを特徴とする
装置。

【図面の簡単な説明】

【図１】（ａ）は、実施の形態１であるＣＣＤクロック
信号発生部の構成を示す図であり、（ｂ）は、（ａ）に
示すＣＣＤクロック信号発生部に入力される信号及び生
成される信号に関するタイミングチャート図である。

【図２】（ａ）は、実施の形態２であるＣＣＤクロック
信号発生部の構成を示すブロック図であり、（ｂ）は、
（ａ）に示すＣＣＤクロック信号発生部に関するタイミ
ングチャート図である。

【図３】実施の形態３であるＣＣＤクロック信号発生
部の構成を示す図である。

【図４】実施の形態４であるＣＣＤクロック信号発生
部の構成を示す図である。

【図５】実施の形態１〜４であるＣＣＤクロック信号
発生部を有する撮像装置の構成を示すブロック図であ
る。

【符号の説明】

１０撮像装置、１２ＣＣＤクロック信号発生部、１
４撮像センサ、１６被写対象、１８光学部、１９
マスタクロック信号発生部、２０ＣＣＤクロック信
号、２２アナログ信号処理部、２４Ａ／Ｄ変換部、
２６ディジタル信号処理部、２８マイクロプロセッ
サ、４０，４２，５０，６０，６２，７０シフトレジ
スタ、４４出力デコードロジック部、４６ＡＮＤゲ
ート、４８、６４インバータ、６６ＯＲゲートのセ
ット、６８ＡＮＤゲートのセット、７２位相同期ル
ープ部、７４入力信号パターン、７６位相マルチプ
レクサ、７８モジュロマルチプレクサ。

Claims

【特許請求の範囲】

【請求項１】画像信号を生成する撮像装置において、ひとつ以上のクロック信号に従って画像信号を生成する
撮像センサと、前記ひとつ以上のクロック信号を発生するクロック信号
発生手段と、を有し、前記クロック信号発生手段は、プログラマブル入力信号
に基づいて、前記ひとつ以上のクロック信号の位相及び
デューティサイクルのうち少なくとも一方を調整するこ
とを特徴とする撮像装置。
【請求項２】請求項１に記載の撮像装置において、前
記クロック信号発生手段は、シフトレジスタを有するこ
とを特徴とする撮像装置。
【請求項３】請求項２に記載の撮像装置において、前
記プログラマブル入力信号は、前記シフトレジスタに並
列で入力され、前記シフトレジスタは、前記プログラマブル入力信号を
直列に再循環するように構成されることを特徴とする撮
像装置。
【請求項４】請求項１に記載の撮像装置において、前
記クロック信号発生手段は、位相が相互に異なるように
クロック動作される複数のシフトレジスタを有すること
を特徴とする撮像装置。
【請求項５】請求項４に記載の撮像装置において、前
記プログラマブル入力信号が各シフトレジスタに並列で
入力され、各シフトレジスタは、前記プログラマブル入力信号を直
列に再循環するように構成されることを特徴とする撮像
装置。