JP2004345280A - デジタルｐｗｍ信号生成回路 - Google Patents
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Abstract
【課題】基本クロックが高周波になればなるほど、正確なＰＷＭをデジタル的に生成することが困難となっていた。
【解決手段】ＰＷＭのオン，オフ情報と、基準クロックでカウントするカウンタと、カウント値毎にそれに対応するオン，オフ情報を選択し出力するセレクタ回路を有し、セレクタ回路が出力する信号を合成してＰＷＭ信号を形成する波形合成回路からなるＰＷＭ生成回路において、波形合成回路は少なくとも２単位以上の時間範囲のセレクタ回路によるセレクト結果同士を演算した結果を基本クロックでラッチし、その異なったラッチ結果同士をさらに少なくとも２個以上演算した結果毎に、基本クロックでラッチし、同等の操作をラッチが１個になるまで繰り返し、その１個のラッチの出力を前記基本クロック分解能のＰＷＭ信号として用いることで、アナログ的ゲート遅延を生じさせずに正確な分解能を実現できるデジタルＰＷＭ信号生成回路を提供する。
【選択図】 図３
【解決手段】ＰＷＭのオン，オフ情報と、基準クロックでカウントするカウンタと、カウント値毎にそれに対応するオン，オフ情報を選択し出力するセレクタ回路を有し、セレクタ回路が出力する信号を合成してＰＷＭ信号を形成する波形合成回路からなるＰＷＭ生成回路において、波形合成回路は少なくとも２単位以上の時間範囲のセレクタ回路によるセレクト結果同士を演算した結果を基本クロックでラッチし、その異なったラッチ結果同士をさらに少なくとも２個以上演算した結果毎に、基本クロックでラッチし、同等の操作をラッチが１個になるまで繰り返し、その１個のラッチの出力を前記基本クロック分解能のＰＷＭ信号として用いることで、アナログ的ゲート遅延を生じさせずに正確な分解能を実現できるデジタルＰＷＭ信号生成回路を提供する。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、画像形成装置における高速パルス信号生成システムに関するものである。
【０００２】
【従来の技術】
従来のＰＷＭ信号生成回路として、デジタル方式としては、例えばカウンタのカウント値と比較値との一致を観て、ＰＷＭ信号のレベルを変化させるといった構成のものや、ダウンカウンタに一定周期でデータをロードし、クロックが入力する都度、カウンタの値をディクリメントし、カウント値が０になったところでパルスを出力し、次のデータロードタイミングでパルスの出力を止め、この動作を一定周期で繰り返して、ロードデータに対応したＤＵＴＹのパルスを出力するといった構成のものがある。
【０００３】
又、アナログ方式としては、一定周期で発生する三角波と、ＤＵＴＹデータをＤ／Ａ変換したアナログレベル信号を比較し、この比較結果をＰＷＭ信号として出力するといった構成のものがある。（特許文献１参照）。
【０００４】
【特許文献１】
特開２００１−２５１３７０号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、高速な周期のパルス生成システム、例えば、数１０ＮＳ周期の画像クロックの間に、設定データに対応したＤＵＴＹのＰＷＭ信号を生成するシステムを構成する場合、上述のデジタル方式における同期式のカウンタに対し、パルスの最小分解能に対応した数ＮＳレベルの周期の高速クロックを入力しても、カウンタのビット間の論理ゲートの遅延時間が高速クロックの周期に収まらず、正常なカウント動作を遂行できない。このため、設定データに忠実なパルスを生成することができなくなってしまう。
【０００６】
又、アナログ方式の場合、高速周期に対応できるものの、ＰＷＭ信号の発生パターンが三角波に依存してしまう。具体的には、図８に示すように所定のデータを変換したアナログレベルＡ，Ｂ，Ｃに対して、周期におけるＰＷＭの立ち上がり及び立ち下がりタイミングがＴＡ１，ＴＡ２，ＴＢ１，ＴＢ２，ＴＣ１，ＴＣ２といったように固定値になってしまい、パターン発生の自由度がなくなってしまう。このようなＰＷＭ信号を、例えばレーザ駆動パルスとして使用してプリントを行うと、画素の境界部分がプリントできないという不具合が生じる。
【０００７】
図４に具体的なプリントの様子を示す。図９の（ａ）は、表現したい画像である。図９の（ｂ）は図８に示したアナログＰＷＭ信号を用いて再現した画像であり、画素の境界部分がつながらず、再現性の悪い画像となってしまう。又、それらをデジタル化しても通常の回路構成をとると、後述する図１のＮ入力ＯＲ７（Ｎは、ＰＷＭの一周期のＮ分割時のＮ）が必要となるが，クロックが高速になり、かつ、ＰＷＭの分割数が増えると，このゲートの遅延が１分割の時間以上となり、ＰＷＭをデジタル的に正確に実現できなくなる。
【０００８】
本発明は、上記問題点を解消するためになされたもので、本発明にかかる目的は、正確な分解能を実現できるデジタルＰＷＭ信号生成回路を簡易な構成で提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載のデジタルＰＷＭ信号生成回路は、基準クロック単位に分解可能なＰＷＭ生成するためのＰＷＭのオン，オフ情報と、基準クロックでカウントするカウンタと、該カウンタのとりうるカウント値毎にそれに対応する前記オン，オフ情報を選択し出力するセレクタ回路またはコンパレータ回路を有し、前記セレクタ回路、または前記コンパレータ回路が出力する信号を合成してＰＷＭ信号を形成する波形合成回路からなるＰＷＭ生成回路において、前記波形合成回路は、少なくとも２単位以上の時間範囲の前記コンパレータ回路によるコンパレート結果又は前記セレクタ回路によるセレクト結果同士を演算した結果を基本クロックでラッチし、その異なったラッチ結果同士をさらに少なくとも２個以上演算した結果毎に、基本クロックでラッチし、さらに同等の操作をラッチが１個になるまで繰り返し、その１個のラッチの出力を前記基本クロック分解能のＰＷＭ信号として用いる事を特徴とする。
【００１０】
請求項２の発明によれば、前記コンパレータ回路は、ビットごとにオン又はオフを比較可能なビット毎のコンパレータである事を特徴とする。
【００１１】
請求項３の発明によれば、前記波形合成回路は、使用可能な範囲の最も高速な複数入力端子を有するゲート単位または、最小の基本ロジック単位に分割され、各ゲート単位毎にＦＦにその基本クロックでラッチするように構成し、かつ複数段カスケード接続されて構成されることを特徴とする。
【００１２】
請求項４の発明によれば、前記使用可能な範囲の最も高速な複数入力端子とは、等価的に２入力端子ＯＲ回路と等価であることを特徴とする。
【００１３】
請求項５の発明によれば、前記波形合成回路は、使用可能な範囲の最も低速な複数入力端子を有するゲートより少なくとも高速なゲートを構成要素として含むように分割され、各ゲート単位毎にフリップフロップにその基本クロックでラッチするように構成し、かつ複数段カスケード接続されて構成されることを特徴とする。
【００１４】
請求項６の発明によれば、前記ＰＷＭ生成回路は、２００ＭＨＺ以上のクロックを用いて２００ＭＨＺ以上のクロックの分解能を有し、ＰＷＭ信号が８分割以上実現可能とする。
【００１５】
請求項７の発明によれば、前記カウンタはリングカウンタで構成され，ＰＷＭのオンオフ情報はリングカウンタの１回転毎にとりうるカウント値に対して、１対１で用意され、セレクタは基本ケゲート単位で構成され、さらにＰＷＭのオンオフ情報は、リングカウンタの１回転毎に更新される事を特徴とする。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１７】
図１は、ＰＷＭ信号生成回路を示す図である。図における１は、ＣＬＫ＿Ｌの立ち上がりでパルス幅に対応した２進数データをラッチするレジスタである。本実施形態ではこのレジスタのビット幅を３とする。２はＰＷＭ信号の出力パターンのバリエーションを決める信号ＭＯＤＥをラッチするレジスタで、同じくＣＬＫ＿Ｌの立ち上がりに同期する。本実施形態ではこのレジスタのビット幅を２とする。３はデコーダで、８ビットの出力を有し、１が出力するデータを、２が出力するＭＯＤＥ信号の設定に応じて変換した２進数の数だけ所定のビットにＨｉレベル：１を出力する。ここでは、レジスタ１の出力データ（Ｑ２，Ｑ１，Ｑ０）とデコーダ３の出力データ（Ｑ７，Ｑ６，Ｑ５，Ｑ４，Ｑ３，Ｑ２，Ｑ１，Ｑ０）がＭＯＤＥ（レジスタ２出力）によって以下のように対応するよう信号設定されているとする。
【００１８】
ＭＯＤＥ＝０の時、下位ビットから順にＨｉレベルを埋めていくパターン設定となる。
【００１９】
レジスタ１出力 デコーダ３出力
（０，０，０） （０，０，０，０，０，０，０，０）
（０，０，１） （０，０，０，０，０，０，０，１）
（０，１，０） （０，０，０，０，０，０，１，１）
（０，１，１） （０，０，０，０，０，１，１，１）
（１，０，０） （０，０，０，０，１，１，１，１）
（１，０，１） （０，０，０，１，１，１，１，１）
（１，１，０） （０，０，１，１，１，１，１，１）
（１，１，１） （０，１，１，１，１，１，１，１）
ＭＯＤＥ＝１の時、上位ビットから順にＨｉレベルを埋めていくパターン設定となる。
【００２０】
レジスタ１出力 デコーダ３出力
（０，０，０） （０，０，０，０，０，０，０，０）
（０，０，１） （１，０，０，０，０，０，０，０）
（０，１，０） （１，１，０，０，０，０，０，０）
（０，１，１） （１，１，１，０，０，０，０，０）
（１，０，０） （１，１，１，１，０，０，０，０）
（１，０，１） （１，１，１，１，１，０，０，０）
（１，１，０） （１，１，１，１，１，１，０，０）
（１，１，１） （１，１，１，１，１，１，１，０）
ＭＯＤＥ＝２の時、中央ビットから順にＨｉレベルを埋めていくパターン設定となる。
【００２１】
レジスタ１出力 デコーダ３出力
（０，０，０） （０，０，０，１，０，０，０，０）
（０，０，１） （０，０，０，１，１，０，０，０）
（０，１，０） （０，０，１，１，１，０，０，０）
（０，１，１） （０，０，１，１，１，１，０，０）
（１，０，０） （０，１，１，１，１，１，０，０）
（１，０，１） （０，１，１，１，１，１，１，０）
（１，１，０） （１，１，１，１，１，１，１，０）
（１，１，１） （１，１，１，１，１，１，１，１）
ＭＯＤＥ＝３の時、１周期の間に２つ以上のパルスが発生するようにＨｉレベルが割り当てられていくパターン設定となる。
【００２２】
レジスタ１出力 デコーダ３出力
（０，０，０） （１，０，０，０，０，０，０，１）
（０，０，１） （１，１，０，０，０，０，１，１）
（０，１，０） （１，１，１，０，０，１，１，１）
（０，１，１） （０，１，０，０，０，０，１，０）
（１，０，０） （０，１，１，０，０，１，１，０）
（１，０，１） （０，１，０，１，１，０，１，０）
（１，１，０） （０，１，０，１，０，１，０，１）
（１，１，１） （１，０，１，０，１，０，１，０）
４は３の出力をＣＬＫ＿Ｌの立ち上がりラッチするレジスタである。５は、８個のＤフリップフロップ（以下ＤＦＦと記す）からなるリングカウンタで、各ＤＦＦは、ＣＬＫ＿Ｈの立ち上がりで前段のＤＦＦの出力をラッチする。６は２入力ＡＮＤゲート群で、それぞれのゲートの一方の入力には、レジスタ４の各ビットが接続され、もう一方の入力には、５の各ＤＦＦの出力が接続される。７は８入力のＯＲゲートで、６の全ての出力が接続され、その出力ＰＷＭＯＵＴが、ＰＷＭ信号出力となる。８は、トリガ入力の立ち上がりエッジを検出して、ＣＬＫ＿Ｈの周期と同一幅の出力パルスを発生させるパルス生成回路である。９は、２入力ＯＲゲートで、一方の入力には８の出力が接続され、もう一方の入力には、ＤＦＦ５＿７のＱ出力が接続される。
【００２３】
１０は、ＣＬＫ＿ＨをもとにＣＬＫ＿Ｌを生成するＤＦＦである。５＿０が９を介して、８からのパルスあるいはリングカウンタ上を巡回するＨｉレベルを出力した時、その立ち上がりのタイミングで、電源ＶＤＤからのＨｉレベルをラッチし、５＿４からのＨｉレベルにより、そのＨｉレベルがＬｏｗレベルにリセットされる。このようにして、ＣＬＫ＿Ｈを８分周したＣＬＫ＿Ｌが生成され、レジスタ１，２及び４に入力されている。
【００２４】
１１は、２入力のＡＮＤゲートで、一方の入力には５＿６からの出力が入力され、もう一方の入力には、パルスクリア信号が入力されている。このパルスクリア信号が任意のタイミングで、ＣＬＫ＿Ｌの１周期以上のＬｏｗレベルのパルスを出力することにより、リングカウンタ５を巡回するＨｉレベルパルスが５＿６から出力されるタイミングで捕らえて、５＿７にＬｏｗレベルとして出力し、リングカウンタ上から巡回するパルスを消滅させることができる。
【００２５】
図２は、上述のＰＷＭ信号生成回路の動作に関するタイミングチャートである。尚、構成上の全てのレジスタ、ＤＦＦは、システムリセットによって、既にその出力がＬｏｗレベルにリセットされているとする。また、パルスクリア信号はＨｉレベルに設定されているとする。時刻ｔ１で、トリガ入力が立ち上がると、このエッジをパルス生成回路８が検出し、時刻ｔ２で、ｔ３間で、Ｈｉレベルとなるパルスを発生する。ここで、トリガ入力に相当する信号としては、例えば、レーザ露光の基準となるビーム検知センサからの検知信号等が考えられる。時刻ｔ３では、８からのパルス出力がＤＦＦ５＿０でラッチされ、その出力で、ＤＦＦ１０が、ＶＤＤのＨｉレベルをラッチし、ＣＬＫ＿Ｌが立ち上がる。
【００２６】
このＣＬＫ＿Ｌの立ち上がりで、レジスタ４は、レジスタ１，レジスタ２のリセット値を受けてデコーダ３が出力したデータ“０，０，０，０，０，０，０，０，”をラッチする。この値がＡＮＤゲート６＿−０〜６＿７の一方の入力に送信される。また、レジスタ１、レジスタ２は、外部から送信される３ビットのデータ＝“０１１”と２ビットのＭＯＤＥ信号＝１をそれぞれラッチする。その後、パルスは５＿７までＣＬＫ＿Ｈが立ち上がる都度シフトされていき、時刻ｔ４で再び５＿０にラッチされる。このパルスの巡回動作は、パルスクリア信号にＬｏｗレベルが入力されるか、システムリセットがかかるまで、繰り返される。このパルス発生及び巡回における動作は、高速のＣＬＫ＿Ｈによって遂行されるが、この系のパスに存在するゲートは、８と５＿０間のＡＮＤゲート、ＯＲゲートと、５＿６、５＿７間のＡＮＤゲートだけで、ＤＦＦ間でセットアップタイムを満足できず誤動作に至ること無く、数ＮＳ周期の高速動作にも充分対応できる。
【００２７】
時刻ｔ３，ｔ４間でのＰＷＭＯＵＴは、全てのＡＮＤゲートの片側に０が設定されているので、ＯＲゲート７にはＨｉレベルが入力されることは無く、終始Ｌｏｗレベルとなる。時刻ｔ４，ｔ６間では、レジスタ１＝“０１１”、レジスタ２＝１からデコーダ３が出力する“１１１０００００”をレジスタ４がラッチし、レジスタ４からの１が片側に設定されるＡＮＤゲート６＿５，６＿６、６＿７に対応する５＿５、５＿６，５＿７がパルスを出力しているｔ５，ｔ６間のみＯＲゲート７にＨｉレベルが入力され、ＰＷＭＯＵＴはＨｉレベルを出力する。
【００２８】
以降、ＭＯＤＥ信号と、データに応じてデコーダ３が所定の変換データを出力し、レジスタ４でそのデータをラッチする動作がＣＬＫ＿Ｌの周期で遂行される。このシステムでは、デコーダによって、様々なバリエーションのパターン設定が可能なので、時刻ｔ７のような画素の境界に相当するところでパルスをつなげたり、ｔ８，ｔ９間のように１周期中に間欠期間を設定することができる。
【００２９】
この結果、上述のＰＷＭ信号生成回路をレーザ駆動に応用すれば、図９（ａ）に示すような表現したい画像に対して、同図（ｃ）に示すような画像を得ることができる。更に図１０（ａ）のような１画素中に間欠部分が存在する画像を表現する際も、同図（ｂ）に示すような再現性の良い画像を得ることができる。
【００３０】
しかしながら、図１の場合、８分割のＰＷＭであり、クロックが１００ＭＨＺ以下の低周波の場合は問題は生じないが，現実には，それが１６分割となると、５のＦＦは１６個必要となり、それに加えて６のゲートも１６個必要となり、かつ、７のＯＲも倍の入力端子が必要となり、又基本クロックが高周波になればなるほど、特に２５０ＭＨＺ程度の高周波になってくると，１６入力端子のＯＲの遅延は現状のＡＳＩＣでは、ＰＷＭ信号の１分割レベル以上（４ＮＳＥＣ）の遅延時間がワースト時に生じて、正確なＰＷＭがデジタル的に生成することが困難となってくる。（これは、通常このＯＲを複合ゲートで構成するにしても、（図６）構成するＣＭＯＳは、ＮＣＨのＭＯＳがＮ個並列に接続され、ＰＣＨのＭＯＳがＮ個直列に接続されているＮ入力端子を有するＮＯＲの出力にインバータを付加して構成されので、ＣＲの時定数は、２入力端子の基本ゲートに対して最悪Ｎ倍近い時定数の増大が生じ基本クロックが１００ＭＨＺ以上の場合、簡単にその１クロックの幅より大きなデレーの生じる原因となる。
【００３１】
すなわち、論理誤動作を生じさせないようにするためには、このＯＲの後段にデジタル的に、この高速基本クロックでのクロックでラッチをとることができなくなる。そのため，このような回路を、ラッチせずそのまま使う場合には、図１のような回路をつかう場合には、７のＯＲの設計がアナログ的に問題となり、複数のデジタルＰＷＭを使用する場合、そのデレーのタイミングのばらつき（特に温度や電圧でのばらつきや、配置配線の微妙な違いによるばらつき）で、ＰＷＭの幅にこの遅延時間が重畳され、レーザ系に応用する場合の設計が非常に困難となる問題がある。８分割の場合も基本クロックが４００ＭＨＺ以上になってくると同等の問題がクローズアップされてくる．
このような問題は、特開２００１−２５１３７０でも生じる。即ち，この上述の方式ではＰＷＭのＯＮのエッジを検出する構成のため，遅延調整は、クロック同期ではできず、１５Ａ，１５Ｂ等のインバータのアナログ的デレーでしか実現できない問題点があった．そのため，クロックが超高周波を用いるときのデジタルＩＰのアーキテクチャとしては不向きであり、用いたとしても十分に制御精度を上げることができない欠点がある。
【００３２】
そこで、図３は、本発明の実施形態であるＰＷＭ信号生成回路を示す図である。具体的には図１の７のＯＲ回路を、７−２のクロック同期の時分割信号重畳回路に置き換える事で実現している。７−２の回路の詳細を図４、図５の各図に示す。動作の説明に関しては，今、ＰＷＭの分割数Ｎ＝８の場合の従来例と同じ条件で説明するため，同じ部分の説明は省略する。即ち、図３の７−２以外の動作に関しては図１での説明と同等であるので省略し、図３の７−２に関して説明する。
【００３３】
まず、図４に関して説明する。７−１０，７−１１は３入力ＯＲで入力はＩ１〜Ｉ６のどれか１本の入力端子にそれぞれ接続され、出力は、７−１０は、７−１３のＤＦＦのデータ入力端子Ｄ入力端子に接続され、７−１１は、７−１４のＤＦＦのデータ入力端子Ｄ入力端子に接続されている。７−１２は２入力ＯＲで入力はＩ７〜Ｉ８のどちらか１本の入力端子にそれぞれ接続され、出力は、７−１５のＤＦＦのデータ入力端子Ｄ入力端子に接続されている。７−１３〜７−１５のＤＦＦのＱ出力端子は、７−１６の３入力ＯＲの入力端子にそれぞれ独立に接続され、７−１６の出力端子は、７−１７のＤＦＦのデータ入力端子Ｄに接続され、７−１７のデータ出力端子が７−１８のＰＷＭ信号出力端子に接続されている。
【００３４】
次に動作に関して説明する。Ｉ１〜Ｉ８の入力端子には、６の２入力端子ＡＮＤより構成されるコンパレータの８個の出力のどれか１端子が接続されている。６のＡＮＤはビット毎のコンパレータとなっており、基本クロック毎に８個のＡＮＤのどれか１つがアクテブとなり、けっして２個のＡＮＤがＯＮしないし、１このＡＮＤも必ず１クロック分のＯＮしか、出力できないような回路アーキテクチャとなっているため、そのすべてのＯＲの従来回路を、複数個のＯＲゲートに分けＯＲし、一度基本クロックでラッチし、その結果同士をさらにＯＲしそれをまた基本クロックでラッチしても，必ず７−１３〜７−１５のＤＦＦも、そのうちのどれか１つしかＯＮしないので，Ｉ１〜Ｉ８のデータは、７−１６のＯＲで７−１３〜７−１５のＤＦＦで一度ラッチされた結果をＯＲしても、もともとの７と同等のＰＷＭ信号を重畳して生成できる。
【００３５】
ただし、ＰＷＭＯＵＴには、デレーのない７に対して、７−１７及び、７−１３〜７−１５のＤＦＦによる２クロック分デレーの生じたＰＷＭ信号となる。（図７）
次に、図５の第２の実施形態に関して説明する。７−２０〜７−２３は２入力ＯＲで、入力端子にははＩ１〜Ｉ８のどれか１本の入力端子の信号がそれぞれ入力されるように接続され、出力は、７−２０は、７−２４のＤＦＦのデータ入力端子Ｄ入力端子に接続され、７−２１は、７−２５のＤＦＦのデータ入力端子Ｄ入力端子に接続されている。７−２２は、７−２６のＤＦＦのデータ入力端子Ｄ入力端子に接続され、７−２３は、７−２７のＤＦＦのデータ入力端子Ｄ入力端子に接続されている。７−２４〜７−２５のＤＦＦのＱ出力端子は、７−２８の２入力ＯＲの入力端子にそれぞれ独立に接続され、７−２６〜７−２７のＤＦＦのＱ出力端子は、７−２９の２入力ＯＲの入力端子にそれぞれ独立に接続され、７−２８の出力端子は、７−３０のＤＦＦのデータ入力端子Ｄに接続され、７−２９の出力端子は、７−３１のＤＦＦのデータ入力端子Ｄに接続され、７−３０〜７−３１のＤＦＦのＱ出力端子は、７−３２の２入力ＯＲの入力端子にそれぞれ独立に接続され７−３２は、７−３３のＤＦＦのデータ入力端子Ｄ入力端子に接続されている。７−３３のデータ出力端子が７−１８のＰＷＭ信号出力端子に接続されている。
【００３６】
次に動作に関して説明する。Ｉ１〜Ｉ８の入力端子には、６の２入力端子ＡＮＤより構成されるコンパレータの８個の出力のどれか１端子が接続されている。６のＡＮＤはビット毎のコンパレータとなっており、基本クロック毎に８個のＡＮＤのどれか１つがアクテブとなり、けっして２個のＡＮＤがＯＮしないし、１このＡＮＤも必ず１クロック分のＯＮしか、出力できないような回路アーキテクチャとなっているため、そのすべてのＯＲの従来回路を、４個の２入力ＯＲゲートに分けＯＲし、一度基本クロックでそれぞれを７−２４〜７−２７のＤＦＦでラッチし、その結果同士をさらにＯＲし、それをまた基本クロックで７−３０、７−３１のＤＦＦでラッチし，かつ、その結果同士をさらに７−３２の２入力ＯＲでＯＲし、それをまた基本クロックで７−３３のＤＦＦでラッチしても、必ず７−２４〜７−２７のＤＦＦは、どのタイミングでもそのうちのどれか１つしかＯＮしないので，Ｉ１〜Ｉ８のデータは、７−２８，２９のＯＲで７−２４〜７−２７のＤＦＦで一度ラッチされた結果をＯＲしても、そしてその結果をさらに７−３０、７−３１のＤＦＦでラッチした物を７−３２のＯＲでＯＲしても、もともとの７と同等のＰＷＭ信号を重畳して生成できる。
【００３７】
ただし、ＰＷＭＯＵＴには、デレーのない７に対して、７−３３及び、７−３０，３１のＤＦＦ、さらに、７−２４〜７−２７のＤＦＦによる３クロック分デレーの生じたＰＷＭ信号となる。（図７）なお、これでもタイミングが厳しい場合は、Ｉ１〜Ｉ８の入力端子の前にそれぞれ１段のＣＬＬＫ＿ＨでクロックをたたくＤＦＦを挿入する事によって（６＿０〜６＿７の出力端子がＤＦＦのＤ入力端子に接続され、Ｑ出力端子をＩ１〜Ｉ８に接続する）さらに高速クロックでの動作を保証可能にできる。ただし、その場合、クロックデレーは４クロック分のデレーの生じたＰＷＭ信号となる。
【００３８】
【発明の効果】
以上説明したように、本発明によれば、アナログ的ゲート遅延が生じることなく、正確な分解能を実現できるデジタルＰＷＭ信号生成回路を簡易な構成で提供することができる。
【００３９】
特に、図５の回路であれば、現在のサブミクロンプロセス（０．１８ｕプロセス以下のもの）を持ってすれば、１ＧＨＺのクロック分解能レベルとなってもゲートによるデレーを１クロック以内におさめることが可能となり、デジタル的にＰＷＭの合成が実現でき超高速クロックでＰＷＭ波形のジッタの少ない高性能のデジタルＰＷＭの実現を容易とする効果がある。
【００４０】
また、図４の回路であれば、若干のスピードは犠牲にしても、デジタルデレーを小さくし、かつ全体のゲート規模を小さくできる効果がある。これらは，特に２５０ＭＨＺ以上のクロックの分解能を有し、ＰＷＭ信号が８分割以上実現可能なデジタルＰＷＭ信号生成回路を実現する場合に効果がある。
【００４１】
又，ＰＷＭのパターンデータとリングカウンタとの比較を行うデジタルコンパレータは、ビット毎にＯＮ，又はＯＦＦを比較可能なビット毎のコンパレータである事で、容易にアナログ遅延によるばらつきの生じないデジタルＰＷＭ信号生成回路を構成できる効果がある。なお、本実施例は，少なくともクロック周波数が１００ＭＨＺ以上で、かつＰＷＭ信号の分割数Ｎが任意の数（Ｎ＞＝２）の場合有効であることも言うまでも無い事である。
【００４２】
さらに、全デジタル処理でアナログ要素のデレーを考慮する必要がないことから、ＡＳＩＣのデジタルＰＷＭのデジタルＩＰ化には非常な効果がある。
【図面の簡単な説明】
【図１】ＰＷＭ信号生成回路を示す図。
【図２】図１のＰＷＭ信号生成回路のタイミングチャート。
【図３】実施形態であるＰＷＭ信号生成回路の構成を示す図。
【図４】第１の実施形態の時分割信号重畳回路の構成を示す図。
【図５】第２の実施形態の時分割信号重畳回路の構成を示す図。
【図６】８入力ＯＲのＣＭＯＳ回路の等価回路。
【図７】実施形態の動作を示すタイミングチャート。
【図８】従来の三角波と比較データからＰＷＭ信号を生成するアナログ方式を示す図。
【図９】１画素中に間欠部分が存在しない画像を表現する場合を示す図。
【図１０】１画素中に間欠部分が存在する画像を表現する場合を示す図。
【発明の属する技術分野】
本発明は、画像形成装置における高速パルス信号生成システムに関するものである。
【０００２】
【従来の技術】
従来のＰＷＭ信号生成回路として、デジタル方式としては、例えばカウンタのカウント値と比較値との一致を観て、ＰＷＭ信号のレベルを変化させるといった構成のものや、ダウンカウンタに一定周期でデータをロードし、クロックが入力する都度、カウンタの値をディクリメントし、カウント値が０になったところでパルスを出力し、次のデータロードタイミングでパルスの出力を止め、この動作を一定周期で繰り返して、ロードデータに対応したＤＵＴＹのパルスを出力するといった構成のものがある。
【０００３】
又、アナログ方式としては、一定周期で発生する三角波と、ＤＵＴＹデータをＤ／Ａ変換したアナログレベル信号を比較し、この比較結果をＰＷＭ信号として出力するといった構成のものがある。（特許文献１参照）。
【０００４】
【特許文献１】
特開２００１−２５１３７０号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、高速な周期のパルス生成システム、例えば、数１０ＮＳ周期の画像クロックの間に、設定データに対応したＤＵＴＹのＰＷＭ信号を生成するシステムを構成する場合、上述のデジタル方式における同期式のカウンタに対し、パルスの最小分解能に対応した数ＮＳレベルの周期の高速クロックを入力しても、カウンタのビット間の論理ゲートの遅延時間が高速クロックの周期に収まらず、正常なカウント動作を遂行できない。このため、設定データに忠実なパルスを生成することができなくなってしまう。
【０００６】
又、アナログ方式の場合、高速周期に対応できるものの、ＰＷＭ信号の発生パターンが三角波に依存してしまう。具体的には、図８に示すように所定のデータを変換したアナログレベルＡ，Ｂ，Ｃに対して、周期におけるＰＷＭの立ち上がり及び立ち下がりタイミングがＴＡ１，ＴＡ２，ＴＢ１，ＴＢ２，ＴＣ１，ＴＣ２といったように固定値になってしまい、パターン発生の自由度がなくなってしまう。このようなＰＷＭ信号を、例えばレーザ駆動パルスとして使用してプリントを行うと、画素の境界部分がプリントできないという不具合が生じる。
【０００７】
図４に具体的なプリントの様子を示す。図９の（ａ）は、表現したい画像である。図９の（ｂ）は図８に示したアナログＰＷＭ信号を用いて再現した画像であり、画素の境界部分がつながらず、再現性の悪い画像となってしまう。又、それらをデジタル化しても通常の回路構成をとると、後述する図１のＮ入力ＯＲ７（Ｎは、ＰＷＭの一周期のＮ分割時のＮ）が必要となるが，クロックが高速になり、かつ、ＰＷＭの分割数が増えると，このゲートの遅延が１分割の時間以上となり、ＰＷＭをデジタル的に正確に実現できなくなる。
【０００８】
本発明は、上記問題点を解消するためになされたもので、本発明にかかる目的は、正確な分解能を実現できるデジタルＰＷＭ信号生成回路を簡易な構成で提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載のデジタルＰＷＭ信号生成回路は、基準クロック単位に分解可能なＰＷＭ生成するためのＰＷＭのオン，オフ情報と、基準クロックでカウントするカウンタと、該カウンタのとりうるカウント値毎にそれに対応する前記オン，オフ情報を選択し出力するセレクタ回路またはコンパレータ回路を有し、前記セレクタ回路、または前記コンパレータ回路が出力する信号を合成してＰＷＭ信号を形成する波形合成回路からなるＰＷＭ生成回路において、前記波形合成回路は、少なくとも２単位以上の時間範囲の前記コンパレータ回路によるコンパレート結果又は前記セレクタ回路によるセレクト結果同士を演算した結果を基本クロックでラッチし、その異なったラッチ結果同士をさらに少なくとも２個以上演算した結果毎に、基本クロックでラッチし、さらに同等の操作をラッチが１個になるまで繰り返し、その１個のラッチの出力を前記基本クロック分解能のＰＷＭ信号として用いる事を特徴とする。
【００１０】
請求項２の発明によれば、前記コンパレータ回路は、ビットごとにオン又はオフを比較可能なビット毎のコンパレータである事を特徴とする。
【００１１】
請求項３の発明によれば、前記波形合成回路は、使用可能な範囲の最も高速な複数入力端子を有するゲート単位または、最小の基本ロジック単位に分割され、各ゲート単位毎にＦＦにその基本クロックでラッチするように構成し、かつ複数段カスケード接続されて構成されることを特徴とする。
【００１２】
請求項４の発明によれば、前記使用可能な範囲の最も高速な複数入力端子とは、等価的に２入力端子ＯＲ回路と等価であることを特徴とする。
【００１３】
請求項５の発明によれば、前記波形合成回路は、使用可能な範囲の最も低速な複数入力端子を有するゲートより少なくとも高速なゲートを構成要素として含むように分割され、各ゲート単位毎にフリップフロップにその基本クロックでラッチするように構成し、かつ複数段カスケード接続されて構成されることを特徴とする。
【００１４】
請求項６の発明によれば、前記ＰＷＭ生成回路は、２００ＭＨＺ以上のクロックを用いて２００ＭＨＺ以上のクロックの分解能を有し、ＰＷＭ信号が８分割以上実現可能とする。
【００１５】
請求項７の発明によれば、前記カウンタはリングカウンタで構成され，ＰＷＭのオンオフ情報はリングカウンタの１回転毎にとりうるカウント値に対して、１対１で用意され、セレクタは基本ケゲート単位で構成され、さらにＰＷＭのオンオフ情報は、リングカウンタの１回転毎に更新される事を特徴とする。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１７】
図１は、ＰＷＭ信号生成回路を示す図である。図における１は、ＣＬＫ＿Ｌの立ち上がりでパルス幅に対応した２進数データをラッチするレジスタである。本実施形態ではこのレジスタのビット幅を３とする。２はＰＷＭ信号の出力パターンのバリエーションを決める信号ＭＯＤＥをラッチするレジスタで、同じくＣＬＫ＿Ｌの立ち上がりに同期する。本実施形態ではこのレジスタのビット幅を２とする。３はデコーダで、８ビットの出力を有し、１が出力するデータを、２が出力するＭＯＤＥ信号の設定に応じて変換した２進数の数だけ所定のビットにＨｉレベル：１を出力する。ここでは、レジスタ１の出力データ（Ｑ２，Ｑ１，Ｑ０）とデコーダ３の出力データ（Ｑ７，Ｑ６，Ｑ５，Ｑ４，Ｑ３，Ｑ２，Ｑ１，Ｑ０）がＭＯＤＥ（レジスタ２出力）によって以下のように対応するよう信号設定されているとする。
【００１８】
ＭＯＤＥ＝０の時、下位ビットから順にＨｉレベルを埋めていくパターン設定となる。
【００１９】
レジスタ１出力 デコーダ３出力
（０，０，０） （０，０，０，０，０，０，０，０）
（０，０，１） （０，０，０，０，０，０，０，１）
（０，１，０） （０，０，０，０，０，０，１，１）
（０，１，１） （０，０，０，０，０，１，１，１）
（１，０，０） （０，０，０，０，１，１，１，１）
（１，０，１） （０，０，０，１，１，１，１，１）
（１，１，０） （０，０，１，１，１，１，１，１）
（１，１，１） （０，１，１，１，１，１，１，１）
ＭＯＤＥ＝１の時、上位ビットから順にＨｉレベルを埋めていくパターン設定となる。
【００２０】
レジスタ１出力 デコーダ３出力
（０，０，０） （０，０，０，０，０，０，０，０）
（０，０，１） （１，０，０，０，０，０，０，０）
（０，１，０） （１，１，０，０，０，０，０，０）
（０，１，１） （１，１，１，０，０，０，０，０）
（１，０，０） （１，１，１，１，０，０，０，０）
（１，０，１） （１，１，１，１，１，０，０，０）
（１，１，０） （１，１，１，１，１，１，０，０）
（１，１，１） （１，１，１，１，１，１，１，０）
ＭＯＤＥ＝２の時、中央ビットから順にＨｉレベルを埋めていくパターン設定となる。
【００２１】
レジスタ１出力 デコーダ３出力
（０，０，０） （０，０，０，１，０，０，０，０）
（０，０，１） （０，０，０，１，１，０，０，０）
（０，１，０） （０，０，１，１，１，０，０，０）
（０，１，１） （０，０，１，１，１，１，０，０）
（１，０，０） （０，１，１，１，１，１，０，０）
（１，０，１） （０，１，１，１，１，１，１，０）
（１，１，０） （１，１，１，１，１，１，１，０）
（１，１，１） （１，１，１，１，１，１，１，１）
ＭＯＤＥ＝３の時、１周期の間に２つ以上のパルスが発生するようにＨｉレベルが割り当てられていくパターン設定となる。
【００２２】
レジスタ１出力 デコーダ３出力
（０，０，０） （１，０，０，０，０，０，０，１）
（０，０，１） （１，１，０，０，０，０，１，１）
（０，１，０） （１，１，１，０，０，１，１，１）
（０，１，１） （０，１，０，０，０，０，１，０）
（１，０，０） （０，１，１，０，０，１，１，０）
（１，０，１） （０，１，０，１，１，０，１，０）
（１，１，０） （０，１，０，１，０，１，０，１）
（１，１，１） （１，０，１，０，１，０，１，０）
４は３の出力をＣＬＫ＿Ｌの立ち上がりラッチするレジスタである。５は、８個のＤフリップフロップ（以下ＤＦＦと記す）からなるリングカウンタで、各ＤＦＦは、ＣＬＫ＿Ｈの立ち上がりで前段のＤＦＦの出力をラッチする。６は２入力ＡＮＤゲート群で、それぞれのゲートの一方の入力には、レジスタ４の各ビットが接続され、もう一方の入力には、５の各ＤＦＦの出力が接続される。７は８入力のＯＲゲートで、６の全ての出力が接続され、その出力ＰＷＭＯＵＴが、ＰＷＭ信号出力となる。８は、トリガ入力の立ち上がりエッジを検出して、ＣＬＫ＿Ｈの周期と同一幅の出力パルスを発生させるパルス生成回路である。９は、２入力ＯＲゲートで、一方の入力には８の出力が接続され、もう一方の入力には、ＤＦＦ５＿７のＱ出力が接続される。
【００２３】
１０は、ＣＬＫ＿ＨをもとにＣＬＫ＿Ｌを生成するＤＦＦである。５＿０が９を介して、８からのパルスあるいはリングカウンタ上を巡回するＨｉレベルを出力した時、その立ち上がりのタイミングで、電源ＶＤＤからのＨｉレベルをラッチし、５＿４からのＨｉレベルにより、そのＨｉレベルがＬｏｗレベルにリセットされる。このようにして、ＣＬＫ＿Ｈを８分周したＣＬＫ＿Ｌが生成され、レジスタ１，２及び４に入力されている。
【００２４】
１１は、２入力のＡＮＤゲートで、一方の入力には５＿６からの出力が入力され、もう一方の入力には、パルスクリア信号が入力されている。このパルスクリア信号が任意のタイミングで、ＣＬＫ＿Ｌの１周期以上のＬｏｗレベルのパルスを出力することにより、リングカウンタ５を巡回するＨｉレベルパルスが５＿６から出力されるタイミングで捕らえて、５＿７にＬｏｗレベルとして出力し、リングカウンタ上から巡回するパルスを消滅させることができる。
【００２５】
図２は、上述のＰＷＭ信号生成回路の動作に関するタイミングチャートである。尚、構成上の全てのレジスタ、ＤＦＦは、システムリセットによって、既にその出力がＬｏｗレベルにリセットされているとする。また、パルスクリア信号はＨｉレベルに設定されているとする。時刻ｔ１で、トリガ入力が立ち上がると、このエッジをパルス生成回路８が検出し、時刻ｔ２で、ｔ３間で、Ｈｉレベルとなるパルスを発生する。ここで、トリガ入力に相当する信号としては、例えば、レーザ露光の基準となるビーム検知センサからの検知信号等が考えられる。時刻ｔ３では、８からのパルス出力がＤＦＦ５＿０でラッチされ、その出力で、ＤＦＦ１０が、ＶＤＤのＨｉレベルをラッチし、ＣＬＫ＿Ｌが立ち上がる。
【００２６】
このＣＬＫ＿Ｌの立ち上がりで、レジスタ４は、レジスタ１，レジスタ２のリセット値を受けてデコーダ３が出力したデータ“０，０，０，０，０，０，０，０，”をラッチする。この値がＡＮＤゲート６＿−０〜６＿７の一方の入力に送信される。また、レジスタ１、レジスタ２は、外部から送信される３ビットのデータ＝“０１１”と２ビットのＭＯＤＥ信号＝１をそれぞれラッチする。その後、パルスは５＿７までＣＬＫ＿Ｈが立ち上がる都度シフトされていき、時刻ｔ４で再び５＿０にラッチされる。このパルスの巡回動作は、パルスクリア信号にＬｏｗレベルが入力されるか、システムリセットがかかるまで、繰り返される。このパルス発生及び巡回における動作は、高速のＣＬＫ＿Ｈによって遂行されるが、この系のパスに存在するゲートは、８と５＿０間のＡＮＤゲート、ＯＲゲートと、５＿６、５＿７間のＡＮＤゲートだけで、ＤＦＦ間でセットアップタイムを満足できず誤動作に至ること無く、数ＮＳ周期の高速動作にも充分対応できる。
【００２７】
時刻ｔ３，ｔ４間でのＰＷＭＯＵＴは、全てのＡＮＤゲートの片側に０が設定されているので、ＯＲゲート７にはＨｉレベルが入力されることは無く、終始Ｌｏｗレベルとなる。時刻ｔ４，ｔ６間では、レジスタ１＝“０１１”、レジスタ２＝１からデコーダ３が出力する“１１１０００００”をレジスタ４がラッチし、レジスタ４からの１が片側に設定されるＡＮＤゲート６＿５，６＿６、６＿７に対応する５＿５、５＿６，５＿７がパルスを出力しているｔ５，ｔ６間のみＯＲゲート７にＨｉレベルが入力され、ＰＷＭＯＵＴはＨｉレベルを出力する。
【００２８】
以降、ＭＯＤＥ信号と、データに応じてデコーダ３が所定の変換データを出力し、レジスタ４でそのデータをラッチする動作がＣＬＫ＿Ｌの周期で遂行される。このシステムでは、デコーダによって、様々なバリエーションのパターン設定が可能なので、時刻ｔ７のような画素の境界に相当するところでパルスをつなげたり、ｔ８，ｔ９間のように１周期中に間欠期間を設定することができる。
【００２９】
この結果、上述のＰＷＭ信号生成回路をレーザ駆動に応用すれば、図９（ａ）に示すような表現したい画像に対して、同図（ｃ）に示すような画像を得ることができる。更に図１０（ａ）のような１画素中に間欠部分が存在する画像を表現する際も、同図（ｂ）に示すような再現性の良い画像を得ることができる。
【００３０】
しかしながら、図１の場合、８分割のＰＷＭであり、クロックが１００ＭＨＺ以下の低周波の場合は問題は生じないが，現実には，それが１６分割となると、５のＦＦは１６個必要となり、それに加えて６のゲートも１６個必要となり、かつ、７のＯＲも倍の入力端子が必要となり、又基本クロックが高周波になればなるほど、特に２５０ＭＨＺ程度の高周波になってくると，１６入力端子のＯＲの遅延は現状のＡＳＩＣでは、ＰＷＭ信号の１分割レベル以上（４ＮＳＥＣ）の遅延時間がワースト時に生じて、正確なＰＷＭがデジタル的に生成することが困難となってくる。（これは、通常このＯＲを複合ゲートで構成するにしても、（図６）構成するＣＭＯＳは、ＮＣＨのＭＯＳがＮ個並列に接続され、ＰＣＨのＭＯＳがＮ個直列に接続されているＮ入力端子を有するＮＯＲの出力にインバータを付加して構成されので、ＣＲの時定数は、２入力端子の基本ゲートに対して最悪Ｎ倍近い時定数の増大が生じ基本クロックが１００ＭＨＺ以上の場合、簡単にその１クロックの幅より大きなデレーの生じる原因となる。
【００３１】
すなわち、論理誤動作を生じさせないようにするためには、このＯＲの後段にデジタル的に、この高速基本クロックでのクロックでラッチをとることができなくなる。そのため，このような回路を、ラッチせずそのまま使う場合には、図１のような回路をつかう場合には、７のＯＲの設計がアナログ的に問題となり、複数のデジタルＰＷＭを使用する場合、そのデレーのタイミングのばらつき（特に温度や電圧でのばらつきや、配置配線の微妙な違いによるばらつき）で、ＰＷＭの幅にこの遅延時間が重畳され、レーザ系に応用する場合の設計が非常に困難となる問題がある。８分割の場合も基本クロックが４００ＭＨＺ以上になってくると同等の問題がクローズアップされてくる．
このような問題は、特開２００１−２５１３７０でも生じる。即ち，この上述の方式ではＰＷＭのＯＮのエッジを検出する構成のため，遅延調整は、クロック同期ではできず、１５Ａ，１５Ｂ等のインバータのアナログ的デレーでしか実現できない問題点があった．そのため，クロックが超高周波を用いるときのデジタルＩＰのアーキテクチャとしては不向きであり、用いたとしても十分に制御精度を上げることができない欠点がある。
【００３２】
そこで、図３は、本発明の実施形態であるＰＷＭ信号生成回路を示す図である。具体的には図１の７のＯＲ回路を、７−２のクロック同期の時分割信号重畳回路に置き換える事で実現している。７−２の回路の詳細を図４、図５の各図に示す。動作の説明に関しては，今、ＰＷＭの分割数Ｎ＝８の場合の従来例と同じ条件で説明するため，同じ部分の説明は省略する。即ち、図３の７−２以外の動作に関しては図１での説明と同等であるので省略し、図３の７−２に関して説明する。
【００３３】
まず、図４に関して説明する。７−１０，７−１１は３入力ＯＲで入力はＩ１〜Ｉ６のどれか１本の入力端子にそれぞれ接続され、出力は、７−１０は、７−１３のＤＦＦのデータ入力端子Ｄ入力端子に接続され、７−１１は、７−１４のＤＦＦのデータ入力端子Ｄ入力端子に接続されている。７−１２は２入力ＯＲで入力はＩ７〜Ｉ８のどちらか１本の入力端子にそれぞれ接続され、出力は、７−１５のＤＦＦのデータ入力端子Ｄ入力端子に接続されている。７−１３〜７−１５のＤＦＦのＱ出力端子は、７−１６の３入力ＯＲの入力端子にそれぞれ独立に接続され、７−１６の出力端子は、７−１７のＤＦＦのデータ入力端子Ｄに接続され、７−１７のデータ出力端子が７−１８のＰＷＭ信号出力端子に接続されている。
【００３４】
次に動作に関して説明する。Ｉ１〜Ｉ８の入力端子には、６の２入力端子ＡＮＤより構成されるコンパレータの８個の出力のどれか１端子が接続されている。６のＡＮＤはビット毎のコンパレータとなっており、基本クロック毎に８個のＡＮＤのどれか１つがアクテブとなり、けっして２個のＡＮＤがＯＮしないし、１このＡＮＤも必ず１クロック分のＯＮしか、出力できないような回路アーキテクチャとなっているため、そのすべてのＯＲの従来回路を、複数個のＯＲゲートに分けＯＲし、一度基本クロックでラッチし、その結果同士をさらにＯＲしそれをまた基本クロックでラッチしても，必ず７−１３〜７−１５のＤＦＦも、そのうちのどれか１つしかＯＮしないので，Ｉ１〜Ｉ８のデータは、７−１６のＯＲで７−１３〜７−１５のＤＦＦで一度ラッチされた結果をＯＲしても、もともとの７と同等のＰＷＭ信号を重畳して生成できる。
【００３５】
ただし、ＰＷＭＯＵＴには、デレーのない７に対して、７−１７及び、７−１３〜７−１５のＤＦＦによる２クロック分デレーの生じたＰＷＭ信号となる。（図７）
次に、図５の第２の実施形態に関して説明する。７−２０〜７−２３は２入力ＯＲで、入力端子にははＩ１〜Ｉ８のどれか１本の入力端子の信号がそれぞれ入力されるように接続され、出力は、７−２０は、７−２４のＤＦＦのデータ入力端子Ｄ入力端子に接続され、７−２１は、７−２５のＤＦＦのデータ入力端子Ｄ入力端子に接続されている。７−２２は、７−２６のＤＦＦのデータ入力端子Ｄ入力端子に接続され、７−２３は、７−２７のＤＦＦのデータ入力端子Ｄ入力端子に接続されている。７−２４〜７−２５のＤＦＦのＱ出力端子は、７−２８の２入力ＯＲの入力端子にそれぞれ独立に接続され、７−２６〜７−２７のＤＦＦのＱ出力端子は、７−２９の２入力ＯＲの入力端子にそれぞれ独立に接続され、７−２８の出力端子は、７−３０のＤＦＦのデータ入力端子Ｄに接続され、７−２９の出力端子は、７−３１のＤＦＦのデータ入力端子Ｄに接続され、７−３０〜７−３１のＤＦＦのＱ出力端子は、７−３２の２入力ＯＲの入力端子にそれぞれ独立に接続され７−３２は、７−３３のＤＦＦのデータ入力端子Ｄ入力端子に接続されている。７−３３のデータ出力端子が７−１８のＰＷＭ信号出力端子に接続されている。
【００３６】
次に動作に関して説明する。Ｉ１〜Ｉ８の入力端子には、６の２入力端子ＡＮＤより構成されるコンパレータの８個の出力のどれか１端子が接続されている。６のＡＮＤはビット毎のコンパレータとなっており、基本クロック毎に８個のＡＮＤのどれか１つがアクテブとなり、けっして２個のＡＮＤがＯＮしないし、１このＡＮＤも必ず１クロック分のＯＮしか、出力できないような回路アーキテクチャとなっているため、そのすべてのＯＲの従来回路を、４個の２入力ＯＲゲートに分けＯＲし、一度基本クロックでそれぞれを７−２４〜７−２７のＤＦＦでラッチし、その結果同士をさらにＯＲし、それをまた基本クロックで７−３０、７−３１のＤＦＦでラッチし，かつ、その結果同士をさらに７−３２の２入力ＯＲでＯＲし、それをまた基本クロックで７−３３のＤＦＦでラッチしても、必ず７−２４〜７−２７のＤＦＦは、どのタイミングでもそのうちのどれか１つしかＯＮしないので，Ｉ１〜Ｉ８のデータは、７−２８，２９のＯＲで７−２４〜７−２７のＤＦＦで一度ラッチされた結果をＯＲしても、そしてその結果をさらに７−３０、７−３１のＤＦＦでラッチした物を７−３２のＯＲでＯＲしても、もともとの７と同等のＰＷＭ信号を重畳して生成できる。
【００３７】
ただし、ＰＷＭＯＵＴには、デレーのない７に対して、７−３３及び、７−３０，３１のＤＦＦ、さらに、７−２４〜７−２７のＤＦＦによる３クロック分デレーの生じたＰＷＭ信号となる。（図７）なお、これでもタイミングが厳しい場合は、Ｉ１〜Ｉ８の入力端子の前にそれぞれ１段のＣＬＬＫ＿ＨでクロックをたたくＤＦＦを挿入する事によって（６＿０〜６＿７の出力端子がＤＦＦのＤ入力端子に接続され、Ｑ出力端子をＩ１〜Ｉ８に接続する）さらに高速クロックでの動作を保証可能にできる。ただし、その場合、クロックデレーは４クロック分のデレーの生じたＰＷＭ信号となる。
【００３８】
【発明の効果】
以上説明したように、本発明によれば、アナログ的ゲート遅延が生じることなく、正確な分解能を実現できるデジタルＰＷＭ信号生成回路を簡易な構成で提供することができる。
【００３９】
特に、図５の回路であれば、現在のサブミクロンプロセス（０．１８ｕプロセス以下のもの）を持ってすれば、１ＧＨＺのクロック分解能レベルとなってもゲートによるデレーを１クロック以内におさめることが可能となり、デジタル的にＰＷＭの合成が実現でき超高速クロックでＰＷＭ波形のジッタの少ない高性能のデジタルＰＷＭの実現を容易とする効果がある。
【００４０】
また、図４の回路であれば、若干のスピードは犠牲にしても、デジタルデレーを小さくし、かつ全体のゲート規模を小さくできる効果がある。これらは，特に２５０ＭＨＺ以上のクロックの分解能を有し、ＰＷＭ信号が８分割以上実現可能なデジタルＰＷＭ信号生成回路を実現する場合に効果がある。
【００４１】
又，ＰＷＭのパターンデータとリングカウンタとの比較を行うデジタルコンパレータは、ビット毎にＯＮ，又はＯＦＦを比較可能なビット毎のコンパレータである事で、容易にアナログ遅延によるばらつきの生じないデジタルＰＷＭ信号生成回路を構成できる効果がある。なお、本実施例は，少なくともクロック周波数が１００ＭＨＺ以上で、かつＰＷＭ信号の分割数Ｎが任意の数（Ｎ＞＝２）の場合有効であることも言うまでも無い事である。
【００４２】
さらに、全デジタル処理でアナログ要素のデレーを考慮する必要がないことから、ＡＳＩＣのデジタルＰＷＭのデジタルＩＰ化には非常な効果がある。
【図面の簡単な説明】
【図１】ＰＷＭ信号生成回路を示す図。
【図２】図１のＰＷＭ信号生成回路のタイミングチャート。
【図３】実施形態であるＰＷＭ信号生成回路の構成を示す図。
【図４】第１の実施形態の時分割信号重畳回路の構成を示す図。
【図５】第２の実施形態の時分割信号重畳回路の構成を示す図。
【図６】８入力ＯＲのＣＭＯＳ回路の等価回路。
【図７】実施形態の動作を示すタイミングチャート。
【図８】従来の三角波と比較データからＰＷＭ信号を生成するアナログ方式を示す図。
【図９】１画素中に間欠部分が存在しない画像を表現する場合を示す図。
【図１０】１画素中に間欠部分が存在する画像を表現する場合を示す図。
Claims (7)
- 基準クロック単位に分解可能なＰＷＭ生成するためのＰＷＭのオン，オフ情報と、
基準クロックでカウントするカウンタと、
該カウンタのとりうるカウント値毎にそれに対応する前記オン，オフ情報を選択し出力するセレクタ回路またはコンパレータ回路を有し、
前記セレクタ回路、または前記コンパレータ回路が出力する信号を合成してＰＷＭ信号を形成する波形合成回路からなるＰＷＭ生成回路において、
前記波形合成回路は、少なくとも２単位以上の時間範囲の前記コンパレータ回路によるコンパレート結果又は前記セレクタ回路によるセレクト結果同士を演算した結果を基本クロックでラッチし、
その異なったラッチ結果同士をさらに少なくとも２個以上演算した結果毎に、基本クロックでラッチし、さらに同等の操作をラッチが１個になるまで繰り返し、その１個のラッチの出力を前記基本クロック分解能のＰＷＭ信号として用いる事を特徴としたデジタルＰＷＭ信号生成回路。 - 前記コンパレータ回路は、ビットごとにオン又はオフを比較可能なビット毎のコンパレータである事を特徴とする請求項１に記載のデジタルＰＷＭ信号生成回路。
- 前記波形合成回路は、使用可能な範囲の最も高速な複数入力端子を有するゲート単位または、最小の基本ロジック単位に分割され、各ゲート単位毎にＦＦにその基本クロックでラッチするように構成し、かつ複数段カスケード接続されて構成されることを特徴とした請求項１に記載のデジタルＰＷＭ信号生成回路。
- 前記使用可能な範囲の最も高速な複数入力端子とは、等価的に２入力端子ＯＲ回路と等価であることを特徴とする請求項３に記載のデジタルＰＷＭ信号生成回路。
- 前記波形合成回路は、使用可能な範囲の最も低速な複数入力端子を有するゲートより少なくとも高速なゲートを構成要素として含むように分割され、各ゲート単位毎にフリップフロップにその基本クロックでラッチするように構成し、かつ複数段カスケード接続されて構成されることを特徴とした請求項１に記載のデジタルＰＷＭ信号生成回路。
- 前記ＰＷＭ生成回路は、２００ＭＨＺ以上のクロックを用いて２００ＭＨＺ以上のクロックの分解能を有し、ＰＷＭ信号が８分割以上実現可能な請求項１に記載のデジタルＰＷＭ信号生成回路。
- 前記カウンタはリングカウンタで構成され，ＰＷＭのオンオフ情報はリングカウンタの１回転毎にとりうるカウント値に対して、１対１で用意され、セレクタは基本ゲート単位で構成され、さらにＰＷＭのオンオフ情報は、リングカウンタの１回転毎に更新される事を特徴とする請求項１に記載のデジタルＰＷＭ信号生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003146444A JP2004345280A (ja) | 2003-05-23 | 2003-05-23 | デジタルｐｗｍ信号生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003146444A JP2004345280A (ja) | 2003-05-23 | 2003-05-23 | デジタルｐｗｍ信号生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004345280A true JP2004345280A (ja) | 2004-12-09 |
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ID=33533294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003146444A Withdrawn JP2004345280A (ja) | 2003-05-23 | 2003-05-23 | デジタルｐｗｍ信号生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004345280A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009508380A (ja) * | 2005-09-13 | 2009-02-26 | トヨタ自動車株式会社 | Ｐｗｍ信号生成回路 |
| JP2011035725A (ja) * | 2009-08-03 | 2011-02-17 | Kawasaki Microelectronics Inc | パルス生成回路 |
| US8416880B2 (en) | 2008-03-31 | 2013-04-09 | Nxp B.V. | Digital modulator |
| JP2014075720A (ja) * | 2012-10-05 | 2014-04-24 | Hitachi Ulsi Systems Co Ltd | Ｐｗｍ信号生成装置 |
-
2003
- 2003-05-23 JP JP2003146444A patent/JP2004345280A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009508380A (ja) * | 2005-09-13 | 2009-02-26 | トヨタ自動車株式会社 | Ｐｗｍ信号生成回路 |
| US7583158B2 (en) | 2005-09-13 | 2009-09-01 | Toyota Jidosha Kabushiki Kaisha | PWM signal generating circuit |
| JP4760909B2 (ja) * | 2005-09-13 | 2011-08-31 | トヨタ自動車株式会社 | Ｐｗｍ信号生成回路 |
| US8416880B2 (en) | 2008-03-31 | 2013-04-09 | Nxp B.V. | Digital modulator |
| JP2011035725A (ja) * | 2009-08-03 | 2011-02-17 | Kawasaki Microelectronics Inc | パルス生成回路 |
| JP2014075720A (ja) * | 2012-10-05 | 2014-04-24 | Hitachi Ulsi Systems Co Ltd | Ｐｗｍ信号生成装置 |
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