JP3969939B2

JP3969939B2 - タイミングパルス生成回路

Info

Publication number: JP3969939B2
Application number: JP2000253818A
Authority: JP
Inventors: 典彦窪田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2000-08-24
Filing date: 2000-08-24
Publication date: 2007-09-05
Anticipated expiration: 2020-08-24
Also published as: JP2002073202A

Description

【０００１】
【発明の属する技術分野】
本発明は、メモリ等の集積回路に使用されるものであり、タイミングパルスを得るためのタイミングパルス生成回路に関する。
【０００２】
【従来の技術】
メモリ等の集積回路においては、内部の回路動作を制御する際、基準クロックから生成される各種のタイミングパルスが用いられる。このタイミングパルスの生成においては、規準クロックをカウントするカウンタが用いられる。
【０００３】
図６は、従来のタイミングパルス生成回路の構成を示すものであり、図７は、その動作を説明するタイミング図である。
【０００４】
タイミングパルス生成回路は、立ち上がりカウンタ７と、立ち下がりカウンタ８と、第１及び第２のフリップフロップ９、１０と、ANDゲート１１とで構成される。タイミングパルスTPの立ち上がりのタイミングを決定する立ち上がりカウンタ７は、例えば、５ビット構成のとき、５つのフリップフロップ７a〜７eより構成される。第１ビットのフリップフロップ７aは、クロック入力Cに基準クロックCKを受け、第２ビットから第５ビットのフリップフロップ７b〜７eは、前ビットの反転出力＊Ｑをクロック入力Cに受ける。また、それぞれのフリップフロップ７a〜７eはそれ自体の反転出力＊Ｑをデータ入力Dに受ける。この立ち上がりカウンタ７は、基準クロックCKの立ち上がりをカウントして、各フリップフロップ７a〜７eの出力Ｑから、５ビットのカウント出力Ａ1〜Ａ5を得る。
【０００５】
また、タイミングパルスTPの立ち下がりのタイミングを決定する立ち下がりカウンタ８は、例えば、５ビット構成のとき、立ち上がりカウンタ７と同様に、５つのフリップフロップ８a〜８eより構成される。第１ビットのフリップフロップ８aは、基準クロックCKの反転クロックをクロック入力Cに受け、その他のフリップフロップ８b〜８eは、立ち上がりカウンタ７のフリップフロップ７a〜７eと同一である。この立ち下がりカウンタ８は、基準クロックCKの立ち下がりをカウントして、各フリップフロップ８a〜８eの出力Ｑから５ビットのカウント出力Ｂ1〜Ｂ5を得る。
【０００６】
第１のフリップフロップ９は、データ入力Ｄに電源電位（Hレベル）を受け、クロック入力Cに立ち上がりカウンタ７の出力（詳しくは、第５ビットの出力Ａ5）を受ける。第２のフリップフロップ１０は、第１のフリップフロップ９と同様に、データ入力Ｄに電源電位（Hレベル）を受け、クロック入力Cに立ち下がりカウンタ８の出力を受ける。ここで、立ち上がりカウンタ７を構成するフリップフロップ７a〜７eと、立ち下がりカウンタ８を構成するフリップフロップ８a〜８eと、第１及び第２のフリップフロップ９、１０とは、リセット入力Rにリセット信号RSが印加される。ANDゲート１１は、第１のフリップフロップ９の出力Ｑから得られる信号C1と、第２のフリップフロップ１０の反転出力＊Ｑから得られる信号C2とを、２つの入力に受け、その論理積をタイミングパルスTPとして出力する。
【０００７】
以上のタイミングパルス生成回路の動作を図７に従って説明する。まず、リセット信号RSが立ち上げられると、立ち上がりカウンタ７、立ち下がりカウンタ８及び第１、第２のフリップフロップ９、１０が全てリセットされて、それぞれの出力ＱがLレベルとなる。この後、タイミングｔ0でリセット信号RSが立ち下げられると、全てのフリップフロップは動作可能な状態となる。これにより、立ち上がりカウンタ７は、基準クロックCKの立ち上がりでカウントアップされて、５ビットのカウント出力Ａ1〜Ａ5を変化させる。このうち、第５ビットの出力Ａ5は、タイミングｔ0の後、基準クロックCKの立ち上がりを１６回カウントしたタイミングｔ1で立ち上がる。
【０００８】
一方、立ち下がりカウンタ８は、基準クロックCKの立ち下がりのタイミングでカウントアップされ、５ビットのカウント出力Ｂ1〜Ｂ5を変化させる。このうち、第５ビットの出力Ｂ5は、タイミングｔ0の後、基準クロックCKの立ち下がりを１６回カウントしたタイミングｔ2で立ち上がる。
【０００９】
第１のフリップフロップ９は、電源電位をカウンタ７の第５ビットのカウント出力Ａ5に従うタイミングで取り込み、タイミングｔ1で信号Ｃ1を立ち上げる。第２のフリップフロップ１０は、第１のフリップフロップ９と同様に、電源電位をカウンタ８の第５ビットのカウント出力Ｂ5に従うタイミングで取り込み、タイミングｔ1に対して、基準クロックCKの１／２周期遅れたタイミングｔ２で信号Ｃ2を立ち下げる。これらのフリップフロップ９、１０は、一旦立ち上げた信号Ｃ1、立ち下げた信号Ｃ2を、次にリセット信号RSが立ち上げられるまで、その状態を維持する。
【００１０】
この結果、ANDゲート１１は、信号Ｃ1、Ｃ2が共にHレベルになるタイミングｔ1〜ｔ2において、出力をHレベルとするタイミングパルスTPを出力する。
【００１１】
【発明が解決しようとする課題】
タイミングパルスを構成するカウンタは、複数のフリップフロップを用いるため、回路規模が大きい。特に、カウントするクロックの数が多くなると、カウンタのビット数を増加する必要があるため、回路規模は更に大きくなるという問題が生じる。そこで、本発明は、素子数を減らすことにより、回路規模を縮小し、集積化に適したタイミング生成回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明は、上述の課題を解決するためになされたもので、その特徴とするところは、クロックをカウントして所定ビット数のカウント出力を得るバイナリカウンタと、上記バイナリカウンタのカウント出力の最上位ビットをクロック入力に受ける第１のフリップフロップと、上記第１のフリップフロップの出力でリセットされて、上記クロックをクロック入力に受ける第２のフリップフロップと、上記バイナリカウンタのカウント出力の特定のビットをクロック入力に受ける第３のフリップフロップと、上記第２及び上記第３のフリップフロップの各出力を論理合成し、タイミングパルスを生成する論理ゲートとを備え、所望のタイミングパルスを得るための回路の回路規模を構成したことにある。
【００１３】
これにより、単一のカウンタで、所定のタイミングパルスを得ることができ、タイミングパルスを得るための回路の回路規模を縮小することができる。
【００１４】
【発明の実施の形態】
図１は、本発明のタイミングパルス生成回路の第１の実施形態を示す回路図であり、図２は、その動作を説明するタイミング図である。
【００１５】
本実施形態のタイミングパルス生成回路は、カウンタ１と、第１、第２及び第３のフリップフロップ（D−FF）２、３、４と、ANDゲート５とで構成される。カウンタ１は、例えば、５ビット構成のとき、５つのフリップフロップ（D−FF）１a〜１eより構成される。このカウンタ１は、図６に示す立ち上がりカウンタ７と同様のものであり、第１ビットのフリップフロップ１aが基準クロックCKの立ち上がりを受けて動作し、各フリップフロップ１a〜１eの出力Ｑから５ビットのカウント出力Ａ1〜Ａ5を得る。
【００１６】
第１のフリップフロップ２は、データ入力Dに電源電位（Ｈレベル）を受け、クロック入力Cにカウンタ１の第５ビットのカウント出力Ａ5を受ける。第２のフリップフロップ３は、データ入力Ｄに電源電位（Hレベル）を受け、クロック入力Cに基準クロックCKの反転クロックを受ける。更に、第２のフリップフロップ３は、リセット入力Ｒに第１のフリップフロップ２の反転出力＊Ｑから得られる信号C1を受ける。これにより、第２のフリップフロップ３は、信号Ｃ1がHレベルの期間、リセット状態に維持される。第３のフリップフロップ４は、データ入力Ｄに電源電位（Hレベル）を受け、クロック入力Cにカウンタ１の５ビットの出力Ａ1〜Ａ5のうち、特定の１ビット（例えば、第５ビットのカウント出力Ａ5）を受ける。また、カウンタ１を構成するフリップフロップ１a〜１eと、第１及び第３のフリップフロップ２、４は、リセット入力Rにリセット信号が印加される。ANDゲート５は、２つの入力に、第２のフリップフロップ３の反転出力＊Ｑから得られる信号Ｃ2、及び第３のフリップフロップ４の出力Ｑから得られる信号Ｃ3を受け、それらの論理積をタイミングパルスＴＰとして出力する。
【００１７】
本発明のタイミングパルス生成回路の動作を図２に従って説明する。まず、リセット信号RSが立ち上げられると、カウンタ１を構成するフリップフロップ１a〜１e、第１及び第３のフリップフロップ２、４の全ての出力ＱがLレベルとなる。このとき、第２のフリップフロップ３は、第１のフリップフロップ２の反転出力＊Ｑから得られる信号C1（このときHレベル）により、リセットされているため、出力ＱをLレベル（反転出力＊ＱをHレベル）に維持する。タイミングｔ0でリセット信号RSが立ち下げられると、カウンタ１のフリップフロップ１a〜１e、第１及び第３のフリップフロップ２、４が動作可能な状態となる。この状態で、基準クロックCKがカウンタ１に供給されると、カウンタ１は、基準クロックCKの立ち上がりでカウントアップされ、５ビットの出力Ａ1〜Ａ5を変化させる。このカウンタ１は、タイミングｔ0以降、基準クロックCKの立ち上がりを１６回カウントしたタイミングｔ1において、図２(ｇ)に示すように、第５ビットの出力Ａ5を立ち上げて、Hレベルにする。
【００１８】
出力Ａ5が立ち上げられると、第３のフリップフロップ４は、図２(ｊ)に示すように、信号Ｃ3を立ち上げて、Hレベルにする。第１のフリップフロップ２は、タイミングｔ1で出力Ａ5が立ち上げられると、出力を反転し、図２(ｈ)に示すように、信号Ｃ1を立ち下げて、Lレベルとする。これにより、第２のフリップフロップ３は、タイミングｔ1で、リセットが解除される。この後、第２のフリップフロップ３は、基準クロックCKの立ち下がり、即ち、基準クロックCKの反転クロックの立ち上がりのタイミングｔ2において、電源電位（Hレベル）を取り込み、出力Ｑを立ち上げる。これにより、第２のフリップフロップ３の反転出力＊Ｑから得られる信号C2は、図２(ｉ)に示すように、出力Ｃ1より基準クロックの１／２周期遅れて、立ち下がり、Lレベルとなる。
【００１９】
この結果、ANDゲート５は、図２(ｋ)に示すように、信号Ｃ2及び信号Ｃ3が共にHレベルになるタイミングｔ1〜ｔ２の期間において、出力をHレベルとするタイミングパルスTPを出力する。
【００２０】
ところで、図２(ｆ)に示すような基準クロックCKの１／２周期のパルス幅のタイミングパルスTPを得る場合、第１のフリップフロップ２と第３のフリップフロップ４とは、データ入力D、クロック入力C、リセット入力Rの各入力が、全て同一となるため、一方を省略できる。即ち、カウンタ１の最終段のフリップフロップ１eのカウント出力Ａ5を第３のフリップフロップ4のクロック入力Cに供給するとき、図３に示すように、第１のフリップフロップ２の反転出力＊Ｑから信号C1を得ると共に、第１のフリップフロップ2の出力Ｑから信号C3得るようにすれば良い。
【００２１】
図４は、本発明のタイミングパルス生成回路の第２の実施形態を示す回路図であり、図５はその動作を示すタイミング図である。本実施形態のタイミングパルス生成回路は、カウンタ１と第３のフリップフロップ５との間にセレクタ６を設けた点に特徴を有する。その他の構成は、図１に示す第１の実施形態と同一である。
【００２２】
セレクタ６は、カウンタ１の５ビットの出力Ａ1〜Ａ5のうち、任意の１つを選択して、第３のフリップフロップ４のクロック入力Cに供給する。
【００２３】
ここで、セレクタ６が、カウンタ１を構成する５ビットのフリップフロップＡ1〜Ａ5の内の第４ビットの出力Ａ4を選択したときの回路動作を図５に従って説明する。
【００２４】
図５において、リセット信号RSによるリセット動作は、図２と同一である。カウンタ１は、タイミングｔ0の後、基準クロックCKの立ち上がりを８回カウントしたタイミングｔ1において、図２(ｆ)に示すように、出力Ａ4を立ち上げる。この出力Ａ4が立ち上げられると、第３のフリップフロップ４の出力Ｑが立ち上げられて、図５(ｇ)に示すように、信号C３がHレベルとなる。また、カウンタ１は、タイミングｔ0の後、基準クロックCKの立ち上がりを１６回カウントしたタイミングｔ2において、出力Ａ5を立ち上げる。この出力Ａ5が立ち上げられると、第１のフリップフロップ２の反転出力＊Ｑが立ち下げられて、図５(ｈ)に示すように、信号C1がLレベルとなる。これにより、第２のフリップフロップ３は、タイミングｔ２で、リセットが解除される。タイミングｔ2から基準クロックCKの１／２周期遅れた基準クロックCKの立ち下がり、即ち、基準クロックCKの反転クロックの立ち上がりのタイミングｔ３において、第２のフリップフロップ３は、電源電位（Hレベル）を取り込み、図５(ｉ)に示すように、信号Ｃ2を立ち下げて、Lレベルにする。
【００２５】
これにより、ANDゲート６は、第２及び第３のフリップフロップ３、４の出力C2及びC3が共にHレベルになるタイミングｔ１〜ｔ３の期間において、図５(ｋ)に示すような出力をHレベルとするタイミングパルスTPを出力する。
【００２６】
ところで、セレクタ６において、５ビットの出力の内の２つ以上を論理合成することにより、タイミングパルスTPのパルス幅を更に細かく設定することができる。例えば、出力Ａ3と出力Ａ4との論理積を第３のフリップフロップ４に供給するようにすれば、カウンタ１が、基準クロックCKの立ち上がりを１２回カウントした時点で、タイミングパルスTPを立ち上げることができる。或いは、出力Ａ2と出力Ａ3との論理積を第３のフリップフロップ４に供給するようすれば、カウンタ１が、基準クロックCKの立ち上がりを６回カウントした時点で、タイミングパルスTPを立ち上げることができる。従って、セレクタ６の選択動作或いは、その論理合成動作の設定によって、任意のパルス幅のタイミングパルスを得ることができる。
【００２７】
【発明の効果】
本発明によれば、タイミングパルスを得るための２つのカウンタを、単一のカウンタにすることができ、回路を構成する素子数を減らすことができる。特に、カウントするクロック数が多くなるほど、より効果的である。従って、回路を構成する回路規模の縮小化に有効である。
【００２８】
また、セレクタを用いることによって、タイミングパルスのパルス幅を容易に切り換えることが可能になり、回路の応用範囲が広がる。
【図面の簡単な説明】
【図１】本発明のタイミングパルス生成回路の第１の実施形態を示す回路図である。
【図２】第１の実施形態の動作を説明するタイミング図である。
【図３】第１の実施形態を簡略化したものの構成を示す回路図。
【図４】本発明のタイミングパルス生成回路の第２の実施形態を示す回路図である。
【図５】第２の実施形態の動作を説明するタイミング図である。
【図６】従来のタイミングパルス生成回路の構成を示す回路図である。
【図７】従来のタイミングパルス生成回路の動作を説明するタイミング図である。
【符号の説明】
１カウンタ
２、３、４、９、１０フリップフロップ
５、１１ ANDゲート
６セレクタ

Claims

クロックをカウントして所定ビット数のカウント出力を得るバイナリカウンタと、上記バイナリカウンタのカウント出力をクロック入力に受ける第１のフリップフロップと、上記第１のフリップフロップの出力でリセットされて、上記クロックをクロック入力に受ける第２のフリップフロップと、上記バイナリカウンタのカウント出力の特定のビット出力をクロック入力に受ける第３のフリップフロップと、上記第２及び上記第３のフリップフロップの各出力を論理合成し、タイミングパルスを生成する論理ゲートとを備えることを特徴とするタイミングパルス生成回路。
上記バイナリカウンタのカウント出力の内の１ビットを選択して、上記第３のフリップフロップのクロック入力に供給するセレクタを更に備えたことを特徴とする請求項１記載のタイミングパルス生成回路。
クロックをカウントして所定ビット数のカウント出力を得るバイナリカウンタと、上記バイナリカウンタのカウント出力をクロック入力に受ける第１のフリップフロップと、上記第１のフリップフロップの出力でリセットされて、上記クロックをクロック入力に受ける第２のフリップフロップと、上記第１及び上記第２のフリップフロップの各出力を論理合成し、タイミングパルスを生成する論理ゲートとを備えることを特徴とするタイミングパルス生成回路。