JP2002073202A - タイミングパルス生成回路 - Google Patents
タイミングパルス生成回路Info
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Abstract
(57)【要約】
【課題】 タイミングパルス生成回路の回路規模を縮小
する。 【解決手段】 基準クロックCKをカウントするカウンタ
１の出力を第１及び第３のフリップフロップ２、４のク
ロック入力Cに受け、基準クロックＣＫの反転クロック
を第２のフリップフロップ３のクロック入力Ｃに受け
る。第１のフリップフロップ２から得られる出力Ｃ1
は、第２のフリップフロップ３をリセットする。第２、
第３のフリップフロップ３、４から得られる出力Ｃ2及
びＣ3の論理積より、タイミングパルスTPを得る。
する。 【解決手段】 基準クロックCKをカウントするカウンタ
１の出力を第１及び第３のフリップフロップ２、４のク
ロック入力Cに受け、基準クロックＣＫの反転クロック
を第２のフリップフロップ３のクロック入力Ｃに受け
る。第１のフリップフロップ２から得られる出力Ｃ1
は、第２のフリップフロップ３をリセットする。第２、
第３のフリップフロップ３、４から得られる出力Ｃ2及
びＣ3の論理積より、タイミングパルスTPを得る。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ等の集積回
路に使用されるものであり、タイミングパルスを得るた
めのタイミングパルス生成回路に関する。
路に使用されるものであり、タイミングパルスを得るた
めのタイミングパルス生成回路に関する。
【０００２】
【従来の技術】メモリ等の集積回路においては、内部の
回路動作を制御する際、基準クロックから生成される各
種のタイミングパルスが用いられる。このタイミングパ
ルスの生成においては、規準クロックをカウントするカ
ウンタが用いられる。
回路動作を制御する際、基準クロックから生成される各
種のタイミングパルスが用いられる。このタイミングパ
ルスの生成においては、規準クロックをカウントするカ
ウンタが用いられる。
【０００３】図６は、従来のタイミングパルス生成回路
の構成を示すものであり、図７は、その動作を説明する
タイミング図である。
の構成を示すものであり、図７は、その動作を説明する
タイミング図である。
【０００４】タイミングパルス生成回路は、立ち上がり
カウンタ７と、立ち下がりカウンタ８と、第１及び第２
のフリップフロップ９、１０と、ANDゲート１１とで構
成される。タイミングパルスTPの立ち上がりのタイミン
グを決定する立ち上がりカウンタ７は、例えば、５ビッ
ト構成のとき、５つのフリップフロップ７a〜７eより構
成される。第１ビットのフリップフロップ７aは、クロ
ック入力Cに基準クロックCKを受け、第２ビットから第
５ビットのフリップフロップ７b〜７eは、前ビットの反
転出力＊Ｑをクロック入力Cに受ける。また、それぞれ
のフリップフロップ７a〜７eはそれ自体の反転出力＊Ｑ
をデータ入力Dに受ける。この立ち上がりカウンタ７
は、基準クロックCKの立ち上がりをカウントして、各フ
リップフロップ７a〜７eの出力Ｑから、５ビットのカウ
ント出力Ａ1〜Ａ5を得る。
カウンタ７と、立ち下がりカウンタ８と、第１及び第２
のフリップフロップ９、１０と、ANDゲート１１とで構
成される。タイミングパルスTPの立ち上がりのタイミン
グを決定する立ち上がりカウンタ７は、例えば、５ビッ
ト構成のとき、５つのフリップフロップ７a〜７eより構
成される。第１ビットのフリップフロップ７aは、クロ
ック入力Cに基準クロックCKを受け、第２ビットから第
５ビットのフリップフロップ７b〜７eは、前ビットの反
転出力＊Ｑをクロック入力Cに受ける。また、それぞれ
のフリップフロップ７a〜７eはそれ自体の反転出力＊Ｑ
をデータ入力Dに受ける。この立ち上がりカウンタ７
は、基準クロックCKの立ち上がりをカウントして、各フ
リップフロップ７a〜７eの出力Ｑから、５ビットのカウ
ント出力Ａ1〜Ａ5を得る。
【０００５】また、タイミングパルスTPの立ち下がりの
タイミングを決定する立ち下がりカウンタ８は、例え
ば、５ビット構成のとき、立ち上がりカウンタ７と同様
に、５つのフリップフロップ８a〜８eより構成される。
第１ビットのフリップフロップ８aは、基準クロックCK
の反転クロックをクロック入力Cに受け、その他のフリ
ップフロップ８b〜８eは、立ち上がりカウンタ７のフリ
ップフロップ７a〜７eと同一である。この立ち下がりカ
ウンタ８は、基準クロックCKの立ち下がりをカウントし
て、各フリップフロップ８a〜８eの出力Ｑから５ビット
のカウント出力Ｂ1〜Ｂ5を得る。
タイミングを決定する立ち下がりカウンタ８は、例え
ば、５ビット構成のとき、立ち上がりカウンタ７と同様
に、５つのフリップフロップ８a〜８eより構成される。
第１ビットのフリップフロップ８aは、基準クロックCK
の反転クロックをクロック入力Cに受け、その他のフリ
ップフロップ８b〜８eは、立ち上がりカウンタ７のフリ
ップフロップ７a〜７eと同一である。この立ち下がりカ
ウンタ８は、基準クロックCKの立ち下がりをカウントし
て、各フリップフロップ８a〜８eの出力Ｑから５ビット
のカウント出力Ｂ1〜Ｂ5を得る。
【０００６】第１のフリップフロップ９は、データ入力
Ｄに電源電位（Hレベル）を受け、クロック入力Cに立ち
上がりカウンタ７の出力（詳しくは、第５ビットの出力
Ａ5）を受ける。第２のフリップフロップ１０は、第１
のフリップフロップ９と同様に、データ入力Ｄに電源電
位（Hレベル）を受け、クロック入力Cに立ち下がりカウ
ンタ８の出力を受ける。ここで、立ち上がりカウンタ７
を構成するフリップフロップ７a〜７eと、立ち下がりカ
ウンタ８を構成するフリップフロップ８a〜８eと、第１
及び第２のフリップフロップ９、１０とは、リセット入
力Rにリセット信号RSが印加される。ANDゲート１１は、
第１のフリップフロップ９の出力Ｑから得られる信号C1
と、第２のフリップフロップ１０の反転出力＊Ｑから得
られる信号C2とを、２つの入力に受け、その論理積をタ
イミングパルスTPとして出力する。
Ｄに電源電位（Hレベル）を受け、クロック入力Cに立ち
上がりカウンタ７の出力（詳しくは、第５ビットの出力
Ａ5）を受ける。第２のフリップフロップ１０は、第１
のフリップフロップ９と同様に、データ入力Ｄに電源電
位（Hレベル）を受け、クロック入力Cに立ち下がりカウ
ンタ８の出力を受ける。ここで、立ち上がりカウンタ７
を構成するフリップフロップ７a〜７eと、立ち下がりカ
ウンタ８を構成するフリップフロップ８a〜８eと、第１
及び第２のフリップフロップ９、１０とは、リセット入
力Rにリセット信号RSが印加される。ANDゲート１１は、
第１のフリップフロップ９の出力Ｑから得られる信号C1
と、第２のフリップフロップ１０の反転出力＊Ｑから得
られる信号C2とを、２つの入力に受け、その論理積をタ
イミングパルスTPとして出力する。
【０００７】以上のタイミングパルス生成回路の動作を
図７に従って説明する。まず、リセット信号RSが立ち上
げられると、立ち上がりカウンタ７、立ち下がりカウン
タ８及び第１、第２のフリップフロップ９、１０が全て
リセットされて、それぞれの出力ＱがLレベルとなる。
この後、タイミングｔ0でリセット信号RSが立ち下げら
れると、全てのフリップフロップは動作可能な状態とな
る。これにより、立ち上がりカウンタ７は、基準クロッ
クCKの立ち上がりでカウントアップされて、５ビットの
カウント出力Ａ1〜Ａ5を変化させる。このうち、第５ビ
ットの出力Ａ5は、タイミングｔ0の後、基準クロックCK
の立ち上がりを１６回カウントしたタイミングｔ1で立
ち上がる。
図７に従って説明する。まず、リセット信号RSが立ち上
げられると、立ち上がりカウンタ７、立ち下がりカウン
タ８及び第１、第２のフリップフロップ９、１０が全て
リセットされて、それぞれの出力ＱがLレベルとなる。
この後、タイミングｔ0でリセット信号RSが立ち下げら
れると、全てのフリップフロップは動作可能な状態とな
る。これにより、立ち上がりカウンタ７は、基準クロッ
クCKの立ち上がりでカウントアップされて、５ビットの
カウント出力Ａ1〜Ａ5を変化させる。このうち、第５ビ
ットの出力Ａ5は、タイミングｔ0の後、基準クロックCK
の立ち上がりを１６回カウントしたタイミングｔ1で立
ち上がる。
【０００８】一方、立ち下がりカウンタ８は、基準クロ
ックCKの立ち下がりのタイミングでカウントアップさ
れ、５ビットのカウント出力Ｂ1〜Ｂ5を変化させる。こ
のうち、第５ビットの出力Ｂ5は、タイミングｔ0の後、
基準クロックCKの立ち下がりを１６回カウントしたタイ
ミングｔ2で立ち上がる。
ックCKの立ち下がりのタイミングでカウントアップさ
れ、５ビットのカウント出力Ｂ1〜Ｂ5を変化させる。こ
のうち、第５ビットの出力Ｂ5は、タイミングｔ0の後、
基準クロックCKの立ち下がりを１６回カウントしたタイ
ミングｔ2で立ち上がる。
【０００９】第１のフリップフロップ９は、電源電位を
カウンタ７の第５ビットのカウント出力Ａ5に従うタイ
ミングで取り込み、タイミングｔ1で信号Ｃ1を立ち上げ
る。第２のフリップフロップ１０は、第１のフリップフ
ロップ９と同様に、電源電位をカウンタ８の第５ビット
のカウント出力Ｂ5に従うタイミングで取り込み、タイ
ミングｔ1に対して、基準クロックCKの１／２周期遅れ
たタイミングｔ２で信号Ｃ2を立ち下げる。これらのフ
リップフロップ９、１０は、一旦立ち上げた信号Ｃ1、
立ち下げた信号Ｃ2を、次にリセット信号RSが立ち上げ
られるまで、その状態を維持する。
カウンタ７の第５ビットのカウント出力Ａ5に従うタイ
ミングで取り込み、タイミングｔ1で信号Ｃ1を立ち上げ
る。第２のフリップフロップ１０は、第１のフリップフ
ロップ９と同様に、電源電位をカウンタ８の第５ビット
のカウント出力Ｂ5に従うタイミングで取り込み、タイ
ミングｔ1に対して、基準クロックCKの１／２周期遅れ
たタイミングｔ２で信号Ｃ2を立ち下げる。これらのフ
リップフロップ９、１０は、一旦立ち上げた信号Ｃ1、
立ち下げた信号Ｃ2を、次にリセット信号RSが立ち上げ
られるまで、その状態を維持する。
【００１０】この結果、ANDゲート１１は、信号Ｃ1、Ｃ
2が共にHレベルになるタイミングｔ1〜ｔ2において、出
力をHレベルとするタイミングパルスTPを出力する。
2が共にHレベルになるタイミングｔ1〜ｔ2において、出
力をHレベルとするタイミングパルスTPを出力する。
【００１１】
【発明が解決しようとする課題】タイミングパルスを構
成するカウンタは、複数のフリップフロップを用いるた
め、回路規模が大きい。特に、カウントするクロックの
数が多くなると、カウンタのビット数を増加する必要が
あるため、回路規模は更に大きくなるという問題が生じ
る。そこで、本発明は、素子数を減らすことにより、回
路規模を縮小し、集積化に適したタイミング生成回路を
提供することを目的とする。
成するカウンタは、複数のフリップフロップを用いるた
め、回路規模が大きい。特に、カウントするクロックの
数が多くなると、カウンタのビット数を増加する必要が
あるため、回路規模は更に大きくなるという問題が生じ
る。そこで、本発明は、素子数を減らすことにより、回
路規模を縮小し、集積化に適したタイミング生成回路を
提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明は、上述の課題を
解決するためになされたもので、その特徴とするところ
は、クロックをカウントして所定ビット数のカウント出
力を得るバイナリカウンタと、上記バイナリカウンタの
カウント出力の最上位ビットをクロック入力に受ける第
１のフリップフロップと、上記第１のフリップフロップ
の出力でリセットされて、上記クロックをクロック入力
に受ける第２のフリップフロップと、上記バイナリカウ
ンタのカウント出力の特定のビットをクロック入力に受
ける第３のフリップフロップと、上記第２及び上記第３
のフリップフロップの各出力を論理合成し、タイミング
パルスを生成する論理ゲートとを備え、所望のタイミン
グパルスを得るための回路の回路規模を構成したことに
ある。
解決するためになされたもので、その特徴とするところ
は、クロックをカウントして所定ビット数のカウント出
力を得るバイナリカウンタと、上記バイナリカウンタの
カウント出力の最上位ビットをクロック入力に受ける第
１のフリップフロップと、上記第１のフリップフロップ
の出力でリセットされて、上記クロックをクロック入力
に受ける第２のフリップフロップと、上記バイナリカウ
ンタのカウント出力の特定のビットをクロック入力に受
ける第３のフリップフロップと、上記第２及び上記第３
のフリップフロップの各出力を論理合成し、タイミング
パルスを生成する論理ゲートとを備え、所望のタイミン
グパルスを得るための回路の回路規模を構成したことに
ある。
【００１３】これにより、単一のカウンタで、所定のタ
イミングパルスを得ることができ、タイミングパルスを
得るための回路の回路規模を縮小することができる。
イミングパルスを得ることができ、タイミングパルスを
得るための回路の回路規模を縮小することができる。
【００１４】
【発明の実施の形態】図１は、本発明のタイミングパル
ス生成回路の第１の実施形態を示す回路図であり、図２
は、その動作を説明するタイミング図である。
ス生成回路の第１の実施形態を示す回路図であり、図２
は、その動作を説明するタイミング図である。
【００１５】本実施形態のタイミングパルス生成回路
は、カウンタ１と、第１、第２及び第３のフリップフロ
ップ（D−FF）２、３、４と、ANDゲート５とで構成され
る。カウンタ１は、例えば、５ビット構成のとき、５つ
のフリップフロップ（D−FF）１a〜１eより構成され
る。このカウンタ１は、図６に示す立ち上がりカウンタ
７と同様のものであり、第１ビットのフリップフロップ
１aが基準クロックCKの立ち上がりを受けて動作し、各
フリップフロップ１a〜１eの出力Ｑから５ビットのカウ
ント出力Ａ1〜Ａ5を得る。
は、カウンタ１と、第１、第２及び第３のフリップフロ
ップ（D−FF）２、３、４と、ANDゲート５とで構成され
る。カウンタ１は、例えば、５ビット構成のとき、５つ
のフリップフロップ（D−FF）１a〜１eより構成され
る。このカウンタ１は、図６に示す立ち上がりカウンタ
７と同様のものであり、第１ビットのフリップフロップ
１aが基準クロックCKの立ち上がりを受けて動作し、各
フリップフロップ１a〜１eの出力Ｑから５ビットのカウ
ント出力Ａ1〜Ａ5を得る。
【００１６】第１のフリップフロップ２は、データ入力
Dに電源電位（Ｈレベル）を受け、クロック入力Cにカウ
ンタ１の第５ビットのカウント出力Ａ5を受ける。第２
のフリップフロップ３は、データ入力Ｄに電源電位（H
レベル）を受け、クロック入力Cに基準クロックCKの反
転クロックを受ける。更に、第２のフリップフロップ３
は、リセット入力Ｒに第１のフリップフロップ２の反転
出力＊Ｑから得られる信号C1を受ける。これにより、第
２のフリップフロップ３は、信号Ｃ1がHレベルの期間、
リセット状態に維持される。第３のフリップフロップ４
は、データ入力Ｄに電源電位（Hレベル）を受け、クロ
ック入力Cにカウンタ１の５ビットの出力Ａ1〜Ａ5のう
ち、特定の１ビット（例えば、第５ビットのカウント出
力Ａ5）を受ける。また、カウンタ１を構成するフリッ
プフロップ１a〜１eと、第１及び第３のフリップフロッ
プ２、４は、リセット入力Rにリセット信号が印加され
る。ANDゲート５は、２つの入力に、第２のフリップフ
ロップ３の反転出力＊Ｑから得られる信号Ｃ2、及び第
３のフリップフロップ４の出力Ｑから得られる信号Ｃ3
を受け、それらの論理積をタイミングパルスＴＰとして
出力する。
Dに電源電位（Ｈレベル）を受け、クロック入力Cにカウ
ンタ１の第５ビットのカウント出力Ａ5を受ける。第２
のフリップフロップ３は、データ入力Ｄに電源電位（H
レベル）を受け、クロック入力Cに基準クロックCKの反
転クロックを受ける。更に、第２のフリップフロップ３
は、リセット入力Ｒに第１のフリップフロップ２の反転
出力＊Ｑから得られる信号C1を受ける。これにより、第
２のフリップフロップ３は、信号Ｃ1がHレベルの期間、
リセット状態に維持される。第３のフリップフロップ４
は、データ入力Ｄに電源電位（Hレベル）を受け、クロ
ック入力Cにカウンタ１の５ビットの出力Ａ1〜Ａ5のう
ち、特定の１ビット（例えば、第５ビットのカウント出
力Ａ5）を受ける。また、カウンタ１を構成するフリッ
プフロップ１a〜１eと、第１及び第３のフリップフロッ
プ２、４は、リセット入力Rにリセット信号が印加され
る。ANDゲート５は、２つの入力に、第２のフリップフ
ロップ３の反転出力＊Ｑから得られる信号Ｃ2、及び第
３のフリップフロップ４の出力Ｑから得られる信号Ｃ3
を受け、それらの論理積をタイミングパルスＴＰとして
出力する。
【００１７】本発明のタイミングパルス生成回路の動作
を図２に従って説明する。まず、リセット信号RSが立ち
上げられると、カウンタ１を構成するフリップフロップ
１a〜１e、第１及び第３のフリップフロップ２、４の全
ての出力ＱがLレベルとなる。このとき、第２のフリッ
プフロップ３は、第１のフリップフロップ２の反転出力
＊Ｑから得られる信号C1（このときHレベル）により、
リセットされているため、出力ＱをLレベル（反転出力
＊ＱをHレベル）に維持する。タイミングｔ0でリセット
信号RSが立ち下げられると、カウンタ１のフリップフロ
ップ１a〜１e、第１及び第３のフリップフロップ２、４
が動作可能な状態となる。この状態で、基準クロックCK
がカウンタ１に供給されると、カウンタ１は、基準クロ
ックCKの立ち上がりでカウントアップされ、５ビットの
出力Ａ1〜Ａ5を変化させる。このカウンタ１は、タイミ
ングｔ0以降、基準クロックCKの立ち上がりを１６回カ
ウントしたタイミングｔ1において、図２(ｇ)に示すよ
うに、第５ビットの出力Ａ5を立ち上げて、Hレベルにす
る。
を図２に従って説明する。まず、リセット信号RSが立ち
上げられると、カウンタ１を構成するフリップフロップ
１a〜１e、第１及び第３のフリップフロップ２、４の全
ての出力ＱがLレベルとなる。このとき、第２のフリッ
プフロップ３は、第１のフリップフロップ２の反転出力
＊Ｑから得られる信号C1（このときHレベル）により、
リセットされているため、出力ＱをLレベル（反転出力
＊ＱをHレベル）に維持する。タイミングｔ0でリセット
信号RSが立ち下げられると、カウンタ１のフリップフロ
ップ１a〜１e、第１及び第３のフリップフロップ２、４
が動作可能な状態となる。この状態で、基準クロックCK
がカウンタ１に供給されると、カウンタ１は、基準クロ
ックCKの立ち上がりでカウントアップされ、５ビットの
出力Ａ1〜Ａ5を変化させる。このカウンタ１は、タイミ
ングｔ0以降、基準クロックCKの立ち上がりを１６回カ
ウントしたタイミングｔ1において、図２(ｇ)に示すよ
うに、第５ビットの出力Ａ5を立ち上げて、Hレベルにす
る。
【００１８】出力Ａ5が立ち上げられると、第３のフリ
ップフロップ４は、図２(ｊ)に示すように、信号Ｃ3を
立ち上げて、Hレベルにする。第１のフリップフロップ
２は、タイミングｔ1で出力Ａ5が立ち上げられると、出
力を反転し、図２(ｈ)に示すように、信号Ｃ1を立ち下
げて、Lレベルとする。これにより、第２のフリップフ
ロップ３は、タイミングｔ1で、リセットが解除され
る。この後、第２のフリップフロップ３は、基準クロッ
クCKの立ち下がり、即ち、基準クロックCKの反転クロッ
クの立ち上がりのタイミングｔ2において、電源電位（H
レベル）を取り込み、出力Ｑを立ち上げる。これによ
り、第２のフリップフロップ３の反転出力＊Ｑから得ら
れる信号C2は、図２(ｉ)に示すように、出力Ｃ1より基
準クロックの１／２周期遅れて、立ち下がり、Lレベル
となる。
ップフロップ４は、図２(ｊ)に示すように、信号Ｃ3を
立ち上げて、Hレベルにする。第１のフリップフロップ
２は、タイミングｔ1で出力Ａ5が立ち上げられると、出
力を反転し、図２(ｈ)に示すように、信号Ｃ1を立ち下
げて、Lレベルとする。これにより、第２のフリップフ
ロップ３は、タイミングｔ1で、リセットが解除され
る。この後、第２のフリップフロップ３は、基準クロッ
クCKの立ち下がり、即ち、基準クロックCKの反転クロッ
クの立ち上がりのタイミングｔ2において、電源電位（H
レベル）を取り込み、出力Ｑを立ち上げる。これによ
り、第２のフリップフロップ３の反転出力＊Ｑから得ら
れる信号C2は、図２(ｉ)に示すように、出力Ｃ1より基
準クロックの１／２周期遅れて、立ち下がり、Lレベル
となる。
【００１９】この結果、ANDゲート５は、図２(ｋ)に示
すように、信号Ｃ2及び信号Ｃ3が共にHレベルになるタ
イミングｔ1〜ｔ２の期間において、出力をHレベルとす
るタイミングパルスTPを出力する。
すように、信号Ｃ2及び信号Ｃ3が共にHレベルになるタ
イミングｔ1〜ｔ２の期間において、出力をHレベルとす
るタイミングパルスTPを出力する。
【００２０】ところで、図２(ｆ)に示すような基準クロ
ックCKの１／２周期のパルス幅のタイミングパルスTPを
得る場合、第１のフリップフロップ２と第３のフリップ
フロップ４とは、データ入力D、クロック入力C、リセッ
ト入力Rの各入力が、全て同一となるため、一方を省略
できる。即ち、カウンタ１の最終段のフリップフロップ
１eのカウント出力Ａ5を第３のフリップフロップ4のク
ロック入力Cに供給するとき、図３に示すように、第１
のフリップフロップ２の反転出力＊Ｑから信号C1を得る
と共に、第１のフリップフロップ2の出力Ｑから信号C3
得るようにすれば良い。
ックCKの１／２周期のパルス幅のタイミングパルスTPを
得る場合、第１のフリップフロップ２と第３のフリップ
フロップ４とは、データ入力D、クロック入力C、リセッ
ト入力Rの各入力が、全て同一となるため、一方を省略
できる。即ち、カウンタ１の最終段のフリップフロップ
１eのカウント出力Ａ5を第３のフリップフロップ4のク
ロック入力Cに供給するとき、図３に示すように、第１
のフリップフロップ２の反転出力＊Ｑから信号C1を得る
と共に、第１のフリップフロップ2の出力Ｑから信号C3
得るようにすれば良い。
【００２１】図４は、本発明のタイミングパルス生成回
路の第２の実施形態を示す回路図であり、図５はその動
作を示すタイミング図である。本実施形態のタイミング
パルス生成回路は、カウンタ１と第３のフリップフロッ
プ５との間にセレクタ６を設けた点に特徴を有する。そ
の他の構成は、図１に示す第１の実施形態と同一であ
る。
路の第２の実施形態を示す回路図であり、図５はその動
作を示すタイミング図である。本実施形態のタイミング
パルス生成回路は、カウンタ１と第３のフリップフロッ
プ５との間にセレクタ６を設けた点に特徴を有する。そ
の他の構成は、図１に示す第１の実施形態と同一であ
る。
【００２２】セレクタ６は、カウンタ１の５ビットの出
力Ａ1〜Ａ5のうち、任意の１つを選択して、第３のフリ
ップフロップ４のクロック入力Cに供給する。
力Ａ1〜Ａ5のうち、任意の１つを選択して、第３のフリ
ップフロップ４のクロック入力Cに供給する。
【００２３】ここで、セレクタ６が、カウンタ１を構成
する５ビットのフリップフロップＡ1〜Ａ5の内の第４ビ
ットの出力Ａ4を選択したときの回路動作を図５に従っ
て説明する。
する５ビットのフリップフロップＡ1〜Ａ5の内の第４ビ
ットの出力Ａ4を選択したときの回路動作を図５に従っ
て説明する。
【００２４】図５において、リセット信号RSによるリセ
ット動作は、図２と同一である。カウンタ１は、タイミ
ングｔ0の後、基準クロックCKの立ち上がりを８回カウ
ントしたタイミングｔ1において、図２(ｆ)に示すよう
に、出力Ａ4を立ち上げる。この出力Ａ4が立ち上げられ
ると、第３のフリップフロップ４の出力Ｑが立ち上げら
れて、図５(ｇ)に示すように、信号C３がHレベルとな
る。また、カウンタ１は、タイミングｔ0の後、基準ク
ロックCKの立ち上がりを１６回カウントしたタイミング
ｔ2において、出力Ａ5を立ち上げる。この出力Ａ5が立
ち上げられると、第１のフリップフロップ２の反転出力
＊Ｑが立ち下げられて、図５(ｈ)に示すように、信号C1
がLレベルとなる。これにより、第２のフリップフロッ
プ３は、タイミングｔ２で、リセットが解除される。タ
イミングｔ2から基準クロックCKの１／２周期遅れた基
準クロックCKの立ち下がり、即ち、基準クロックCKの反
転クロックの立ち上がりのタイミングｔ３において、第
２のフリップフロップ３は、電源電位（Hレベル）を取
り込み、図５(ｉ)に示すように、信号Ｃ2を立ち下げ
て、Lレベルにする。
ット動作は、図２と同一である。カウンタ１は、タイミ
ングｔ0の後、基準クロックCKの立ち上がりを８回カウ
ントしたタイミングｔ1において、図２(ｆ)に示すよう
に、出力Ａ4を立ち上げる。この出力Ａ4が立ち上げられ
ると、第３のフリップフロップ４の出力Ｑが立ち上げら
れて、図５(ｇ)に示すように、信号C３がHレベルとな
る。また、カウンタ１は、タイミングｔ0の後、基準ク
ロックCKの立ち上がりを１６回カウントしたタイミング
ｔ2において、出力Ａ5を立ち上げる。この出力Ａ5が立
ち上げられると、第１のフリップフロップ２の反転出力
＊Ｑが立ち下げられて、図５(ｈ)に示すように、信号C1
がLレベルとなる。これにより、第２のフリップフロッ
プ３は、タイミングｔ２で、リセットが解除される。タ
イミングｔ2から基準クロックCKの１／２周期遅れた基
準クロックCKの立ち下がり、即ち、基準クロックCKの反
転クロックの立ち上がりのタイミングｔ３において、第
２のフリップフロップ３は、電源電位（Hレベル）を取
り込み、図５(ｉ)に示すように、信号Ｃ2を立ち下げ
て、Lレベルにする。
【００２５】これにより、ANDゲート６は、第２及び第
３のフリップフロップ３、４の出力C2及びC3が共にHレ
ベルになるタイミングｔ１〜ｔ３の期間において、図５
(ｋ)に示すような出力をHレベルとするタイミングパル
スTPを出力する。
３のフリップフロップ３、４の出力C2及びC3が共にHレ
ベルになるタイミングｔ１〜ｔ３の期間において、図５
(ｋ)に示すような出力をHレベルとするタイミングパル
スTPを出力する。
【００２６】ところで、セレクタ６において、５ビット
の出力の内の２つ以上を論理合成することにより、タイ
ミングパルスTPのパルス幅を更に細かく設定することが
できる。例えば、出力Ａ3と出力Ａ4との論理積を第３の
フリップフロップ４に供給するようにすれば、カウンタ
１が、基準クロックCKの立ち上がりを１２回カウントし
た時点で、タイミングパルスTPを立ち上げることができ
る。或いは、出力Ａ2と出力Ａ3との論理積を第３のフリ
ップフロップ４に供給するようすれば、カウンタ１が、
基準クロックCKの立ち上がりを６回カウントした時点
で、タイミングパルスTPを立ち上げることができる。従
って、セレクタ６の選択動作或いは、その論理合成動作
の設定によって、任意のパルス幅のタイミングパルスを
得ることができる。
の出力の内の２つ以上を論理合成することにより、タイ
ミングパルスTPのパルス幅を更に細かく設定することが
できる。例えば、出力Ａ3と出力Ａ4との論理積を第３の
フリップフロップ４に供給するようにすれば、カウンタ
１が、基準クロックCKの立ち上がりを１２回カウントし
た時点で、タイミングパルスTPを立ち上げることができ
る。或いは、出力Ａ2と出力Ａ3との論理積を第３のフリ
ップフロップ４に供給するようすれば、カウンタ１が、
基準クロックCKの立ち上がりを６回カウントした時点
で、タイミングパルスTPを立ち上げることができる。従
って、セレクタ６の選択動作或いは、その論理合成動作
の設定によって、任意のパルス幅のタイミングパルスを
得ることができる。
【００２７】
【発明の効果】本発明によれば、タイミングパルスを得
るための２つのカウンタを、単一のカウンタにすること
ができ、回路を構成する素子数を減らすことができる。
特に、カウントするクロック数が多くなるほど、より効
果的である。従って、回路を構成する回路規模の縮小化
に有効である。
るための２つのカウンタを、単一のカウンタにすること
ができ、回路を構成する素子数を減らすことができる。
特に、カウントするクロック数が多くなるほど、より効
果的である。従って、回路を構成する回路規模の縮小化
に有効である。
【００２８】また、セレクタを用いることによって、タ
イミングパルスのパルス幅を容易に切り換えることが可
能になり、回路の応用範囲が広がる。
イミングパルスのパルス幅を容易に切り換えることが可
能になり、回路の応用範囲が広がる。
【図１】本発明のタイミングパルス生成回路の第１の実
施形態を示す回路図である。
施形態を示す回路図である。
【図２】第１の実施形態の動作を説明するタイミング図
である。
である。
【図３】第１の実施形態を簡略化したものの構成を示す
回路図。
回路図。
【図４】本発明のタイミングパルス生成回路の第２の実
施形態を示す回路図である。
施形態を示す回路図である。
【図５】第２の実施形態の動作を説明するタイミング図
である。
である。
【図６】従来のタイミングパルス生成回路の構成を示す
回路図である。
回路図である。
【図７】従来のタイミングパルス生成回路の動作を説明
するタイミング図である。
するタイミング図である。
１ カウンタ ２、３、４、９、１０ フリップフロップ ５、１１ ANDゲート ６ セレクタ
Claims (3)
- 【請求項１】 クロックをカウントして所定ビット数の
カウント出力を得るバイナリカウンタと、上記バイナリ
カウンタのカウント出力の最上位ビットをクロック入力
に受ける第１のフリップフロップと、上記第１のフリッ
プフロップの出力でリセットされて、上記クロックをク
ロック入力に受ける第２のフリップフロップと、上記バ
イナリカウンタのカウント出力の特定のビット出力をク
ロック入力に受ける第３のフリップフロップと、上記第
２及び上記第３のフリップフロップの各出力を論理合成
し、タイミングパルスを生成する論理ゲートとを備える
ことを特徴とするタイミングパルス生成回路。 - 【請求項２】 上記バイナリカウンタのカウント出力の
内の１ビットを選択して、上記第３のフリップフロップ
のクロック入力に供給するセレクタを更に備えたことを
特徴とする請求項１記載のタイミングパルス生成回路。 - 【請求項３】 クロックをカウントして所定ビット数の
カウント出力を得るバイナリカウンタと、上記バイナリ
カウンタのカウント出力の最上位ビットをクロック入力
に受ける第１のフリップフロップと、上記第１のフリッ
プフロップの出力でリセットされて、上記クロックをク
ロック入力に受ける第２のフリップフロップと、上記第
１及び上記第２のフリップフロップの各出力を論理合成
し、タイミングパルスを生成する論理ゲートとを備える
ことを特徴とするタイミングパルス生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000253818A JP3969939B2 (ja) | 2000-08-24 | 2000-08-24 | タイミングパルス生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000253818A JP3969939B2 (ja) | 2000-08-24 | 2000-08-24 | タイミングパルス生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002073202A true JP2002073202A (ja) | 2002-03-12 |
| JP3969939B2 JP3969939B2 (ja) | 2007-09-05 |
Family
ID=18742856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000253818A Expired - Fee Related JP3969939B2 (ja) | 2000-08-24 | 2000-08-24 | タイミングパルス生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3969939B2 (ja) |
-
2000
- 2000-08-24 JP JP2000253818A patent/JP3969939B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3969939B2 (ja) | 2007-09-05 |
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