JP2004040451A - Ｐｗｍ信号生成回路 - Google Patents
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Abstract
【課題】設定されたデータに基づいた所定周期におけるデューティのＰＷＭ信号を全周期に亘って忠実に生成することが可能となるＰＷＭ信号生成回路を提供する。
【解決手段】リングカウンタ５を備えたＰＷＭ信号生成回路において、リングカウンタ５上を絶えず巡回するアクティブパルスに対し、その出力の有効／無効を判断する所望のビットデータをホールドするラッチ部を、８ビットの前段レジスタ４と、その下位および上位４ビットをそれぞれラッチする、２個の後段レジスタ１２および１３とにより構成し、これら前段レジスタ４および後段レジスタ１２，１３は、リングカウンタ５に入力される超高速クロックの８倍の周期で且つそれぞれ位相の異なるクロックでデータの更新が行われる。
【選択図】 図１
【解決手段】リングカウンタ５を備えたＰＷＭ信号生成回路において、リングカウンタ５上を絶えず巡回するアクティブパルスに対し、その出力の有効／無効を判断する所望のビットデータをホールドするラッチ部を、８ビットの前段レジスタ４と、その下位および上位４ビットをそれぞれラッチする、２個の後段レジスタ１２および１３とにより構成し、これら前段レジスタ４および後段レジスタ１２，１３は、リングカウンタ５に入力される超高速クロックの８倍の周期で且つそれぞれ位相の異なるクロックでデータの更新が行われる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、設定されたデータに基づいた所定周期におけるデューティのデジタルＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）信号を出力するＰＷＭ信号生成回路に関する。
【０００２】
【従来の技術】
従来のデジタル方式のＰＷＭ信号生成回路としては、例えば、カウンタのカウント値と比較値との一致をみて、ＰＷＭ信号のレベルを変化させるといった構成のものや、ダウンカウンタに一定周期でデータをロードし、クロックが入力される都度カウント値をディクリメントし、カウント値が“０”になったところでパルスを出力し、次のデータがロードされるタイミングでパルスの出力を止め、この動作を一定周期で繰り返して、ロードデータに対応したデューティのパルスを出力するといった構成のものがある。
【０００３】
また、従来のアナログ方式のＰＷＭ信号生成回路としては、一定周期で発生する三角波と、所定のデューティデータをＤ／Ａ（ｄｉｇｉｔａｌ−ｔｏ−ａｎａｌｏｇ）変換したアナログレベル信号とを比較し、この比較結果をＰＷＭ信号として出力するといった構成のものがある。
【０００４】
上記デジタル方式のＰＷＭ信号生成回路においては、忠実なデューティのＰＷＭ信号を確保することができ、上記アナログ方式のＰＷＭ信号生成回路においては、短い周期のＰＷＭ信号を生成することができるといったメリットがあるが、その反面、上記デジタル方式のＰＷＭ信号生成回路においては、高速な周期のパルス生成システム、例えば、数１０ｎｓ周期の画像クロックの間に、設定データに対応したデューティのＰＷＭ信号を生成するシステムを構成する場合、上記同期式のカウンタに対し、パルスの最小分解能に対応した数ｎｓレベルの周期の高速クロックを入力しても、カウンタのビット間の論理ゲートの遅延時間が高速クロックの周期内に収まらず、正常なカウント動作を遂行できないので、設定データに忠実なパルスを生成することができなくなってしまう。
【０００５】
また、上記アナログ方式のＰＷＭ信号生成回路においては、ＰＷＭ信号の発生パターンが三角波に依存してしまう、具体的には、図３に示すように、所定のデータを変換したアナログレベルＡ，Ｂ，Ｃに対して、各周期におけるＰＷＭ信号の立ち上がりおよび立ち下がりタイミングがＴＡ１，ＴＡ２，ＴＢ１，ＴＢ２，ＴＣ１，ＴＣ２といったように固定値になってしまうので、パターン発生の自由度がなくなってしまう。このようなＰＷＭ信号を、例えばレーザー駆動パルスとして使用してプリントを行うと、画素の境界部分がプリントできないという不具合が生じる。図４は、具体的なプリントの様子の一例を示す図であり、同図（ａ）は、表現したい画像であり、同図（ｂ）は、図３に示したアナログＰＷＭ信号を用いて再現した画像である。すなわち、画素の境界部分がつながらず、再現性の悪い画像となってしまう。
【０００６】
こうした、デジタル方式およびアナログ方式双方のＰＷＭ信号生成回路に存在するデメリットを払拭する方式として、パルス周期を最小分解能の周期で割った個数のフリップフロップによってリングカウンタを構成し、このリングカウンタ上で、最小分解能周期の高速クロックで、最小分解能周期のパルスを巡回させ、このリングカウンタのフリップフロップの各出力を、該フリップフロップと同数のビット数を有するレジスタであって、モード信号に応じて様々なパターンを出力するレジスタの各ビットに対応させ、対応するレジスタのビットデータがパルスを有効とするレベルに設定されているフリップフロップが出力するパルスだけを最終的なパルスとして出力するという、高速周期下で様々なパルスを生成できるデジタルＰＷＭ信号生成回路が考案されている。
【０００７】
図５は、このリングカウンタを備えたＰＷＭ信号生成回路を示す電気回路図である。
【０００８】
同図において、レジスタ１は、クロック信号ＣＬＫ＿Ｌの立ち上がりでパルス幅に対応した２進数データをラッチするレジスタである。同図では、このレジスタ１のビット幅を“３”としている。
【０００９】
レジスタ２は、ＰＷＭ信号の出力パターンのバリエーションを決める信号ＭＯＤＥをラッチするレジスタで、レジスタ１と同様に、クロック信号ＣＬＫ＿Ｌの立ち上がりに同期して、信号ＭＯＤＥをラッチする。同図では、このレジスタ２のビット幅を“２”としている。
【００１０】
デコーダ３は、８ビットの出力Ｏ＿０〜Ｏ＿７を有し、レジスタ１が出力するデータを、レジスタ２が出力する信号ＭＯＤＥの値に応じて変換した、１０進数の数だけ、所定のビットにＨｉレベル（＝１）を出力する。同図では、レジスタ１の出力データ（Ｑ２，Ｑ１，Ｑ０）とデコーダ３の出力データ（Ｑ７，Ｑ６，Ｑ５，Ｑ４，Ｑ３，Ｑ２，Ｑ１，Ｑ０）が、信号ＭＯＤＥ（レジスタ２の出力）によって、以下のように対応するよう、信号設定されているとする。
【００１１】
ＭＯＤＥ＝０の時、下位ビットから順にＨｉレベルを埋めていくパターン設定となる。
【００１２】
レジスタ１出力 デコーダ３出力
（０，０，０） （０，０，０，０，０，０，０，０）
（０，０，１） （０，０，０，０，０，０，０，１）
（０，１，０） （０，０，０，０，０，０，１，１）
（０，１，１） （０，０，０，０，０，１，１，１）
（１，０，０） （０，０，０，０，１，１，１，１）
（１，０，１） （０，０，０，１，１，１，１，１）
（１，１，０） （０，０，１，１，１，１，１，１）
（１，１，１） （０，１，１，１，１，１，１，１）
ＭＯＤＥ＝１の時、上位ビットから順にＨｉレベルを埋めていくパターン設定となる。
【００１３】
レジスタ１出力 デコーダ３出力
（０，０，０） （０，０，０，０，０，０，０，０）
（０，０，１） （１，０，０，０，０，０，０，０）
（０，１，０） （１，１，０，０，０，０，０，０）
（０，１，１） （１，１，１，０，０，０，０，０）
（１，０，０） （１，１，１，１，０，０，０，０）
（１，０，１） （１，１，１，１，１，０，０，０）
（１，１，０） （１，１，１，１，１，１，０，０）
（１，１，１） （１，１，１，１，１，１，１，０）
ＭＯＤＥ＝２の時、中央ビットから順にＨｉレベルを埋めていくパターン設定となる。
【００１４】
レジスタ１出力 デコーダ３出力
（０，０，０） （０，０，０，１，０，０，０，０）
（０，０，１） （０，０，０，１，１，０，０，０）
（０，１，０） （０，０，１，１，１，０，０，０）
（０，１，１） （０，０，１，１，１，１，０，０）
（１，０，０） （０，１，１，１，１，１，０，０）
（１，０，１） （０，１，１，１，１，１，１，０）
（１，１，０） （１，１，１，１，１，１，１，０）
（１，１，１） （１，１，１，１，１，１，１，１）
ＭＯＤＥ＝３の時、１周期の間に２つ以上のパルスが発生するようにＨｉレベルが割り当てられていくパターン設定となる。
【００１５】
レジスタ１出力 デコーダ３出力
（０，０，０） （１，０，０，０，０，０，０，１）
（０，０，１） （１，１，０，０，０，０，１，１）
（０，１，０） （１，１，１，０，０，１，１，１）
（０，１，１） （０，１，０，０，０，０，１，０）
（１，０，０） （０，１，１，０，０，１，１，０）
（１，０，１） （０，１，０，１，１，０，１，０）
（１，１，０） （０，１，０，１，０，１，０，１）
（１，１，１） （１，０，１，０，１，０，１，０）
レジスタ４は、デコーダ３の出力を、クロック信号ＣＬＫ＿Ｌの立ち上がりでラッチするレジスタである。
【００１６】
カウンタ５は、８個のＤフリップフロップ（以下、「ＤＦＦ」と記す）５＿０〜５＿７からなるリングカウンタで、各ＤＦＦ５＿０〜５＿７は、クロック信号ＣＬＫ＿Ｈの立ち上がりで前段のＤＦＦの出力をラッチする。
【００１７】
ＡＮＤゲート群６は、８個の２入力ＡＮＤゲート６＿０〜６＿７からなり、各ゲート６＿０〜６＿７の一方の入力には、レジスタ４の各ビットが接続され、もう一方の入力には、リングカウンタ５の各ＤＦＦ５＿０〜５＿７の出力が接続される。
【００１８】
ＯＲゲート７は、８入力ＯＲゲートで、ＡＮＤゲート群６の全ての出力が接続され、その出力ＰＷＭＯＵＴが、ＰＷＭ信号出力となる。
【００１９】
パルス生成回路８は、トリガ入力の立ち上がりエッジを検出して、クロック信号ＣＬＫ＿Ｈの周期と同一幅の出力パルスを発生させるものである。
【００２０】
ＯＲゲート９は、２入力ＯＲゲートで、その一方の入力にはパルス生成回路８の出力が接続され、もう一方の入力には、ＤＦＦ５＿７のＱ出力が接続される。
【００２１】
ＤＦＦ１０は、クロック信号ＣＬＫ＿Ｈをもとに、クロック信号ＣＬＫ＿Ｌを生成するＤＦＦである。ＤＦＦ５＿０が、ＯＲゲート９を介して、パルス生成回路８からのパルスあるいはリングカウンタ５上を巡回するＨｉレベルを受信した時、ＤＦＦ１０は、その立ち上がりのタイミングで、電源ＶＤＤからのＨｉレベルをラッチする一方、ＤＦＦ５＿４からＨｉレベルが出力されると、ラッチされたＨｉレベルがＬｏｗレベルにリセットされる。このようにして、クロック信号ＣＬＫ＿Ｈを８分周したクロック信号ＣＬＫ＿Ｌが生成され、レジスタ１，２および４に入力される。
【００２２】
ＡＮＤゲート１１は、２入力ＡＮＤゲートで、その一方の入力にはＤＦＦ５＿６からの出力が入力され、もう一方の入力には、パルスクリア信号が入力されている。このパルスクリア信号として、任意のタイミングで、クロック信号ＣＬＫ＿Ｌの１周期以上のＬｏｗレベルのパルスをＡＮＤゲート１１に入力することにより、リングカウンタ５を巡回するＨｉレベルパルスが、ＤＦＦ５＿６から出力されるタイミングで捕らえられて、ＤＦＦ５＿７にＬｏｗレベルとして出力され、リングカウンタ５上を巡回するパルスを、リングカウンタ５上から消滅させることができる。
【００２３】
次に、このＰＷＭ信号生成回路の動作について、図６のタイミングチャートを参照しながら説明する。
【００２４】
なお、全てのレジスタおよびＤＦＦは、システムリセットによって、既にその出力がＬｏｗレベルにリセットされているものとする。また、パルスクリア信号は、Ｈｉレベルに設定されているものとする。
【００２５】
時刻ｔ１で、トリガ入力が立ち上がると、このエッジをパルス生成回路８が検出し、時刻ｔ２で、時刻ｔ２−ｔ３間で、Ｈｉレベルとなるパルスを発生する。ここで、トリガ入力に相当する信号としては、例えば、レーザー露光の基準となるビーム検知センサからの検知信号等が考えられる。
【００２６】
時刻ｔ３では、パルス生成回路８からのパルス出力がＤＦＦ５＿０でラッチされ、その出力で、ＤＦＦ１０が、電源ＶＤＤのＨｉレベルをラッチし、クロック信号ＣＬＫ＿Ｌが立ち上がる。このクロック信号ＣＬＫ＿Ｌの立ち上がりで、レジスタ４は、レジスタ１およびレジスタ２のリセット値を受けてデコーダ３が出力したデータ“０，０，０，０，０，０，０，０”をラッチする。この値がＡＮＤゲート６＿０〜６＿７の一方の入力に送信される。また、レジスタ１およびレジスタ２は、外部から送信される３ビットのデータ（＝０１１）と２ビットの信号ＭＯＤＥ（＝１）をそれぞれラッチする。
【００２７】
その後、パルスは、ＤＦＦ５＿７まで、クロック信号ＣＬＫ＿Ｈが立ち上がる都度シフトされていき、時刻ｔ４で再びＤＦＦ５＿０にラッチされる。
【００２８】
このパルスの巡回動作は、パルスクリア信号としてＬｏｗレベルが入力されるか、システムリセットがかかるまで、繰り返される。
【００２９】
このパルス発生および巡回における動作は、高速のクロック信号ＣＬＫ＿Ｈによって遂行されるが、この系のパスに存在するゲートは、パルス生成回路８とＤＦＦ５＿０間のＡＮＤゲート６＿７およびＯＲゲート９と、ＤＦＦ５＿６とＤＦＦ５＿７間のＡＮＤゲート１１だけで、ＤＦＦ間でセットアップタイムを満足できず誤動作に至ること無く、数ｎｓ周期の高速動作にも充分対応できる。
【００３０】
また、時刻ｔ３−ｔ４間での出力ＰＷＭＯＵＴは、全てのＡＮＤゲート６＿０〜６＿７の片側の入力に“０”が設定されているので、ＯＲゲート７にはＨｉレベルが入力されることは無く、終始Ｌｏｗレベルとなる。
【００３１】
時刻ｔ４−ｔ６間では、レジスタ１からのデータ（＝０１１）およびレジスタ２からの信号ＭＯＤＥ（＝１）に応じてデコーダ３が出力する“１１１０００００”をレジスタ４がラッチし、レジスタ４からの“１”が片側の入力に設定されるＡＮＤゲート６＿５，６＿６および６＿７に対応するＤＦＦ５＿５，５＿６および５＿７がパルスを出力している、時刻ｔ５−ｔ６間のみＯＲゲート７にＨｉレベルが入力され、出力ＰＷＭＯＵＴはＨｉレベルを出力する。
【００３２】
以降、レジスタ１からのデータとレジスタ２からの信号ＭＯＤＥに応じてデコーダ３が所定の変換データを出力し、レジスタ４でそのデータをラッチする動作が、クロック信号ＣＬＫ＿Ｌの周期で遂行される。
【００３３】
このシステムでは、デコーダ３によって、様々なバリエーションのパターン設定が可能なので、このＰＷＭ信号生成回路をレーザー駆動に応用すれば、図４（ａ）に示すような表現したい画像に対して、同図（ｃ）に示すような画像を得ることができる。また、図７（ａ）のような１画素中に間欠部分が存在する画像も、同図（ｂ）のように表現できる。
【００３４】
【発明が解決しようとする課題】
しかし、上記従来のリングカウンタを備えたＰＷＭ信号生成装置では、巡回するアクティブパルスがＤＦＦ５＿０にラッチされるタイミングに対して、レジスタ４でデータが更新されるタイミングが微妙に遅れるために、図８（ａ）に示すように、周期の境界で、本来つながるべきパルスがとぎれてハザードが生じるという現象となり、このパルスを、例えばレーザー駆動に応用した場合には、図８（ｂ）に示すように、つながるべき画素の境界に隙間が生じてしまい、画像再現性が損なわれる。
【００３５】
本発明は、この点に着目してなされたものであり、設定されたデータに基づいた所定周期におけるデューティのＰＷＭ信号を全周期に亘って忠実に生成することが可能となるＰＷＭ信号生成回路を提供することを目的とする。
【００３６】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載のＰＷＭ信号生成回路は、環状に接続されたＮ個のフリップフロップからなるリングカウンタであって、該Ｎ個のフリップフロップのうちの一つのフリップフロップのみがアクティブレベルを出力し、クロックが入力される都度このアクティブレベルを巡回させていくリングカウンタと、該リングカウンタのＮビットの出力のそれぞれに対応したＮビットのデータを更新し出力するデータラッチ部とを備え、前記データラッチ部のビットが、前記リングカウンタのアクティブレベルを有効とするレベルであるときに、前記リングカウンタを巡回するアクティブレベルを出力させるＰＷＭ信号生成回路において、前記巡回するアクティブレベルのラッチタイミングと前記Ｎビットのデータの更新タイミングが、前記Ｎビットのフリップフロップのそれぞれにおいて同時とならないように制御する制御部を有することを特徴とする。
【００３７】
また、上記目的を達成するため、請求項２に記載のＰＷＭ信号生成回路は、環状に接続されたＮ個のフリップフロップからなるリングカウンタであって、該Ｎ個のフリップフロップのうちの一つのフリップフロップのみがアクティブレベルを出力し、クロックが入力される都度このアクティブレベルを巡回させていくリングカウンタと、該リングカウンタのＮビットの出力のそれぞれに対応したＮビットのデータを更新し出力するデータラッチ部とを備え、前記データラッチ部のビットが、前記リングカウンタのアクティブレベルを有効とするレベルであるとき、前記リングカウンタを巡回するアクティブレベルを出力させるＰＷＭ信号生成回路において、前記データラッチ部は、Ｎビットの前段レジスタと、Ｎより小さいビットの複数個の後段レジスタとにより構成され、これら前段および後段レジスタは、前記クロックのＮ倍の周期で且つそれぞれ位相の異なるクロックでデータの更新を行うことを特徴とする。
【００３８】
さらに、請求項３に記載のＰＷＭ信号生成回路は、請求項１または２のＰＷＭ信号生成回路において、Ｍビットの２進数データを、前記リングカウンタに入力されるクロックのＮ倍の周期のクロックに同期して、更新し出力する２進データレジスタと、該２進データレジスタの出力に対応する１０進数データと同数のビットに、前記アクティブレベルを有効とするレベルを出力する２のＭ乗個の出力ビットを備えたデコーダと、該デコーダに対し、前記アクティブレベルを有効とするレベルの出力ビット位置を決めるモード信号を、前記リングカウンタに入力されるクロックのＮ倍の周期のクロックに同期して、更新し出力するモード信号レジスタとを有し、前記デコーダの２のＭ乗ビットの出力データをＮビットデータとして前記データラッチ部でラッチすることを特徴とする。
【００３９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００４０】
図１は、本発明の一実施の形態に係るＰＷＭ信号生成回路の電気回路図である。なお、同図中、前記図５と同様の要素には、同一符号を付して、その説明を省略する。
【００４１】
本実施の形態のＰＷＭ信号生成回路は、前記図５の従来のＰＷＭ信号生成回路に対して、レジスタ１２、レジスタ１３、ＤＦＦ１４およびインバータ１５を追加した点が異なっている。
【００４２】
レジスタ１２の入力ビットＤ０〜Ｄ３には、レジスタ４の出力ビットＱ０〜Ｑ３が接続され、レジスタ１３の入力ビットＤ０〜Ｄ３にはレジスタ４の出力ビットＱ４〜Ｑ７が接続される。
【００４３】
レジスタ１２の出力Ｑ０〜Ｑ３は、それぞれ、２入力ＡＮＤゲート６＿０〜６＿３の片方の入力に接続される。
【００４４】
また、レジスタ１３の出力Ｑ０〜Ｑ３は、それぞれ、２入力ＡＮＤゲート６＿４〜６＿７の片方の入力に接続される。
【００４５】
ＤＦＦ１４のクロック端子には、ＤＦＦ５＿６のＱ出力が接続され、リセット端子には、ＤＦＦ５＿２の出力が接続される。
【００４６】
レジスタ１２のクロック端子には、ＤＦＦ１４のＱ出力がそのままクロック信号ＣＬＫ＿Ｌ１として接続され、レジスタ１３のクロック端子には、インバータ１５を介して、クロック信号ＣＬＫ＿Ｌ１の逆相信号ＣＬＫ＿Ｌ２が入力される。
【００４７】
ＤＦＦ１０のクロック端子には、ＤＦＦ５＿４のＱ出力が接続され、リセット端子には、ＤＦＦ５＿０のＱ出力が接続される。
【００４８】
以上が、従来のＰＷＭ信号生成回路の構成に対する相違点である。
【００４９】
次に、本実施の形態のＰＷＭ信号生成回路の動作について、図２のタイミングチャートを参照しながら説明する。
【００５０】
なお、本実施の形態のＰＷＭ信号生成回路の全てのレジスタおよびＤＦＦは、前記従来のＰＷＭ信号生成回路の動作説明と同様に、システムリセットによって、既にその出力がＬｏｗレベルにリセットされているものとする。また、パルスクリア信号は、Ｈｉレベルに設定されているものとする。
【００５１】
時刻ｔ１で、トリガ入力が立ち上がると、クロック信号ＣＬＫ＿Ｈの立ち上がりで、このエッジをパルス生成回路８が検出し、時刻ｔ２で、時刻ｔ２−ｔ３間で、Ｈｉレベルとなるパルスを発生する。
【００５２】
時刻ｔ３では、パルス生成回路８からのパルス出力がＤＦＦ５＿０でラッチされ、その後、パルスは、クロック信号ＣＬＫ＿Ｈの立ち上がりの都度、前記従来のＰＷＭ信号生成回路と同様にリングカウンタ５を巡回していく。
【００５３】
前記従来のＰＷＭ信号生成回路との、第１の相違点は、クロック信号ＣＬＫ＿Ｌの立ち上がりが、ＤＦＦ５＿４のＱ出力に同期することである（時刻ｔ４）。クロック信号ＣＬＫ＿Ｌは、また、ＤＦＦ５＿０のＱ出力によってリセットされ（時刻ｔ６）、チャートに示すように、一定周期を保つ。
【００５４】
また、クロック信号ＣＬＫ＿Ｌ１は、ＤＦＦ５＿６およびＤＦＦ５＿２によって同様にセット（時刻ｔ５）およびリセット（時刻ｔ７）され、クロック信号ＣＬＫ＿Ｌと同周期のクロック信号となる。
【００５５】
クロック信号ＣＬＫ＿Ｌ２は、インバータ１５を介して、クロック信号ＣＬＫ＿Ｌ１と逆相のクロック信号となる。
【００５６】
時刻ｔ４のクロック信号ＣＬＫ＿Ｌの立ち上がりでは、レジスタ４が、リセット時のデコーダ３の出力“００００００００”をラッチし、時刻ｔ５のクロック信号ＣＬＫ＿Ｌ１の立ち上がりでは、レジスタ１２が、レジスタ４がホールドしている下位４ビットの“００００”をラッチし、時刻ｔ７のクロック信号ＣＬＫ＿Ｌ２の立ち上がりでは、レジスタ１３が、レジスタ４がホールドしている上位４ビットの“００００”をラッチする。
【００５７】
以後、同様の位相関係で、ラッチ動作を繰り返す。
【００５８】
そして、第１のパルス出力期間においては、ＤＦＦ５＿０〜ＤＦＦ５＿３までアクティブパルスが巡回する間、レジスタ１２では、レジスタ４の下位４ビット“１１１０”がホールドされ、ＤＦＦ５＿４〜ＤＦＦ５＿７までアクティブパルスが巡回する間、レジスタ１３では、レジスタ４の上位４ビット“１１１１”がホールドされ、第１のパルス出力期間においては、出力ＰＷＭＯＵＴは、チャートのような先頭のパルス期間だけ、Ｌレベルとなる波形となる。
【００５９】
ここで、注目すべき点は、第１と第２のパルス出力期間の境界であるが、この時刻にＤＦＦ５＿０のＱ出力にアクティブパルスがラッチされる時には、既にレジスタ１２には、第２のパルス出力期間の前半のデータであるレジスタ４の出力の下位４ビット“０１１１”がラッチされている。また、第１のパルス出力期間の後半のデータ“１１１１”も更新されずに保持されている。すなわち、前記従来のＰＷＭ信号生成回路のように、パルス出力期間の境界で、８ビット全てのデータが更新されて、ＤＦＦ５＿７からＤＦＦ５＿０にアクティブパルスがラッチされた瞬間に２入力ＡＮＤゲート６＿０のもう一方の入力のＬレベルからＨレベルへの更新が遅れて、パルス周期の境界にハザードが出るという不具合を回避できる。
【００６０】
【発明の効果】
以上説明したように、本発明によれば、リングカウンタを備えたデジタルＰＷＭ信号生成回路において、リングカウンタ上を絶えず巡回するアクティブパルスに対し、その出力の有効／無効を判断する所望のビットデータをホールドすることができ、基となるデータに対するＰＷＭ信号を良好に生成できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係るＰＷＭ信号生成回路の構成を示す電気回路図である。
【図２】図１のＰＷＭ信号生成回路の動作を示すタイミングチャートである。
【図３】三角波と比較データからＰＷＭ信号を生成する、従来のアナログ方式の原理を示す図である。
【図４】従来のアナログ方式のＰＷＭ信号生成回路および図５のＰＷＭ信号生成回路によって生成される各ＰＷＭ信号をレーザー駆動制御に適用して、表現対象とする画像を形成した結果を示す図である。
【図５】従来のＰＷＭ信号生成回路の構成を示す電気回路図である。
【図６】図５のＰＷＭ信号生成回路の動作を示すタイミングチャートである。
【図７】図５のＰＷＭ信号生成回路によって生成されるＰＷＭ信号をレーザー駆動制御に適用して、表現対象とする画像を形成した結果を示す図である。
【図８】従来のＰＷＭ信号生成回路における問題点を示す図である。
【符号の説明】
１，２，４，１２，１３ レジスタ
３ デコーダ
５ リングカウンタ
６ ＡＮＤゲート群
７，９ ＯＲゲート
８ パルス発生回路
１０，１４ Ｄフリップフロップ
１１ ＡＮＤゲート
１５ インバータ
【発明の属する技術分野】
本発明は、設定されたデータに基づいた所定周期におけるデューティのデジタルＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）信号を出力するＰＷＭ信号生成回路に関する。
【０００２】
【従来の技術】
従来のデジタル方式のＰＷＭ信号生成回路としては、例えば、カウンタのカウント値と比較値との一致をみて、ＰＷＭ信号のレベルを変化させるといった構成のものや、ダウンカウンタに一定周期でデータをロードし、クロックが入力される都度カウント値をディクリメントし、カウント値が“０”になったところでパルスを出力し、次のデータがロードされるタイミングでパルスの出力を止め、この動作を一定周期で繰り返して、ロードデータに対応したデューティのパルスを出力するといった構成のものがある。
【０００３】
また、従来のアナログ方式のＰＷＭ信号生成回路としては、一定周期で発生する三角波と、所定のデューティデータをＤ／Ａ（ｄｉｇｉｔａｌ−ｔｏ−ａｎａｌｏｇ）変換したアナログレベル信号とを比較し、この比較結果をＰＷＭ信号として出力するといった構成のものがある。
【０００４】
上記デジタル方式のＰＷＭ信号生成回路においては、忠実なデューティのＰＷＭ信号を確保することができ、上記アナログ方式のＰＷＭ信号生成回路においては、短い周期のＰＷＭ信号を生成することができるといったメリットがあるが、その反面、上記デジタル方式のＰＷＭ信号生成回路においては、高速な周期のパルス生成システム、例えば、数１０ｎｓ周期の画像クロックの間に、設定データに対応したデューティのＰＷＭ信号を生成するシステムを構成する場合、上記同期式のカウンタに対し、パルスの最小分解能に対応した数ｎｓレベルの周期の高速クロックを入力しても、カウンタのビット間の論理ゲートの遅延時間が高速クロックの周期内に収まらず、正常なカウント動作を遂行できないので、設定データに忠実なパルスを生成することができなくなってしまう。
【０００５】
また、上記アナログ方式のＰＷＭ信号生成回路においては、ＰＷＭ信号の発生パターンが三角波に依存してしまう、具体的には、図３に示すように、所定のデータを変換したアナログレベルＡ，Ｂ，Ｃに対して、各周期におけるＰＷＭ信号の立ち上がりおよび立ち下がりタイミングがＴＡ１，ＴＡ２，ＴＢ１，ＴＢ２，ＴＣ１，ＴＣ２といったように固定値になってしまうので、パターン発生の自由度がなくなってしまう。このようなＰＷＭ信号を、例えばレーザー駆動パルスとして使用してプリントを行うと、画素の境界部分がプリントできないという不具合が生じる。図４は、具体的なプリントの様子の一例を示す図であり、同図（ａ）は、表現したい画像であり、同図（ｂ）は、図３に示したアナログＰＷＭ信号を用いて再現した画像である。すなわち、画素の境界部分がつながらず、再現性の悪い画像となってしまう。
【０００６】
こうした、デジタル方式およびアナログ方式双方のＰＷＭ信号生成回路に存在するデメリットを払拭する方式として、パルス周期を最小分解能の周期で割った個数のフリップフロップによってリングカウンタを構成し、このリングカウンタ上で、最小分解能周期の高速クロックで、最小分解能周期のパルスを巡回させ、このリングカウンタのフリップフロップの各出力を、該フリップフロップと同数のビット数を有するレジスタであって、モード信号に応じて様々なパターンを出力するレジスタの各ビットに対応させ、対応するレジスタのビットデータがパルスを有効とするレベルに設定されているフリップフロップが出力するパルスだけを最終的なパルスとして出力するという、高速周期下で様々なパルスを生成できるデジタルＰＷＭ信号生成回路が考案されている。
【０００７】
図５は、このリングカウンタを備えたＰＷＭ信号生成回路を示す電気回路図である。
【０００８】
同図において、レジスタ１は、クロック信号ＣＬＫ＿Ｌの立ち上がりでパルス幅に対応した２進数データをラッチするレジスタである。同図では、このレジスタ１のビット幅を“３”としている。
【０００９】
レジスタ２は、ＰＷＭ信号の出力パターンのバリエーションを決める信号ＭＯＤＥをラッチするレジスタで、レジスタ１と同様に、クロック信号ＣＬＫ＿Ｌの立ち上がりに同期して、信号ＭＯＤＥをラッチする。同図では、このレジスタ２のビット幅を“２”としている。
【００１０】
デコーダ３は、８ビットの出力Ｏ＿０〜Ｏ＿７を有し、レジスタ１が出力するデータを、レジスタ２が出力する信号ＭＯＤＥの値に応じて変換した、１０進数の数だけ、所定のビットにＨｉレベル（＝１）を出力する。同図では、レジスタ１の出力データ（Ｑ２，Ｑ１，Ｑ０）とデコーダ３の出力データ（Ｑ７，Ｑ６，Ｑ５，Ｑ４，Ｑ３，Ｑ２，Ｑ１，Ｑ０）が、信号ＭＯＤＥ（レジスタ２の出力）によって、以下のように対応するよう、信号設定されているとする。
【００１１】
ＭＯＤＥ＝０の時、下位ビットから順にＨｉレベルを埋めていくパターン設定となる。
【００１２】
レジスタ１出力 デコーダ３出力
（０，０，０） （０，０，０，０，０，０，０，０）
（０，０，１） （０，０，０，０，０，０，０，１）
（０，１，０） （０，０，０，０，０，０，１，１）
（０，１，１） （０，０，０，０，０，１，１，１）
（１，０，０） （０，０，０，０，１，１，１，１）
（１，０，１） （０，０，０，１，１，１，１，１）
（１，１，０） （０，０，１，１，１，１，１，１）
（１，１，１） （０，１，１，１，１，１，１，１）
ＭＯＤＥ＝１の時、上位ビットから順にＨｉレベルを埋めていくパターン設定となる。
【００１３】
レジスタ１出力 デコーダ３出力
（０，０，０） （０，０，０，０，０，０，０，０）
（０，０，１） （１，０，０，０，０，０，０，０）
（０，１，０） （１，１，０，０，０，０，０，０）
（０，１，１） （１，１，１，０，０，０，０，０）
（１，０，０） （１，１，１，１，０，０，０，０）
（１，０，１） （１，１，１，１，１，０，０，０）
（１，１，０） （１，１，１，１，１，１，０，０）
（１，１，１） （１，１，１，１，１，１，１，０）
ＭＯＤＥ＝２の時、中央ビットから順にＨｉレベルを埋めていくパターン設定となる。
【００１４】
レジスタ１出力 デコーダ３出力
（０，０，０） （０，０，０，１，０，０，０，０）
（０，０，１） （０，０，０，１，１，０，０，０）
（０，１，０） （０，０，１，１，１，０，０，０）
（０，１，１） （０，０，１，１，１，１，０，０）
（１，０，０） （０，１，１，１，１，１，０，０）
（１，０，１） （０，１，１，１，１，１，１，０）
（１，１，０） （１，１，１，１，１，１，１，０）
（１，１，１） （１，１，１，１，１，１，１，１）
ＭＯＤＥ＝３の時、１周期の間に２つ以上のパルスが発生するようにＨｉレベルが割り当てられていくパターン設定となる。
【００１５】
レジスタ１出力 デコーダ３出力
（０，０，０） （１，０，０，０，０，０，０，１）
（０，０，１） （１，１，０，０，０，０，１，１）
（０，１，０） （１，１，１，０，０，１，１，１）
（０，１，１） （０，１，０，０，０，０，１，０）
（１，０，０） （０，１，１，０，０，１，１，０）
（１，０，１） （０，１，０，１，１，０，１，０）
（１，１，０） （０，１，０，１，０，１，０，１）
（１，１，１） （１，０，１，０，１，０，１，０）
レジスタ４は、デコーダ３の出力を、クロック信号ＣＬＫ＿Ｌの立ち上がりでラッチするレジスタである。
【００１６】
カウンタ５は、８個のＤフリップフロップ（以下、「ＤＦＦ」と記す）５＿０〜５＿７からなるリングカウンタで、各ＤＦＦ５＿０〜５＿７は、クロック信号ＣＬＫ＿Ｈの立ち上がりで前段のＤＦＦの出力をラッチする。
【００１７】
ＡＮＤゲート群６は、８個の２入力ＡＮＤゲート６＿０〜６＿７からなり、各ゲート６＿０〜６＿７の一方の入力には、レジスタ４の各ビットが接続され、もう一方の入力には、リングカウンタ５の各ＤＦＦ５＿０〜５＿７の出力が接続される。
【００１８】
ＯＲゲート７は、８入力ＯＲゲートで、ＡＮＤゲート群６の全ての出力が接続され、その出力ＰＷＭＯＵＴが、ＰＷＭ信号出力となる。
【００１９】
パルス生成回路８は、トリガ入力の立ち上がりエッジを検出して、クロック信号ＣＬＫ＿Ｈの周期と同一幅の出力パルスを発生させるものである。
【００２０】
ＯＲゲート９は、２入力ＯＲゲートで、その一方の入力にはパルス生成回路８の出力が接続され、もう一方の入力には、ＤＦＦ５＿７のＱ出力が接続される。
【００２１】
ＤＦＦ１０は、クロック信号ＣＬＫ＿Ｈをもとに、クロック信号ＣＬＫ＿Ｌを生成するＤＦＦである。ＤＦＦ５＿０が、ＯＲゲート９を介して、パルス生成回路８からのパルスあるいはリングカウンタ５上を巡回するＨｉレベルを受信した時、ＤＦＦ１０は、その立ち上がりのタイミングで、電源ＶＤＤからのＨｉレベルをラッチする一方、ＤＦＦ５＿４からＨｉレベルが出力されると、ラッチされたＨｉレベルがＬｏｗレベルにリセットされる。このようにして、クロック信号ＣＬＫ＿Ｈを８分周したクロック信号ＣＬＫ＿Ｌが生成され、レジスタ１，２および４に入力される。
【００２２】
ＡＮＤゲート１１は、２入力ＡＮＤゲートで、その一方の入力にはＤＦＦ５＿６からの出力が入力され、もう一方の入力には、パルスクリア信号が入力されている。このパルスクリア信号として、任意のタイミングで、クロック信号ＣＬＫ＿Ｌの１周期以上のＬｏｗレベルのパルスをＡＮＤゲート１１に入力することにより、リングカウンタ５を巡回するＨｉレベルパルスが、ＤＦＦ５＿６から出力されるタイミングで捕らえられて、ＤＦＦ５＿７にＬｏｗレベルとして出力され、リングカウンタ５上を巡回するパルスを、リングカウンタ５上から消滅させることができる。
【００２３】
次に、このＰＷＭ信号生成回路の動作について、図６のタイミングチャートを参照しながら説明する。
【００２４】
なお、全てのレジスタおよびＤＦＦは、システムリセットによって、既にその出力がＬｏｗレベルにリセットされているものとする。また、パルスクリア信号は、Ｈｉレベルに設定されているものとする。
【００２５】
時刻ｔ１で、トリガ入力が立ち上がると、このエッジをパルス生成回路８が検出し、時刻ｔ２で、時刻ｔ２−ｔ３間で、Ｈｉレベルとなるパルスを発生する。ここで、トリガ入力に相当する信号としては、例えば、レーザー露光の基準となるビーム検知センサからの検知信号等が考えられる。
【００２６】
時刻ｔ３では、パルス生成回路８からのパルス出力がＤＦＦ５＿０でラッチされ、その出力で、ＤＦＦ１０が、電源ＶＤＤのＨｉレベルをラッチし、クロック信号ＣＬＫ＿Ｌが立ち上がる。このクロック信号ＣＬＫ＿Ｌの立ち上がりで、レジスタ４は、レジスタ１およびレジスタ２のリセット値を受けてデコーダ３が出力したデータ“０，０，０，０，０，０，０，０”をラッチする。この値がＡＮＤゲート６＿０〜６＿７の一方の入力に送信される。また、レジスタ１およびレジスタ２は、外部から送信される３ビットのデータ（＝０１１）と２ビットの信号ＭＯＤＥ（＝１）をそれぞれラッチする。
【００２７】
その後、パルスは、ＤＦＦ５＿７まで、クロック信号ＣＬＫ＿Ｈが立ち上がる都度シフトされていき、時刻ｔ４で再びＤＦＦ５＿０にラッチされる。
【００２８】
このパルスの巡回動作は、パルスクリア信号としてＬｏｗレベルが入力されるか、システムリセットがかかるまで、繰り返される。
【００２９】
このパルス発生および巡回における動作は、高速のクロック信号ＣＬＫ＿Ｈによって遂行されるが、この系のパスに存在するゲートは、パルス生成回路８とＤＦＦ５＿０間のＡＮＤゲート６＿７およびＯＲゲート９と、ＤＦＦ５＿６とＤＦＦ５＿７間のＡＮＤゲート１１だけで、ＤＦＦ間でセットアップタイムを満足できず誤動作に至ること無く、数ｎｓ周期の高速動作にも充分対応できる。
【００３０】
また、時刻ｔ３−ｔ４間での出力ＰＷＭＯＵＴは、全てのＡＮＤゲート６＿０〜６＿７の片側の入力に“０”が設定されているので、ＯＲゲート７にはＨｉレベルが入力されることは無く、終始Ｌｏｗレベルとなる。
【００３１】
時刻ｔ４−ｔ６間では、レジスタ１からのデータ（＝０１１）およびレジスタ２からの信号ＭＯＤＥ（＝１）に応じてデコーダ３が出力する“１１１０００００”をレジスタ４がラッチし、レジスタ４からの“１”が片側の入力に設定されるＡＮＤゲート６＿５，６＿６および６＿７に対応するＤＦＦ５＿５，５＿６および５＿７がパルスを出力している、時刻ｔ５−ｔ６間のみＯＲゲート７にＨｉレベルが入力され、出力ＰＷＭＯＵＴはＨｉレベルを出力する。
【００３２】
以降、レジスタ１からのデータとレジスタ２からの信号ＭＯＤＥに応じてデコーダ３が所定の変換データを出力し、レジスタ４でそのデータをラッチする動作が、クロック信号ＣＬＫ＿Ｌの周期で遂行される。
【００３３】
このシステムでは、デコーダ３によって、様々なバリエーションのパターン設定が可能なので、このＰＷＭ信号生成回路をレーザー駆動に応用すれば、図４（ａ）に示すような表現したい画像に対して、同図（ｃ）に示すような画像を得ることができる。また、図７（ａ）のような１画素中に間欠部分が存在する画像も、同図（ｂ）のように表現できる。
【００３４】
【発明が解決しようとする課題】
しかし、上記従来のリングカウンタを備えたＰＷＭ信号生成装置では、巡回するアクティブパルスがＤＦＦ５＿０にラッチされるタイミングに対して、レジスタ４でデータが更新されるタイミングが微妙に遅れるために、図８（ａ）に示すように、周期の境界で、本来つながるべきパルスがとぎれてハザードが生じるという現象となり、このパルスを、例えばレーザー駆動に応用した場合には、図８（ｂ）に示すように、つながるべき画素の境界に隙間が生じてしまい、画像再現性が損なわれる。
【００３５】
本発明は、この点に着目してなされたものであり、設定されたデータに基づいた所定周期におけるデューティのＰＷＭ信号を全周期に亘って忠実に生成することが可能となるＰＷＭ信号生成回路を提供することを目的とする。
【００３６】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載のＰＷＭ信号生成回路は、環状に接続されたＮ個のフリップフロップからなるリングカウンタであって、該Ｎ個のフリップフロップのうちの一つのフリップフロップのみがアクティブレベルを出力し、クロックが入力される都度このアクティブレベルを巡回させていくリングカウンタと、該リングカウンタのＮビットの出力のそれぞれに対応したＮビットのデータを更新し出力するデータラッチ部とを備え、前記データラッチ部のビットが、前記リングカウンタのアクティブレベルを有効とするレベルであるときに、前記リングカウンタを巡回するアクティブレベルを出力させるＰＷＭ信号生成回路において、前記巡回するアクティブレベルのラッチタイミングと前記Ｎビットのデータの更新タイミングが、前記Ｎビットのフリップフロップのそれぞれにおいて同時とならないように制御する制御部を有することを特徴とする。
【００３７】
また、上記目的を達成するため、請求項２に記載のＰＷＭ信号生成回路は、環状に接続されたＮ個のフリップフロップからなるリングカウンタであって、該Ｎ個のフリップフロップのうちの一つのフリップフロップのみがアクティブレベルを出力し、クロックが入力される都度このアクティブレベルを巡回させていくリングカウンタと、該リングカウンタのＮビットの出力のそれぞれに対応したＮビットのデータを更新し出力するデータラッチ部とを備え、前記データラッチ部のビットが、前記リングカウンタのアクティブレベルを有効とするレベルであるとき、前記リングカウンタを巡回するアクティブレベルを出力させるＰＷＭ信号生成回路において、前記データラッチ部は、Ｎビットの前段レジスタと、Ｎより小さいビットの複数個の後段レジスタとにより構成され、これら前段および後段レジスタは、前記クロックのＮ倍の周期で且つそれぞれ位相の異なるクロックでデータの更新を行うことを特徴とする。
【００３８】
さらに、請求項３に記載のＰＷＭ信号生成回路は、請求項１または２のＰＷＭ信号生成回路において、Ｍビットの２進数データを、前記リングカウンタに入力されるクロックのＮ倍の周期のクロックに同期して、更新し出力する２進データレジスタと、該２進データレジスタの出力に対応する１０進数データと同数のビットに、前記アクティブレベルを有効とするレベルを出力する２のＭ乗個の出力ビットを備えたデコーダと、該デコーダに対し、前記アクティブレベルを有効とするレベルの出力ビット位置を決めるモード信号を、前記リングカウンタに入力されるクロックのＮ倍の周期のクロックに同期して、更新し出力するモード信号レジスタとを有し、前記デコーダの２のＭ乗ビットの出力データをＮビットデータとして前記データラッチ部でラッチすることを特徴とする。
【００３９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００４０】
図１は、本発明の一実施の形態に係るＰＷＭ信号生成回路の電気回路図である。なお、同図中、前記図５と同様の要素には、同一符号を付して、その説明を省略する。
【００４１】
本実施の形態のＰＷＭ信号生成回路は、前記図５の従来のＰＷＭ信号生成回路に対して、レジスタ１２、レジスタ１３、ＤＦＦ１４およびインバータ１５を追加した点が異なっている。
【００４２】
レジスタ１２の入力ビットＤ０〜Ｄ３には、レジスタ４の出力ビットＱ０〜Ｑ３が接続され、レジスタ１３の入力ビットＤ０〜Ｄ３にはレジスタ４の出力ビットＱ４〜Ｑ７が接続される。
【００４３】
レジスタ１２の出力Ｑ０〜Ｑ３は、それぞれ、２入力ＡＮＤゲート６＿０〜６＿３の片方の入力に接続される。
【００４４】
また、レジスタ１３の出力Ｑ０〜Ｑ３は、それぞれ、２入力ＡＮＤゲート６＿４〜６＿７の片方の入力に接続される。
【００４５】
ＤＦＦ１４のクロック端子には、ＤＦＦ５＿６のＱ出力が接続され、リセット端子には、ＤＦＦ５＿２の出力が接続される。
【００４６】
レジスタ１２のクロック端子には、ＤＦＦ１４のＱ出力がそのままクロック信号ＣＬＫ＿Ｌ１として接続され、レジスタ１３のクロック端子には、インバータ１５を介して、クロック信号ＣＬＫ＿Ｌ１の逆相信号ＣＬＫ＿Ｌ２が入力される。
【００４７】
ＤＦＦ１０のクロック端子には、ＤＦＦ５＿４のＱ出力が接続され、リセット端子には、ＤＦＦ５＿０のＱ出力が接続される。
【００４８】
以上が、従来のＰＷＭ信号生成回路の構成に対する相違点である。
【００４９】
次に、本実施の形態のＰＷＭ信号生成回路の動作について、図２のタイミングチャートを参照しながら説明する。
【００５０】
なお、本実施の形態のＰＷＭ信号生成回路の全てのレジスタおよびＤＦＦは、前記従来のＰＷＭ信号生成回路の動作説明と同様に、システムリセットによって、既にその出力がＬｏｗレベルにリセットされているものとする。また、パルスクリア信号は、Ｈｉレベルに設定されているものとする。
【００５１】
時刻ｔ１で、トリガ入力が立ち上がると、クロック信号ＣＬＫ＿Ｈの立ち上がりで、このエッジをパルス生成回路８が検出し、時刻ｔ２で、時刻ｔ２−ｔ３間で、Ｈｉレベルとなるパルスを発生する。
【００５２】
時刻ｔ３では、パルス生成回路８からのパルス出力がＤＦＦ５＿０でラッチされ、その後、パルスは、クロック信号ＣＬＫ＿Ｈの立ち上がりの都度、前記従来のＰＷＭ信号生成回路と同様にリングカウンタ５を巡回していく。
【００５３】
前記従来のＰＷＭ信号生成回路との、第１の相違点は、クロック信号ＣＬＫ＿Ｌの立ち上がりが、ＤＦＦ５＿４のＱ出力に同期することである（時刻ｔ４）。クロック信号ＣＬＫ＿Ｌは、また、ＤＦＦ５＿０のＱ出力によってリセットされ（時刻ｔ６）、チャートに示すように、一定周期を保つ。
【００５４】
また、クロック信号ＣＬＫ＿Ｌ１は、ＤＦＦ５＿６およびＤＦＦ５＿２によって同様にセット（時刻ｔ５）およびリセット（時刻ｔ７）され、クロック信号ＣＬＫ＿Ｌと同周期のクロック信号となる。
【００５５】
クロック信号ＣＬＫ＿Ｌ２は、インバータ１５を介して、クロック信号ＣＬＫ＿Ｌ１と逆相のクロック信号となる。
【００５６】
時刻ｔ４のクロック信号ＣＬＫ＿Ｌの立ち上がりでは、レジスタ４が、リセット時のデコーダ３の出力“００００００００”をラッチし、時刻ｔ５のクロック信号ＣＬＫ＿Ｌ１の立ち上がりでは、レジスタ１２が、レジスタ４がホールドしている下位４ビットの“００００”をラッチし、時刻ｔ７のクロック信号ＣＬＫ＿Ｌ２の立ち上がりでは、レジスタ１３が、レジスタ４がホールドしている上位４ビットの“００００”をラッチする。
【００５７】
以後、同様の位相関係で、ラッチ動作を繰り返す。
【００５８】
そして、第１のパルス出力期間においては、ＤＦＦ５＿０〜ＤＦＦ５＿３までアクティブパルスが巡回する間、レジスタ１２では、レジスタ４の下位４ビット“１１１０”がホールドされ、ＤＦＦ５＿４〜ＤＦＦ５＿７までアクティブパルスが巡回する間、レジスタ１３では、レジスタ４の上位４ビット“１１１１”がホールドされ、第１のパルス出力期間においては、出力ＰＷＭＯＵＴは、チャートのような先頭のパルス期間だけ、Ｌレベルとなる波形となる。
【００５９】
ここで、注目すべき点は、第１と第２のパルス出力期間の境界であるが、この時刻にＤＦＦ５＿０のＱ出力にアクティブパルスがラッチされる時には、既にレジスタ１２には、第２のパルス出力期間の前半のデータであるレジスタ４の出力の下位４ビット“０１１１”がラッチされている。また、第１のパルス出力期間の後半のデータ“１１１１”も更新されずに保持されている。すなわち、前記従来のＰＷＭ信号生成回路のように、パルス出力期間の境界で、８ビット全てのデータが更新されて、ＤＦＦ５＿７からＤＦＦ５＿０にアクティブパルスがラッチされた瞬間に２入力ＡＮＤゲート６＿０のもう一方の入力のＬレベルからＨレベルへの更新が遅れて、パルス周期の境界にハザードが出るという不具合を回避できる。
【００６０】
【発明の効果】
以上説明したように、本発明によれば、リングカウンタを備えたデジタルＰＷＭ信号生成回路において、リングカウンタ上を絶えず巡回するアクティブパルスに対し、その出力の有効／無効を判断する所望のビットデータをホールドすることができ、基となるデータに対するＰＷＭ信号を良好に生成できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係るＰＷＭ信号生成回路の構成を示す電気回路図である。
【図２】図１のＰＷＭ信号生成回路の動作を示すタイミングチャートである。
【図３】三角波と比較データからＰＷＭ信号を生成する、従来のアナログ方式の原理を示す図である。
【図４】従来のアナログ方式のＰＷＭ信号生成回路および図５のＰＷＭ信号生成回路によって生成される各ＰＷＭ信号をレーザー駆動制御に適用して、表現対象とする画像を形成した結果を示す図である。
【図５】従来のＰＷＭ信号生成回路の構成を示す電気回路図である。
【図６】図５のＰＷＭ信号生成回路の動作を示すタイミングチャートである。
【図７】図５のＰＷＭ信号生成回路によって生成されるＰＷＭ信号をレーザー駆動制御に適用して、表現対象とする画像を形成した結果を示す図である。
【図８】従来のＰＷＭ信号生成回路における問題点を示す図である。
【符号の説明】
１，２，４，１２，１３ レジスタ
３ デコーダ
５ リングカウンタ
６ ＡＮＤゲート群
７，９ ＯＲゲート
８ パルス発生回路
１０，１４ Ｄフリップフロップ
１１ ＡＮＤゲート
１５ インバータ
Claims (3)
- 環状に接続されたＮ個のフリップフロップからなるリングカウンタであって、該Ｎ個のフリップフロップのうちの一つのフリップフロップのみがアクティブレベルを出力し、クロックが入力される都度このアクティブレベルを巡回させていくリングカウンタと、
該リングカウンタのＮビットの出力のそれぞれに対応したＮビットのデータを更新し出力するデータラッチ部と
を備え、
前記データラッチ部のビットが、前記リングカウンタのアクティブレベルを有効とするレベルであるときに、前記リングカウンタを巡回するアクティブレベルを出力させるＰＷＭ信号生成回路において、
前記巡回するアクティブレベルのラッチタイミングと前記Ｎビットのデータの更新タイミングが、前記Ｎビットのフリップフロップのそれぞれにおいて同時とならないように制御する制御部を有することを特徴とするＰＷＭ信号生成回路。 - 環状に接続されたＮ個のフリップフロップからなるリングカウンタであって、該Ｎ個のフリップフロップのうちの一つのフリップフロップのみがアクティブレベルを出力し、クロックが入力される都度このアクティブレベルを巡回させていくリングカウンタと、
該リングカウンタのＮビットの出力のそれぞれに対応したＮビットのデータを更新し出力するデータラッチ部と
を備え、
前記データラッチ部のビットが、前記リングカウンタのアクティブレベルを有効とするレベルであるとき、前記リングカウンタを巡回するアクティブレベルを出力させるＰＷＭ信号生成回路において、
前記データラッチ部は、Ｎビットの前段レジスタと、Ｎより小さいビットの複数個の後段レジスタとにより構成され、これら前段および後段レジスタは、前記クロックのＮ倍の周期で且つそれぞれ位相の異なるクロックでデータの更新を行うことを特徴とするＰＷＭ信号生成回路。 - Ｍビットの２進数データを、前記リングカウンタに入力されるクロックのＮ倍の周期のクロックに同期して、更新し出力する２進データレジスタと、
該２進データレジスタの出力に対応する１０進数データと同数のビットに、前記アクティブレベルを有効とするレベルを出力する２のＭ乗個の出力ビットを備えたデコーダと、
該デコーダに対し、前記アクティブレベルを有効とするレベルの出力ビット位置を決めるモード信号を、前記リングカウンタに入力されるクロックのＮ倍の周期のクロックに同期して、更新し出力するモード信号レジスタと
を有し、
前記デコーダの２のＭ乗ビットの出力データをＮビットデータとして前記データラッチ部でラッチすることを特徴とする請求項１または２に記載のＰＷＭ信号生成回路。
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