JP2008061222A - パルス幅変調信号生成システム - Google Patents
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Abstract
【解決手段】入力データを用いて、入力パルスの一部の幅を有する出力パルスを生成する。幾つかの実施形態において、入力データと、特定の周波数のパルスを有する入力信号とを受け付ける。また、幾つかの実施形態において、位相ロックループを用いて、入力信号の周波数より高い周波数の複数の信号を生成する。これら複数の信号の各々は、他の信号から特定の位相分オフセットされている。また、幾つかの実施形態において、入力データをこれらの複数の信号の各々に同期させる。これら複数の信号間の位相差を利用して、入力データの関数として入力パルスの一部の幅を有する出力パルスを生成する。
【選択図】図2
Description
データ同期回路211〜213、215のタイミング図は、位相シフトクロック及び対応する同期ピクセルデータが、異なる位相でオフセットされていることを除けば、図3bに示したものと類似する。よって、例えば、同期ピクセルデータ213aは90°オフセットされ、同期ピクセルデータ215aは270°オフセットされる。同期ピクセルデータ211a及び212aは0°のオフセットを有し、同期ピクセルデータ211a及び212aが、90°、180°、270°の領域のピクセルデータと等しい量だけ遅延されるように、類似したデータ同期回路に入力可能である。
本実施形態において、論理ゲート230はANDゲートであり、値0×Aに対して出力222a、223a、225aはhighにとどまっているので、中間PWM出力601aが論理値highとしてとどまっている限り、PWMモジュール107の出力230aは論理値highを生成する。本実施形態において、入力ピクセルデータの値が0×Aである場合、1ピクセルクロックパルスの10/16の間、中間出力601aはhighにとどまる。従って、出力230aは、ピクセルクロック201の10/16のパルス幅を有する信号を生成する。出力信号のパルス幅解像度は、特定構造において可能な最小のパルス間隔に等しい。従って、本実施形態のパルス幅解像度は、基本ピクセルクロックの1/16のパルス幅に等しい。更に、このパルス幅解像度に対応する周波数は、ピクセルクロックの周波数の16倍である。なお、パルス幅解像度に対応する周波数が、ピクセルクロックの周波数の16倍よりも大きい場合又は小さい場合の他の実施形態を、当業者は理解できるであろう。
Claims (22)
- 入力データを受信する装置において、
第1周波数を有する第1クロック信号を受信し、前記第1周波数よりも高い第2周波数を有する複数の位相の異なる第2クロック信号を生成するクロック生成部と、
前記複数の位相の異なる第2クロック信号うちの1つ以上を用いて、前記入力データの関数としてパルス幅変調信号を生成するパルス幅変調信号生成部と、
を備える装置。 - 前記クロック生成部は位相ロックループを備える請求項1に記載の装置。
- 前記パルス幅変調信号生成部により生成されるパルス幅変調信号は、前記第1周波数の整数倍である第3周波数に等しいパルス幅解像度を有する請求項1に記載の装置。
- 前記第2周波数を前記第1周波数の倍数として示す整数をNとし、前記複数の位相の異なる第2クロック信号うちの何れか一つのパルスの数をMとしたとき、前記第3周波数は前記第1周波数のN×M倍である請求項3に記載の装置。
- 入力データを受信する装置において、
複数の位相の異なるクロック信号のうちの一つと前記入力データとを受信し、その入力クロック信号に同期した第1パルス幅変調信号を生成する複数のパルス幅変調回路と、
前記第1パルス幅変調信号を入力として受信し、前記入力データの関数であるパルス幅を有する第2パルス幅変調信号を出力する論理回路と、
を備える装置。 - 前記複数の位相の異なるクロック信号は前記入力データの関数である請求項5に記載の装置。
- 前記複数のパルス幅変調回路は、
前記入力データと、前記複数の位相の異なるクロック信号のうちの一つとを受信し、前記入力データのプライマリクロックドメインに対応する第1パルス幅変調信号を生成する第1パルス幅変調回路と、
前記複数の位相の異なるクロック信号の各々に対応し、前記入力データの関数として第1パルス幅変調信号を生成する1以上の第2パルス幅変調回路と、
を備える請求項5に記載の装置。 - 前記論理回路は、前記第1パルス幅変調回路及び前記1以上の第2パルス幅変調回路によって生成した第1パルス幅変調信号の論理結合を出力するAND回路を備える請求項5に記載の装置。
- 前記入力データと、前記複数の位相の異なるクロック信号のうちの少なくとも一つとを受信し、当該複数の位相の異なるクロック信号のうちの一つと同期した前記入力データを出力することができる同期化回路を更に有する前記複数のパルス幅変調回路のうちの少なくとも一つを更に備える請求項5に記載の装置。
- 複数の同期化回路を更に備え、
前記複数の同期化回路の各々は、前記複数のパルス幅変調回路のうち、それぞれ異なる回路に接続され、前記複数の位相の異なるクロック信号のうち、それぞれ異なる信号に接続される請求項9に記載の装置。 - 第1周波数を有する第1クロック信号を受信し、前記第1周波数よりも高い第2周波数を有し互いに位相の異なる複数の第2クロック信号を生成するクロック生成部を更に備え、
前記複数の第2クロック信号は前記複数のパルス幅変調回路によって受信される請求項5に記載の装置。 - 前記クロック生成部は位相ロックループ回路を含む請求項11に記載の装置。
- 前記第2パルス幅変調信号は、前記第1周波数の整数倍である第3周波数に等しいパルス幅解像度を有する請求項11に記載の装置。
- 前記第2周波数を前記第1周波数の倍数として示す整数をNとし、互いに位相の異なる前記複数の第2クロック信号うちの何れか一つのパルスの数をMとしたとき、前記第3周波数は前記第1周波数のN×M倍である請求項13に記載の装置。
- 入力データを受信するシステムにおいて、
第1周波数を有する第1クロック信号を受信し、前記第1周波数よりも高い第2周波数を有する複数の位相の異なる第2クロック信号を生成するクロック生成部と、
前記複数の位相の異なる第2クロック信号うちの1つ以上を用いて、前記入力データの関数としてパルス幅変調信号を生成するパルス幅変調信号生成部と、
を備えるシステム。 - 前記クロック生成部は位相ロックループを備える請求項15に記載のシステム。
- 前記パルス幅変調信号生成部により生成されるパルス幅変調信号は、前記第1周波数の整数倍である第3周波数に等しいパルス幅解像度を有する請求項15に記載のシステム。
- 前記第2周波数を前記第1周波数の倍数として示す整数をNとし、前記複数の位相の異なる第2クロック信号うちの何れか一つのパルスの数をMとしたとき、前記第3周波数は前記第1周波数のN×M倍である請求項17に記載のシステム。
- 入力データを受信する方法において、
第1周波数を有する第1クロック信号を受信し、前記第1周波数よりも高い第2周波数を有する複数の位相の異なる第2クロック信号を生成し、
前記複数の位相の異なる第2クロック信号うちの1つ以上を用いて、前記入力データの関数としてパルス幅変調信号を生成する方法。 - 複数の位相の異なる第2クロック信号の生成は、位相ロックループを用いて実行される請求項19に記載の方法。
- 前記生成されたパルス幅変調信号は、前記第1周波数の整数倍である第3周波数に等しいパルス幅解像度を有する請求項19に記載の方法。
- 前記第2周波数を前記第1周波数の倍数として示す整数をNとし、前記複数の位相の異なる第2クロック信号うちの何れか一つのパルスの数をMとしたとき、前記第3周波数は前記第1周波数のN×M倍である請求項21に記載の方法。
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