JP2003103831A

JP2003103831A - パルス変調信号生成回路、半導体レーザ変調装置、光学走査装置及び画像形成装置

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Publication number: JP2003103831A
Application number: JP2001304020A
Authority: JP
Inventors: Masaaki Ishida; 雅章石田; Yasuhiro Nihei; 靖厚二瓶
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2001-09-28
Filing date: 2001-09-28
Publication date: 2003-04-09
Anticipated expiration: 2021-09-28
Also published as: JP3515087B2

Abstract

(57)【要約】【課題】簡単な構成で所望パターンのパルス変調信号
を任意に生成し、動作速度が高い場合でも、画像のきめ
細かな高階調性を実現する。【解決手段】パルス変調信号生成回路１０は、高周波
クロックを生成する高周波クロック生成手段１１と、画
像データを入力し、該画像データにより所望ビットパタ
ーンを表す変調データを生成する変調データ生成手段１
２と、前記変調データを入力し、該変調データを前記高
周波クロックに基づいてシリアルパルス列に変換し、パ
ルス変調信号ＰＭを出力するシリアル変調信号生成手段
１３とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、レーザプリンタ、
ＬＥＤプリンタ、光デイスク装置、デジタル複写機、光
通信装置等において、光源の光出力を変調する場合に最
適なパルス変調信号生成回路、それを備えた半導体レー
ザ変調装置、光学走査装置並びに画像形成装置に関す
る。

【０００２】

【従来技術】従来、光源の光出力を変調する方式として
は、光の量自体を変調するパワー変調方式、光の点灯時
間を変調するパルス幅変調方式、及びその両者を組み合
わせたパワー・パルス幅混合変調方式などがある。その
中でも、パルス幅変調方式は一般的であり、各パルス発
生周期に対応した三角波もしくはのこぎり波を発生し、
それぞれをコンパレータを用いてアナログビデオ信号と
比較する事でパルス幅変調信号を生成する方式や、高周
波クロックを生成し、デジタル的にそのクロックを分周
する事で遅延パルスを生成しその論理和または論理積で
パルス幅変調信号を生成する方式などが提案されてい
る。

【０００３】

【発明が解決しようとする課題】近年、レーザプリン
タ、デジタル複写機、その他、画像形成装置においては
動作速度のさらなる高速化が望まれている。しかしなが
ら、上記三角波もしくはのこぎり波を用いる場合には、
三角波もしくはのこぎり波の直線性・再現性と動作速度
の高速化が両立せず、また、高周波クロックをデジタル
的に分周して用いる分周回路の場合には、最高動作周波
数はデバイスに依存し、画像の階調性と動作速度の高速
化が両立しない問題があった。例えば、画素クロックが
５０ＭＨｚにおいて２５６値変調をパルス幅で行おうと
すれば、三角波もしくはのこぎり波においては２０ｎＳ
の周期において良好な直線性及びスイングを有する事は
困難であり、またデジタル分周回路の場合には５０ＭＨ
ｚ×２５６＝１２．８ＧＨｚのクロックを有する構成を
実現する事も困難である。

【０００４】本発明の目的は、簡単な構成で所望パター
ンのパルス変調信号を任意に生成可能として、例えば、
動作速度が高い場合でも、画像のきめ細かな高階調性を
実現できるパルス変調信号生成回路、それを適用した半
導体レーザ変調装置、光学走査装置並びに画像形成装置
を提供することにある。

【０００５】

【課題を解決するための手段】本発明のパルス変調信号
生成回路は、クロック（高周波クロック）を生成する高
周波クロック生成手段と、所望ビットパターンを表す変
調データを入力し、該変調データを前記高周波クロック
に基づいてシリアルパルス列に変換し、パルス変調信号
を出力するシリアル変調信号生成手段を備えることを主
要な特徴とする。

【０００６】また、本発明のパルス変調信号生成回路
は、画像データを入力し、該画像データにより所望ビッ
トパターンの変調データを生成して前記シリアル変調信
号生成手段に与える変調データ生成手段を備えることを
特徴とする。

【０００７】シリアル変調信号生成手段は、例えばシフ
トレジスタで容易に実現できる。また、変調データ生成
手段は、例えば、メモリ構成のルックアップテーブルで
容易に実現できる。さらに、変調データ生成手段は、ハ
ードロジックのデコーダでも構成可能である。

【０００８】本発明によれば、パルスパターンを生成す
る複雑な構成等が必要なく、極めて簡単な構成で動作速
度が速い場合でも画像の高階調性を実現できるパルス変
調信号生成回路を提供できる。また、これを画像形成装
置に適用することにより、例えば、１ドットまたは１画
素を決定する周期性の画素クロックを用いること無し
に、自在の時間幅で画像を形成することが可能となる。
また、パルス変調部と高周波クロック生成部とを同一チ
ップの集積回路とすることにより、小型・ローコスト・
省電力の半導体レーザ変調装置、光学走査装置や画像形
成装置を提供できる。

【０００９】

【発明の実施の形態】図１に本発明に係るパルス変調信
号生成回路の基本概念図を示す。図１において、パルス
変調信号生成回路１０は高周波クロック生成部１１と変
調データ生成部１２とシリアル変調信号生成部１３とか
ら構成されている。高周波クロック生成部１１では、一
般に画像形成装置で必要とする画素クロックという１ド
ットを表す基本的周期よりも格段に短い高速な高周波ク
ロックＶＣＬＫを生成する。変調データ生成部１２は、
図示しない画像処理ユニット等の外部から与えられた画
像データに基づいて所望ビットパターン（パルスパター
ン）を表す変調データを生成する。シリアル変調信号生
成部１３は、変調データ生成部１２から出力される変調
データを入力して、それを高周波クロックＶＣＬＫに基
づいてシリアルなパルスパターン列（パルス列）に変換
し、パルス変調信号ＰＭとして出力する。なお、例えば
外部からの変調データを直接シリアル変調信号生成部１
３へ入力するようにすれば、変調データ生成部１２を省
略することができる。

【００１０】本パルス変調信号生成回路１０の最大の特
徴は、シリアル変調信号生成部１３に変調データを入力
し、画素クロックより格段に高速な高周波クロックに基
づき、変調データのビットパターンに対応するパルス列
をシリアルに出力してパルス変調信号ＰＭを生成するこ
とにある。後述するように、シリアル変調信号生成部１
３には例えばシフトレジスタを利用すればよい。このた
め、従来のパルス変調信号を生成するための複雑な構成
等は必要なく、簡単な構成で高速な動作が可変なパルス
変調信号生成回路を実現することができる。

【００１１】図２に本発明によるパルス出力イメージの
概念図を示す。ここでは、判りやすいように１ドットに
相当するパルス列を出力するイメージを表している。図
２のように、例えば１ドットを８個のパルスで構成する
場合に、パルス列をシリアルに順次出力することが可能
であるので、８個のパルスそれぞれをＯＮ（例えば
黒）、ＯＦＦ（例えば白）に任意に設定することによ
り、１ドット中の所望の位置に所望のパルスを出力する
事が可能である。無論、本発明は１ドット幅に限らない
とは云うまでもない。

【００１２】図３乃至図５はそれぞれ、例えば１ドット
を８個のパルスで構成する場合に、従来のパルス幅変調
回路を用いて生成されるパルスの例を示したものであ
る。ここで、図３は右からパルスを形成する例、図４は
左からパルスを形成する例、図５は中からパルスを形成
する例を表している。このように、従来では所望の位置
に所望のパルスを出力することは、事実上できなかっ
た。仮に出来たとしても複雑な構成を必要とした。

【００１３】図６に、本発明によるパルス出力イメージ
の具体例を示す。ここでは、パルス数が増えると煩雑に
なるので、４ビットすなわち４パルスＰ１〜Ｐ４で１ド
ットを構成するパルス出力例を示す。図６に示す様に、
本発明では１ドットの任意の位置にパルスを出力可能で
あるので、４パルスＰ１〜Ｐ４の場合、２^４＝１６通り
のパターンのパルス列の出力が可能である。同様に、５
パルスの場合は２^５＝３２通り、６パルスの場合は２^６
＝６４通り、…の出力が可能である。このような任意パ
ターンのパルス列は、例えば、ルックアップテーブル
（ＬＵＴ）を使用することで容易に生成可能である。

【００１４】図７に、図１の変調データ生成部１２にＬ
ＵＴを使用した場合の一実施例を示す。図７は、６図に
示す４ビットすなわち４パルスＰ１〜Ｐ４の１６通りの
ビットパターンをルックアップテーブル（ＬＵＴ）１２
２０に記憶した場合の構成例を示したものである。図７
において、ＬＵＴ１２２０は横方向に４ビット、縦方向
に１６列の合計６４ビットで構成され、それぞれアドレ
スが００００から１１１１まで１６個与えられている。
従って、画像データをアドレスデータとして入力するこ
とにより、所望パターンのビット列（パルス列）Ｐ１〜
Ｐ４を変調データとして出力することが可能である。ま
た、図６を見れば判るように、画像データが００００と
「１１１１」は出力が反転し、同様に、画像データ「０
００１」と「１１１０」は出力が反転していることを利
用して、ある画像データビットを反転信号とすると、Ｌ
ＵＴ１２２０は１６列必要ではなく８列で十分である。
このように、データ反転信号を用いることにより、メモ
リを半分に節約する構成が可能となり、小型化、ローコ
スト化が可能な構成となる。

【００１５】ここで、ＬＵＴは、ＲＯＭ、ＤＲＡＭ、Ｓ
ＲＡＭ等どのようなメモリを用いて構成しても良く、例
えば、ＤＲＡＭを用いて構成する場合には、本発明をＡ
ＳＩＣ化する際に小型化できる特徴があり、ＳＲＡＭを
用いて構成する場合にはＡＳＩＣである無しにかかわら
ず高速化できる特徴があり、要求に応じて選択すればよ
い。

【００１６】図１の変調データ生成部１２は、必ずしも
上記したようなＬＵＴで構成する必要はなく、例えば論
理ゲートアレイのデコーダで構成することも可能であ
る。図８に、図１の変調データ生成部１２をデコーダで
構成する場合の概念図を示す。図８では、３ビットの画
像データに対し、４ビットすなわち４パルスＰ１〜Ｐ４
の８通りのパルス列を出力するイメージを表している。
これは、画像データがＤ｛２，１，０｝で与えられると
仮定すると、Ｐ１＝Ｄ２Ｐ２＝Ｄ２Ｂ・Ｄ１・Ｄ０＋Ｄ２・Ｄ１Ｂ＋Ｄ２・Ｄ１
・Ｄ０ＢＰ３＝Ｄ２Ｂ・Ｄ１＋Ｄ２・Ｄ１ＢＰ４＝Ｄ２Ｂ・Ｄ１Ｂ・Ｄ０＋Ｄ２Ｂ・Ｄ１・Ｄ２・Ｄ
１Ｂ・Ｄ０Ｂ（Ｄ０Ｂ，Ｄ１Ｂ，Ｄ２ＢはそれぞれＤ
０，Ｄ１，Ｄ２の反転を表す）と論理を構成することで可能である。この論理はＡＮ
Ｄ、ＯＲ等の論理積・論理和ゲートの組み合わせで実現
でき、前述のＬＵＴでなくても構成可能である。

【００１７】図１のシリアル変調信号生成部１３は、上
述のようなＬＵＴやデコーダ等で構成された変調データ
生成部１２から出力される変調データを入力し、それを
シリアルなパルス列に変換するものである。図９に、シ
リアル変調信号生成部１３の１構成例を示す。図９は、
シリアル変調信号生成部１３をシフトレジスタを用いて
構成したものである。図９の場合、シフトレジスタ１３
１は、４個のフリップフロップ（ＦＦ）若しくはラッチ
１３１０により構成されており、変調データＰ１〜Ｐ４
を並列に入力（ロード）し、高周波クロックに従い、シ
リアルに該パルス列を出力してパルス変調信号ＰＭを得
る。

【００１８】図１０、図１１にシリアル変調信号生成部
１３に用いるシフトレジスタの具体的な構成例を示す。
図１０では、セットリセット型ＦＦ１３２０を用いて、
シフトレジスタを構成しており、データのロードは、セ
ット若しくはリセットを設定する事により行う。図１１
は、ＦＦ１３３２とマルチプレクサ（ＭＵＸ）１３３１
を用いた構成例を示しており、ＬＯＡＤ信号に従いＭＵ
Ｘ１３３１にてデータを次のＦＦ１３３２にシフトする
か設定（データのロード）をするか、を決定する。

【００１９】図１２に、図１のパルス変調信号生成回路
１０の一実施例の全体的構成例を示す。この構成を１チ
ップのＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉ
ｆｉｃＩＣ：用途特定ＩＣ）とすることにより、省エ
ネルギー、小型、ローコストのパルス幅生成回路を実現
することができる。

【００２０】図１２において、高周波クロック生成部１
１は位相比較器１１１、ループフィルタ１１２、電圧制
御発振器（ＶＣＯ）１１３、分周器１１４から構成され
る。これは所謂ＰＬＬ回路であり、基準となるレフアレ
ンスクロック（例えば画素クロック）ＲＥＦＣＬＫに位
相調整され、且つ、該クロックＲＥＦＣＬＫの周波数に
対してＮ逓倍された高速の高周波クロックＶＣＬＫを生
成することが可能である。このＶＣＬＫは、例えばデュ
ーティーが略５０％である。なお、高周波クロック生成
部１０は、ＰＬＬ回路に限らず高周波クロックを生成で
きればどのような構成のものでもよく、例えばデジタル
周波数シンセサイザ等を用いて高周波クロックを生成し
てもよい。また、高周波クロック生成部１１では、後述
するように、必要によっては多相クロックを生成するよ
うにする。

【００２１】変調データ生成部１２はレジスタ１２１、
ＬＵＴ１２２、デコーダ１２３、選択回路１２４等から
構成される。外部から入力される画像データはレジスタ
１２１にラッチされ、ロード信号ＬＯＡＤのタイミング
で、ここではＬＵＴ１２２とデコーダ１２３の両方に入
力される。ＬＵＴ１２２とデコーダ１２３では、それぞ
れ独立に画像データを所望のビットパターン（パルスパ
ターン）の変調データに変換する。選択回路１２４は、
モード選択信号により、ＬＵＴ１２２から出力される変
調データとデコーダ１２３から出力される変調データの
どちらかを選択してシリアル変調信号生成部１３へ出力
する。

【００２２】このように、モード選択信号によりＬＵＴ
１２２とデコーダ１２３を使い分けることにより、より
自由度が大きく、画像データに対して、多様な変調デー
タの生成が可能になる。勿論、ＬＵＴ１２２とデコーダ
１２３のいずれか一方のみの構成としてもよい。

【００２３】また、ＬＵＴ１２２には、図７で説明した
ように、データ反転信号を入力する構成とすると、ＬＵ
Ｔのメモリを小型に構成する事が可能である。また、Ｌ
ＵＴを複数個持ち、高解像モード信号を用いて、複数の
ＬＵＴから順次、パルス列を出力する構成とすれば、Ｌ
ＵＴのメモリを小型に構成しながら、長いパルス列を出
力可能な構成が実現できる。これについては後述する。
同様に、デコーダを複数構成としてもよい。

【００２４】シリアル変調信号生成部１３は、例えば、
図９〜図１１に示したようなシフトレジスタ１３０で構
成される。シフトレジスタ１３０は、ロード信号ＬＯＡ
Ｄに従い、変調データ生成部１２から出力される変調デ
ータを並列にロードし、高周波クロック生成部１１から
の高周波クロックＶＣＬＫに同期して順次シフト動作を
行うことで、変調データのビットパターンに対応したシ
リアルなパルス列のパルス変調信号が出力される。な
お、シフトレジスタ１３０は変調データのビット数（パ
ルス数）等により種々の構成が考えられる。

【００２５】図１３に、シリアル変調信号生成部１３を
２段（列）のシフトレジスタで構成した場合の構成例を
示す。図１３において、上列のシフトレジスタ１３１に
は高周波クロックＶＣＬＫとロード信号ＬＯＡＤ１が入
力され、下列のシフトレジスタ１３２にはＶＣＬＫの反
転クロックＶＣＬＫＢとロード信号ＬＯＡＤ２がそれぞ
れ入力され、それぞれ、高周波クロックと該高周波クロ
ックに同期したロード信号に従い、マルチプレクサ（Ｍ
ＵＸ）１３９を介し、シリアルにパルス列を出力する。
変調データは、８ビットのパルス列Ｐ１〜Ｐ８からな
り、そのうち、上列のシフトレジスタ１３１には、ＬＯ
ＡＤ１のタイミングでＰ１，Ｐ３，Ｐ５，Ｐ７が順にロ
ードされ、下列のシフトレジスタ１３２には、ＬＯＡＤ
２のタイミングでＰ２，Ｐ４，Ｐ６，Ｐ８が順にロード
され、それぞれ、ＶＣＬＫ、ＶＣＬＫＢによりシフト動
作し、ＭＵＸ１３９にて順次切替出力をする事により、
Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７，Ｐ８の順
にシリアルに出力される。

【００２６】図１３のような構成とした場合、高周波ク
ロックＶＣＬＫの倍の速度でパルス列をシリアルに出力
することが可能であり、より高速若しくは高解像のパル
ス変調信号生成が実現できる。または、ＶＣＬＫをクロ
ック生成部の原クロックとすれば、高周波クロックは原
クロックの２倍の速度のクロックと表すこともできる。
クロックＶＣＬＫ及びその反転クロックＶＣＬＫＢの生
成については後述する。

【００２７】図１４に、図１３の構成を発展させ、シリ
アル変調信号生成部１３を４段（列）のシフトレジスタ
で構成した場合の構成例を示す。各列のシフトレジスタ
１３１〜１３４には、上から順に位相が異なるＶＣＬＫ
１、ＶＣＬＫ２、ＶＣＬＫ３、ＶＣＬＫ４の４相クロッ
クが与えられ、それぞれのクロックに同期したロード信
号ＬＯＡＤ１，ＬＯＡＤ２，ＬＯＡＤ３，ＬＯＡＤ４が
入力される。変調データは、１６ビットのパルス列Ｐ１
〜Ｐ１６からなり、そのうち、、１列目のシフトレジス
タ１３１にはＰ１，Ｐ５，Ｐ９，Ｐ１３、２列目のシフ
トレジスタ１３２にはＰ２，Ｐ６，Ｐ１０，Ｐ１４、３
列目のシフトレジスタ１３３にはＰ３，Ｐ７，Ｐ１１，
Ｐ１５、４列目シフトレジスタ１３４にはＰ４，Ｐ８，
Ｐ１２，Ｐ１６のデータがそれぞれセットされ、ＭＵＸ
部１３９において、ＶＣＬＫ１〜４により順次選択され
ることにより、Ｐ１，Ｐ２，Ｐ３…Ｐ１５，Ｐ１６の順
にパルス列がシリアルに出力される。

【００２８】図１６に４相クロックの例を示す。図１６
に示すのように、位相がπ／２（９０度）毎に異なるＶ
ＣＬＫ１，ＶＣＬＫ２，ＶＣＬＫ３，ＶＣＬＫ４を用い
れば、ＶＣＬＫの４倍の周波数を持つクロックを生成し
なくても、図１４に示す４列のシフトレジスタ１３１〜
１３４から順次選択的にパルス列を出力することが可能
となる。更に、位相がπ／４，π／８，…毎に異なる多
相の高周波クロックを用いれば、より多数列のシフトレ
ジスタからパルス列を出力することが可能となる。従っ
て、高周波クロックの基本となる周波数は低くても、複
数位相の高周波クロックに基づきデータを選択する構成
とする事により、簡易な構成で、より高速に多数のパル
スをシリアルに出力することが可能となり、高解像度に
対応が可能となる。多相クロックの生成については後述
する。

【００２９】図１５に、シリアル変調信号生成部１３を
が４段（列）のシフトレジスタで構成した場合の別の構
成例を示す。図１５の基本動作原理は図１４と同じであ
るが、図１５の構成では、１つのＶＣＬＫ１とそのクロ
ックに同期したロード信号ＬＯＡＤ１で全シフトレジス
タ１３１〜１３４を動作させ、位相調整回路１３８にお
いて、ＶＣＬＫ１〜ＶＣＬＫ４にもとづいて、各シフト
レジスタ１３１〜１３４の出力の位相をそれぞれ調整さ
せている。

【００３０】図１６に示す様に、それぞれのシフトレジ
スタ１３１〜１３４から出力されるデータＳ１，Ｓ２，
Ｓ３，Ｓ４はＶＣＬＫ１に同期して出力される。このた
め、例えばシフトレジスタ１３１の出力Ｓ１をＶＣＬＫ
１の立ち上がりとＶＣＬＫ２の立下りでデータを出力し
ようとする場合、このままでは不定の部分があるためパ
ルスをラッチできないが、図に示す様に、位相調整回路
１３８において、Ｓ１をＶＣＬＫ４でラッチしてＳ１’
とし、更にＶＣＬＫ３でラッチしてＳ１”とすれば、Ｖ
ＣＬＫ１の立ち上がりとＶＣＬＫ２の立下りでデータを
ラッチできる構成を実現できる。

【００３１】ＭＵＸ部１３９の動作は、図１４の場合と
基本的に同様であり、前述の様に、シフトレジスタの出
力を安定にラッチできるクロックを選んで選択する事に
より、図１５の構成例では４本のシフトレジスタ出力を
シリアルのパルス列に変換すること可能となる。

【００３２】図１５の構成例では、シフトレジスタ出力
の位相を調整する位相調整部が必要となるが、４列のシ
フトレジスタに対しては、同一クロックとそのクロック
に同期したロードパルスＬＯＡＤ１を１つ供給する簡単
な構成を実現する事ができる。ここでは、シフトレジス
タが４本までの構成例しか示していないが、同様の構成
で複数本のシフトレジスタからシリアルのパルス列を生
成することが可能である。また、構成例では、シフトレ
ジスタ１個あたりのパルス数を簡単のため４パルスとし
ているが、パルス数はどのような数にしても良く、パル
ス１個の解像度や高周波クロックの生成法等により自由
に決定すれば良い。

【００３３】図１７に、前述の高解像モードに適したＬ
ＵＴの構成例を示す。これは、先の図７に示した４ビッ
ト×１６列構成のＬＵＴを２個（２面）用いた構成例で
ある。各ＬＵＴ（１）１２２１，ＬＵＴ（２）１２２２
に対してアドレスデータは５ビットで与えられるが、そ
の最上位ビットはＬＵＴ（１）１２２１，ＬＵＴ（２）
１２２２の選択に用いられ、下位４ビットが当該ＬＵＴ
の列の選択に用いられる。ここで、前述の高解像モード
信号（図１２参照）をＬＵＴ（１）１２２１，ＬＵＴ
（２）１２２２の選択に用いるようにする。

【００３４】図１７の構成例において、高解像モード
時、ロード信号は、例えば１ドットの間で２回に分けて
与えられる。まず、１回目のロード信号に同期して、高
解像モードは“０”、画像データは４ビットが入力す
る。この高解像モード信号と画像データ４ビットの合計
５ビットでアドレスデータを構成するが、高解像モード
信号が“０”のため、ＬＵＴ（１）１２２１が選択され
て、該ＬＵＴ（１）１２２１の所望列の４ビットが出力
される。続いて２回目のロード信号に同期して、高解像
モード信号が“１”となり、画像データは同様に４ビッ
トが入力する。この結果、ＬＵＴ（２）１２２２が選択
されて、該ＬＵＴ（２）１２２２の所望列の４ビットが
出力される。このように、高解像モード時、ＬＵＴ
（１）１２２１，ＬＵＴ（２）１２２２の両方を使用し
て合計８ビットの変調データを生成できる。ＬＵＴ
（１）１２２１とＬＵＴ（２）１２２２から出力された
各４ビットデータは、順次、例えば図９〜図１１に示す
ようなシフトレジスタにロードされ、シリアルパルス列
に変換される。これにより、例えば、１ビットあたり８
パルスのパルス変調信号が出力される。

【００３５】通常モード時では、ロード信号は、例え
ば、１ドットの間で１回とし、高解像モード信号は
“０”、画像データは４ビットのみとする。これによ
り、ＬＵＴ（１）１２２１が選択され、その所望列の４
ビットデータが出力される。これは、先の図６のＬＵＴ
１２２０の場合と同様である。

【００３６】図１７に示すような合計８ビット（８パル
ス）出力可能なＬＵＴを１個で構成しようとすると、２
^８＝２５６列のＬＵＴを用意する必要があるが、図１７
の構成例のように、１６列のＬＵＴを２個（２面）用意
すれば、２５６通りの出力が３２列のＬＵＴで構成可能
となり、メモリの小型化、省エネルギー化が実現でき
る。また、シフトレジスタの構成も、基本的に通常モー
ド時と高解像度モード時で変更不要である。

【００３７】図１８に、前述の高解像度モードに適した
ＬＵＴの別の構成例を示す。これを、高解像度モードに
加えて、更にパルス数を変更したい場合の構成例で、図
１８では、１６ビット×２^１６列構成のＬＵＴ（１）１
２２１とＬＵＴ（２）１２２２、１４ビット×２^１４列
構成のＬＵＴ（３）１２２３とＬＵＴ（４）１２２４、
１８ビット×２^１８列構成のＬＵＴ（５）１２２５とＬ
ＵＴ（６）１２２６の合計６個のＬＵＴを使用すること
を示している。アドレスは、ＬＵＴ（１）１２２１とＬ
ＵＴ（２）１２２２では１９ビット、ＬＵＴ（３）１２
２３とＬＵＴ（４）１２２４では１７ビット、ＬＵＴ
（５）１２２５とＬＵＴ（６）１２２６では２１ビット
で構成される。これらアドレスのうち、上位３ビットが
ＬＵＴ（１）１２２１〜ＬＵＴ（６）１２２６の選択に
使用される。具体的には、アドレスの上位３ビットのう
ち、最上位ビットと２ビット目は、出力ビット数が６ビ
ット、１４ビット、１８ビットのいずれかのＬＵＴの組
を選択するのに使用され、３ビット目は、そのＬＵＴの
組のどちらかのＬＵＴを選択するのに使用される。この
３ビット目に前述の高解像モード信号を利用し、高解像
モード時は、上位２ビットで選択される組の２つのＬＵ
Ｔを使用できるようにする。

【００３８】図１８の構成例では、高解像モード信号と
アドレスの上位２ビットの組み合わせにより、出力変調
データは１４，１６，１８，２８，３２，３６ビットの
６通りから任意に選択することが可能になる。ＬＵＴの
選択は、例えば、ＬＵＴ（１）１２２１〜ＬＵＴ（６）
１２２６の前段にアドレスデコーダを配置し、アドレス
の上位３ビットをアドレスデコーダでデコードし、その
デコード結果でＬＵＴを選択することで容易に可能であ
る。また、ＬＵＴの選択に使用するアドレスのビット数
を増加させれば、ＬＵＴの選択の組み合わせがふえ、そ
の結果、出力変調データのビット数の組み合わせも増加
することになる。

【００３９】図１８の構成例において、高解像モード時
の動作は、基本的に図１７の構成例と同様である。即
ち、高解像度モード信号を、１回目のロード信号では
“０”、２回目のロードでは“１”とする。アドレスの
上位２ビットは、必要とする変調データのビット数に応
じて設定する。例えば、上位２ビットが「００」の場
合、１回目のロード信号ではＬＵＴ（１）１２２１が選
択されて、その所望列の１６ビットデータが出力し、２
回目のロード信号ではＬＵＴ（２）１２２２が選択され
て、その所望列の１６ビットデータが出力され、合計３
２ビットの変調データが出力される。同様に、アドレス
の上位２ビットが「０１」の場合には、ＬＵＴ（３）１
２２３とＬＵＴ（４）１２２４により、１回目と２回目
のロード信号で、合計２８ビットの変調データが出力さ
れる。

【００４０】図１８の構成例は、パルス列変更にＬＵＴ
を使用するの場合を示したが、デコーダを用いても同様
のことを実施できる事は自明であり、デコーダはハード
ウエアで構成してもソフトウエアで構成しても良い。ま
た、パルス列の変更は、例えばＬＵＴとシフトレジスタ
の間にビット圧縮・伸張回路を付加することでも実現可
能である。

【００４１】図１９に、本発明によるパルス列変更の１
実施例を示す。図１９では、パルス数１６の出力パルス
パターンをパルス数１４の出力パルスパターンに変換す
る１例を示している。図１９の様に、出力パルス数１６
である出力パターンを出力し、画像形成装置等で、ある
所望の位置にある所望の濃度を出したいとした場合、デ
ータパターンをそのままにして最後の２パルスを削除す
る場合には、例えば、図１９では、濃度が８／１６から
６／１４（パルス数で濃度を考える場合）となるので、
本来出力したい濃度と異なる場合が発生する。このよう
な場合、図１９の矢印で示すようなデータパターン変更
をメモリ若しくはデコーダを用いて行えば、濃度は７／
１４となり、この例では濃度は一致する。また、例え濃
度が丁度一致しなくても、当初１６パルスでの濃度に一
番近い濃度に変換する変換部を持つことにより、パルス
数を変更することによる濃度変化を最小限に抑制するこ
とが可能となる。

【００４２】図２０に本発明によるパルス列変更の別の
実施例を示す。図２０では、パルス数１６の出力パルス
パターンをパルス数１８の出力パルスパターンに変換す
る１例を示している。図１９と同様に、パルス列内にお
ける濃度をできる限り一致させる様にデータ変換する変
換部を構成し、この例の場合は、８／１６から９／１８
へ変換する方法を矢印で示している。このように、パル
ス列を構成するパルス数を変更する場合において、パル
ス数に従ったデータ変換部を持つ事により、パルス数を
変更しても画像濃度等への影響を与える事の無い高解像
度の画像形成装置が実現できる。またこの例では、簡単
のためパルス数１６を基準に説明しているが、パルス列
を構成するパルス数が多ければ多い程細かいピッチでデ
ータ変換部を構成できるため、パルス数変更による画像
濃度変化に影響の少ない構成が実現できる。

【００４３】図２１に、本発明によるパルス列変更の更
に別の実施例を示す。図２１は図１９及び図２０の考え
方とは異なる構成例を示す。図中に示す様に、出力パル
ス数は１４，１６，１８と変化させる場合を考える。出
力するパルス数は１４，１６，１８と変化させるが、実
際に出力できる（白又は黒）パルスは左から１４個のみ
とする。このような場合、図に示す様に、パルス数は１
６の場合には、パルス列中最右２パルスは必ず白、パル
ス数は１８の場合には、パルス列中最右４パルスは必ず
白、となる。例えば、ラスター走査型画像形成装置の場
合、デューティー１００％未満で出力しても、感光体上
で光はガウシアン分布状となるため、黒べた画像を出力
する事は可能である。このため、図２１に示す様に、デ
ューティーが１４／１８≒７７．８％を最大としてデー
タパターンを変更することなくパルス数を変更する構成
とすれば、前記データ変換部が無くても良い構成が実現
できる。

【００４４】次に、図１や図１２の高周波クロック生成
部１１に適宜使用される回路例について説明する。

【００４５】図２２に、反転クロック生成回路の実施例
を示す。これは、入力クロックＩＣＬＫを偶数段のイン
バータ１１０１に入力した出力をＣＬＫ，奇数段のイン
バータ１１０２に入力した出力をＣＬＫＢとし、インバ
ータの遅延量を調整する事により、π（１８０度）位相
の異なる正転及び反転クロックを生成するものである。
この正転及び反転クロックＣＬＫ，ＣＬＫＢは、例え
ば、図１３に示したシフトレジスタの高周波クロックＶ
ＣＬＫ，ＶＣＬＫＢに利用される。

【００４６】図２３に、多相クロック生成回路の１実施
例、図２４にその動作タイミング図を示す。図２３は、
例えば図１２のＶＣＯ１１３の１構成例を示している。
本実施例では、ＶＣＯ１１３は、４段の差動型リングオ
シレータ１１３０で構成され、図に示す結線がなされた
場合、出力ＦＯ１，ＦＯ２，ＦＯ３，ＦＯ４は、図２４
の様に、π／２（９０度）毎に位相の異なる４相のクロ
ックを生成することができる。このクロックＦ０１，Ｆ
０２，Ｆ０３，Ｆ０４は、図１４及び図１５に示したシ
フトレジスタの高周波クロックＶＣＬＫ１，ＶＣＬＫ
２，ＶＣＬＫ３，ＶＣＬＫ４に利用される。このよう
に、差動型のリングオシレータでは、図２２のような反
転クロック生成部を持たずとも位相がπ（１８０度）位
相の異なる正転及び反転クロックを生成することが容易
に実現でき、また、更に偶数段構成として、リングオシ
レータの中間位相を取り出すことにより、位相がある所
望の値毎に異なるクロックを生成することが可能とな
る。

【００４７】図２３の構成例では、差動段を２段毎に取
り出しているので、π／２（９０度）毎に位相の異なる
４相のクロックを出力しているが、一段毎であれば、π
／４（４５度）毎に位相の異なる８相のクロックの出力
も可能である。同様にして、奇数段、例えば３段構成で
あれば、π／３（６０度）毎に位相の異なる６相のクロ
ックも生成可能であり、所望のクロック位相数を自在に
出力する構成が可能である。

【００４８】図２５に、別の実施例の位相が異なり位相
差が制御された多相クロックを生成する回路に使用され
る遅延制御部の１実施例を示す。図２２に示したような
反転クロック生成部等で生成されるクロックＸ０及びそ
の反転クロックＸ０Ｂは遅延部１１４１に入力され、遅
延されたクロックＸ０Ｄ及びＸＯＤＢと入力クロックＸ
Ｏ，ＸＯＢを位相遅れ検出部１１４２に入力する。位相
遅れ検出部１１４２で検出されたクロックＸＯ，ＸＯＢ
とクロックＸ０Ｄ，ＸＯＤＢの位相差は、誤差増巾部１
１４３において基準信号と比較され、その出力信号によ
り、遅延部１１４１にフィードバックすることにより、
遅延量の制御を行う。

【００４９】図２６は、図２５の遅延量制御部の動作タ
イミング図を示す。まず、クロックＸ０、Ｘ０Ｂが遅延
部１１４１により時間ΔＴだけ遅延されてＸ０Ｄ、Ｘ０
ＤＢとなる。位相遅れ検出部１１４２の論理は、その出
力をＣとすると、Ｃ＝Ｘ０・Ｘ０ＤＢ＋Ｘ０Ｂ・Ｘ０Ｄ
で表される。位相遅れ検出部１１４２の論理をこのよう
にしている理由は、入力パルスＸ０，Ｘ０Ｂのデューテ
ィが５０％でなくても位相遅れ量が正確に検出できるよ
うにするためである。この場合、位相遅れ検出部１１４
２の出力信号Ｃは、図２６に示すような遅延時間ΔＴの
パルスがＴ／２周期で現れる波形となる。ここで、位相
遅れ検出部１１４２の出力信号Ｃは電流出力であり、そ
の電流値はＮ×Ｉｒｅｆとする。

【００５０】誤差増幅部１１４３は、位相遅れ検出部１
１４２の電流出力Ｃと、基準信号となる基準電流Ｉｒｅ
ｆを比較して、遅延部１８の遅延量を決定する電流Ｉｄ
ｅｌａｙを生成する。この場合、例えば、Ｎ＝４とすれ
ば、遅延時間ΔＴ＝Ｔ／８となる場合にＣの積分波形の
積分値がＩｒｅｆとなるので、遅延時間ΔＴ＝Ｔ／８と
なるように遅延部１１４２の遅延量が制御される。一般
に、遅延時間ΔＴ＝Ｔ／２Ｎと表すことができる。つまり、Ｎを自由に設定すること
により、入力信号Ｘ０，Ｘ０の半分の周期Ｔ／２の範囲
内の遅延で、遅延時間ΔＴが制御されたパルス信号を自
由に得ることができる。

【００５１】図２７は、上記図２５の遅延量制御部をバ
イポーラトランジスタで構成した具体的回路例を示す。
トランジスタＱ１６〜Ｑ１８及び抵抗Ｒ０で構成される
電流源１１５０により、遅延量生成部１１４１の遅延量
を決定する電流Ｉｄｅｌａｙが生成される。入力された
パルス信号Ｘ０，Ｘ０Ｂは、トランジスタＱ２１，Ｑ２
２で構成される差動回路１１５２を介して、トランジス
タＱ１，Ｑ２で構成されるダイオード負荷回路１１５
３、及びトランジスタＱ１９，Ｑ２０で構成されるエミ
ッタフォロワ回路１１５４により遅延される。

【００５２】トランジスタＱ１，Ｑ２で構成されるダイ
オード負荷回路１１５３の出力は非常に小さい振幅を有
するので、トランジスタＱ１９，Ｑ２０で構成されるエ
ミッタフォロワ回路１１５４の出力信号がトランジスタ
Ｑ３，Ｑ４及び抵抗Ｒ３，Ｒ４で構成される２値化回路
１１５５を介して出力されることで、スイングが調整さ
れる。トランジスタＱ５〜Ｑ１０で構成されるＥＣＬ論
理回路１１５６は、その出力をＣとすると、上記２値化
回路１１５５からの入力信号Ｘ０Ｄ，Ｘ０ＤＢによりＣ＝Ｘ０Ｂ・Ｘ０Ｄ＋Ｘ０・Ｘ０ＤＢとし、その出力電流ＩｃはトランジスタＱ１１，Ｑ１２
で構成されるカレントミラー回路１１５７により反転さ
れてトランジスタＱ１４及び抵抗Ｒ１で生成される基準
電流Ｉｒｅｆと比較される。比較部１１５８であるトラ
ンジスタＱ１４のコレクタは、ハイインピーダンスであ
り、また対グランドＧＮＤに対して容量Ｃ１が接続され
ていることにより、ＩｃとＩｒｅｆとが比較され、その
比較出力がトランジスタＱ１５及び抵抗Ｒ０による電流
源１１５９で生成される電流となる。

【００５３】ここで、トランジスタＱ１５〜Ｑ１８及び
抵抗Ｒ０で構成される電流源１１５０，１１５９は、エ
ミッタ抵抗がそれぞれ抵抗Ｒ０であることより、それぞ
れに流れる電流が同じとなるカレントミラー回路となっ
ている。つまり、トランジスタＱ１５及び抵抗Ｒ０で生
成される電流はＩｄｅｌａｙとなり、遅延量生成部１１
４１の遅延量が所望の遅延量となるようにトランジスタ
Ｑ１５〜Ｑ１８及び抵抗Ｒ０で構成されるカレントミラ
ー回路の出力電流ＩｄｅｌａｙがトランジスタＱ１５及
び抵抗Ｒ０による出力で制御される。

【００５４】ここで、トランジスタＱ１３及び抵抗Ｒ２
で構成される電流源１１６０の電流をＩｒｅｆのＮ倍と
すると、上述のように遅延時間ΔＴ＝Ｔ／２Ｎとなる遅延パルス信号Ｘ０Ｄ、Ｘ０ＤＢを得ることがで
きる。例えば、Ｎ＝４の場合には、Ｒ１：Ｒ２＝４：１トランジスタＱ１３のエリアファクタ（エミッタ面
積）：トランジスタＱ１４のエリアファクタ（エミッタ
面積）＝４：１となるように設定すれば、正確に４×Ｉｒｅｆなる電流
をトランジスタＱ１３及び抵抗Ｒ２で構成される電流源
１１６０に流すことが可能であるので、遅延時間ΔＴ＝
Ｔ／８、つまり位相遅れ量としてはΔθ＝π／４の遅延
パルス信号Ｘ０Ｄ、Ｘ０ＤＢを生成することができる。

【００５５】図２８に、上記遅延量制御部を利用した多
相クロック生成回路の１構成例を示す。例えば、図１２
のＶＣＯ１１３の出力より生成されたクロックＶＣＯ１
及びその反転信号ＶＣＯ１Ｂを、この多相クロック生成
回路１１７０の遅延制御部１１７１と遅延クロック生成
部１１７２に入力する。遅延量制御部１１７１は、図２
５、図２７に示すような遅延量生成部、位相遅れ検出
部、誤差増幅部から構成されており、出力は遅延量を制
御する制御電流Ｉｄｅｌａｙである。遅延クロック生成
部１１７２は、図２７の遅延量生成部１１４１と同じで
良く、制御電流Ｉｄｅｌａｙに基づき遅延量が制御され
たクロックＤＶＣＯ１，ＤＶＣＯ１Ｂを出力する。図２
９に、２相クロック（正転、反転クロック）から９０度
ごとに位相の異なる４相クロックを生成する例を示して
いる。

【００５６】図３０には、異なる多相クロック生成回路
の構成例を示す。この構成例では、遅延クロック生成部
を１１８２，１１８３，１１８４の３個持つ事により、
位相の４５度ごとに異なる８相クロックを生成可能であ
る。同様にして、基準となるＶＣＯクロックに対し、位
相差が制御され、また位相差を自由に設定できるクロッ
クを生成することが実現できる。

【００５７】図３１に、本発明に係るパルス変調信号生
成回路を適用した半導体レーザ変調装置、光学走査装置
および画像形成装置の一実施例の全体構成図を示す。図
３１において、２００はレーザ走査光学系で、本実施例
においてはシングルビーム走査光学系を示す。２２０は
画像処理ユニットで、基本的に画像処理部２２１とパル
ス変調信号生成部２２２に大別される。２３０は半導体
レーザ２０１を駆動制御するレーザ駆動ユニットであ
る。

【００５８】半導体レーザ２０１からのレーザ光は、コ
リメータレンズ２０２、シリンダーレンズ２０３を通
り、ポリゴンミラー２０４によりスキャン（走査）さ
れ、ｆｏレンズ２０５、トロイダルレンズ２０６を通
り、ミラー２０８で反射し、感光体２０８に入射するこ
とにより、感光体２０８上に画像（静電潜像）を形成す
る。各スキャンごと、レーザ光の開始位置が水平同期セ
ンサ２１１により検出され、水平同期信号として画像処
理ユニット２２０の画像処理ユニット２２１へ与えられ
る。画像処理部２２１では、水平同期信号に同期のとれ
た画素クロックを生成するとともに、図示しないスキャ
ナ等の画像入力装置で読み取られた画像を入力し、水平
同期信号及び画素クロックに同期のとれた画像データを
生成する。この画像データは、一般に感光体の感光特性
を考慮した形で生成される。画像処理部２２１では、画
像データのほかに、図１２に示したような、高解像モー
ド信号、データ反転信号、モード選択信号、ロード信号
等を生成し、これら信号群を所定のタイミングでパルス
変調信号生成部２２２に転送する。パルス変調信号生成
部２２２では、これまで説明したようにして、画像デー
タから変調データを生成し、この変調データをシリアル
パルス列に変換することで、画素クロックに同期したパ
ルス変調信号ＰＭが出力される。このパルス変調信号Ｐ
Ｍがレーザ駆動ユニット２３０に入力され、該レーザ駆
動ユニット２３０にて、半導体レーザ２０１の光がパル
ス変調信号ＰＭに従って変調されることによる。

【００５９】なお、画像処理部２２１において、画像デ
ータから変調データを生成して、これをパルス変調信号
生成部２２２に転送することでもよい。この場合には、
パルス変調信号生成部２２２では、直接、この変調デー
タをシリアルパルス列に変換することになる。

【００６０】また、後述のマルチビーム走査装置に適用
する場合には、例えば、パルス変調信号生成部２２２を
複数用意して、画像処理部２２１から転送される複数走
査線分の画像データについて、それぞれ並列に処理し、
複数のパルス変調信号を出力するようにすればよい。図
３２にその基本概念図を示す。図３２は、図１のパルス
変調信号生成回路１０をｎ走査線分（ｎは２以上の整
数）用意し、そのうち、パルス変調信号生成回路１０−
１のみに高周波クロック生成部１１を設け、バルス変調
信号生成回路１０−１〜１０−ｎは、パルス変調信号生
成回路１０−１の高周波クロック生成部１１で生成され
る高周波クロックを共用するものである。

【００６１】図３３にマルチビーム走査装置（マルチビ
ーム光学系）の一実施例の構成図を示す。この実施例で
は、図３４に示すように、２個の発光源が間隔ｄｓ＝２
５μｍでモノリシックに配列された半導体レーザアレイ
３００をｎ＝２個用い、コリメートレンズ３０５の光軸
Ｃを対称として副走査方向に配置される。

【００６２】図３３において、半導体レーザアレイ３０
１、３０２はコリメートレンズ３０３、３０４との光軸
を一致させ、主走査方向に対称に射出角度を持たせ、ポ
リゴンミラー３０７の反射点で射出軸が交差するようレ
イアウトされている。各半導体レーザアレイ３０１，３
０２より射出した複数のビームはシリンダレンズ３０８
を介してポリゴンミラー３０７で一括して走査され、ｆ
θレンズ３１０、トロイダルレンズ３１１、ミラー３１
２により感光体３１３上に結像される。画像処理部２２
１内のバッファメモリには各発光源ごとに１ライン分の
印字データ（画像データ）が蓄えられ、ポリゴンミラー
１面毎に読み出されることで、パルス変調信号生成部２
２２、レーザ駆動ユニット２３０を通し、４ラインずつ
同時に記録がおこなわれる。

【００６３】図３５は、その光源ユニットの構成図を示
す。半導体レーザアレイ４０３、４０４は各々主走査方
向に所定角度、実施例では約１．５°微小に傾斜したベ
ース部材４０５の裏側に形成した図示しないかん合穴４
０５−１、４０５−２に個別に円筒状ヒートシンク部４
０３−１、４０４−１をかん合し、押え部材４０６、４
０７の突起４０６−１、４０７−１をヒートシンク部の
切り欠き部に合わせて発光源の配列方向を合わせ、背面
側からネジ４１２で固定される。また、コリメートレン
ズ４０８、４０９は各々その外周をベース部材４０５の
半円状の取付ガイド面４０５−４、４０５−５に沿わせ
て光軸方向の調整を行い、発光点から射出した発散ビー
ムが平行光束となるよう位置決めされ接着される。

【００６４】なお、実施例では、上記したように各々の
半導体レーザアレイからの光線が主走査面内で交差する
ように設定するため、光線に沿ってかん合穴４０５−
１、４０５−２および半円状の取付ガイド面４０５−
４、４０５−５を傾けて形成している。

【００６５】ベース部材４０５はホルダ部材４１０に円
筒状係合部４０５−３を係合し、ネジ４１３を貫通穴４
１０−２を介してネジ穴４０５−６、４０５−７に螺合
して固定され光源ユニットを構成する。

【００６６】光源ユニットは、光学ハウジングの取付壁
４１１に設けた基準穴４１１−１にホルダ部材の円筒部
４１０−１をかん合し、表側よりスプリング６１１を挿
入してストッパ部材６１２を円筒部突起４１０−３に係
合することでホルダ部材４１０は取付壁４１１の裏側に
密着して保持される。この時、スプリングの一端を突起
４１１−２に引っかけることで円筒部中心を回転軸とし
た回転力を発生し、回転力を係止するように設けた調節
ネジ６１３により、光軸の周りθにユニット全体を回転
し、図３７（１）に示すように各ビームスポット列を１
ライン分ずらして交互に配列するように調節する。

【００６７】アパーチャ４１５は各半導体レーザアレイ
毎にスリットが設けられ、光学ハウジングに取り付けら
れて光ビームの射出径を規定する。

【００６８】図３６は光源ユニットの別の実施例を示
し、２個の半導体レーザアレイからの光ビームをビーム
合成手段を用いて合成した例を示す。半導体レーザアレ
イ６０３，６１３およびコリメートレンズ６０５，６０
６は図３５の実施例と同様、ベース部材６０１、６０２
に各一つずつ支持され、第１、第２の光源部を構成す
る。第１のベース部材６０１、第２のベース部材６０２
は共通のフランジ部材６０７に設けた穴６０７−１、６
０７−２に円筒状係合部を係合してネジ固定される。第
２のベース部材６０２には調節ネジ６０６が螺合され、
この突出量を裏側から調節することで両腕部６０２−１
を捩じって半導体レーザアレイおよびコリメートレンズ
の保持部だけが副走査方向βに傾けることができる。こ
れにより、各々のビームスポットの配列を１ライン分ず
らし、図３７（２）における配列となるよう調節する。

【００６９】平行四辺形柱部と三角柱部からなるプリズ
ム６０８は、第２の光源部の各ビームを斜面６０８−１
で反射し、ビームスプリッタ面６０８−２で反射され
て、直接通過してきた第１の光源部の各ビームに近接さ
せて射出する。近接された複数のビームはポリゴンミラ
ーで一度に走査され、感光体上に各々ビームスポットを
結像する。アパーチャ６１５は同様に光学ハウジングに
支持さる。実施例では各半導体レーザアレイからの光ビ
ームはほぼ重なっているため共通のスリット６１５を設
けている。フランジ部材６０７はホルダ部材６０９に保
持され、光学ハウジングへは上記実施例と同様、取付壁
６１０に設けた基準穴６１０−１にホルダ部材の円筒部
６０９−１をかん合し、ユニット全体を回転すること
で、各々のビームスポットの配列の傾きを補正できるよ
うにしている。

【００７０】図３８は、図３９に示すような４チャンネ
ル半導体レーザアレイ８０１を用いた場合のマルチビー
ム走査装置の構成例を示す。構成は、図３５、図３６と
同様であるので、ここでは説明を省略する。

【００７１】図４０は、図３５に示す光源ユニットを光
学ハウジング８０４に搭載してマルチビーム走査装置
（光学走査装置）を構成した様子を示す。上記した光源
ユニット８０１の背面には半導体レーザの制御を司る駆
動回路が形成されたプリント基板８０２が装着され、光
軸と直交する光学ハウジングの壁面に上記したスプリン
グにより当接され、調節ネジ８０３により傾きが合わせ
られ姿勢が保持される。ここで、制御回路は本発明のパ
ルス変調信号生成回路から出力されるパルス変調信号に
基づいて半導体レーザのレーザ光を変調制御する。尚、
調節ネジ８０３はハウジング壁面に形成された突起部に
螺合される。光学ハウジング内部には、上記したシリン
ダレンズ８０５、ポリゴンミラーを回転するポリゴンモ
ータ８０８、ｆθレンズ８０６、トロイダルレンズ、お
よび折り返しミラー８０７が各々位置決めされ支持さ
れ、また、同期検知センサを実装するプリント基板８０
９は、ハウジング壁面に光源ユニットと同様、外側より
装着される。光学ハウジングは、カバー８１１により上
部を封止し、壁面から突出した複数の取付部８１０にて
画像形成装置本体のフレーム部材にネジ固定される。

【００７２】図４１は上記光走査装置を搭載した画像形
成装置の例を示す。被走査面である感光体ドラム９０１
の周囲には感光体を高圧に帯電する帯電チャージャ９０
２、光走査装置９００により記録された静電潜像に帯電
したトナーを付着して顕像化する現像ローラ９０３、現
像ローラにトナーを供給するトナーカートリッジ９０
４、ドラムに残ったトナーを掻き取り備蓄するクリーニ
ングケース９０５が配置される。感光体ドラムへは上記
したように１面毎に複数ライン同時に潜像記録が行われ
る。記録紙は給紙トレイ９０６から給紙コロ９０７によ
り供給され、レジストローラ対９０８により副走査方向
の記録開始のタイミングに合わせて送りだされ、感光体
ドラムを通過する際に転写チャージャ９０６によってト
ナーが転写され、定着ローラ９０９で定着して排紙ロー
ラ９１２により排紙トレイ９１０に排出される。

【００７３】

【発明の効果】以上説明したように、本発明によれば、
パルスパターンを生成する複雑な構成等が必要なく、簡
単な構成で所望パターンのパルス変調信号を任意に生成
するパルス変調信号生成回路を実現することができる。
また、このパルス変調信号生成回路を利用することによ
り、生成できるパルス変調信号の自由度が大きく、動作
速度が高い場合でも、画像のきめ細かな高階調性を実現
できる半導体レーザ変調装置、光学走査装置、画像形成
装置等を提供することができる。

【００７４】

【図面の簡単な説明】

【図１】本発明に係るパルス変調信号生成回路の一実施
例の概念図である。

【図２】本発明に係るパルス変調信号のドットイメージ
を示す図である。

【図３】従来のパルス幅変調信号のドットイメージを示
す図である。

【図４】同じく従来のパルス幅変調信号のドットイメー
ジを示す図である。

【図５】同じく従来のパルス幅変調信号のドットイメー
ジを示す図である。

【図６】本発明によるパルス変調信号のドットイメージ
の具体例を示す図である。

【図７】変調データ生成部に使用するルックアップテー
ブル（ＬＵＴ）の一実施例を示す図である。

【図８】変調データ生成部に使用するデコーダの構成例
を説明する図である。

【図９】シリアル変調信号生成部に使用するシフトレジ
スタの一実施例を示す図である。

【図１０】シフトレジスタの具体的構成例を示す図であ
る。

【図１１】シフトレジスタの具体的構成例を示す図であ
る。

【図１２】本発明に係るパルス変調信号生成回路の一実
施例の全体的構成図である。

【図１３】複数段シフトレジスタ構成の別の実施例を示
す図である。

【図１４】複数段シフトレジスタ構成の一実施例を示す
図である。

【図１５】複数段シフトレジスタ構成の更に別の実施例
を示す図である。

【図１６】図１５の動作タイミング図である。

【図１７】複数ルックアップテーブルを使用する一実施
例を示す図である。

【図１８】複数ルックアップテーブルを使用する別の実
施例を示す図である。

【図１９】出力パルス列の変更の一実施例を説明する図
である。

【図２０】出力パルス列の変更の他の実施例を説明する
図である。

【図２１】出力パルス列の変更の更に他の実施例を説明
する図である。

【図２２】反転クロック生成回路の構成例を示す図であ
る。

【図２３】多相クロック生成回路の具体的構成例を示す
図である。

【図２４】図２３の動作タイミング図である。

【図２５】別の多相クロック生成回路に使用する遅延量
制御部の一実施例を示す図である。

【図２６】図２５の動作タイミング図である。

【図２７】図２５の遅延量制御部の具体的構成例を示す
図である。

【図２８】図２５の遅延量制御部を使用した多相クロッ
ク生成回路の一実施例を示す図である。

【図２９】図２８の動作タイミング図である。

【図３０】多相クロック生成回路の別の実施例を示す図
である。

【図３１】本発明のパルス変調信号生成回路を適用した
半導体レーザ変調装置、光学走査装置および画像形成装
置の一実施例の全体構成図である。

【図３２】マルチビーム走査に用いられるバルス変調信
号生成回路の一実施例の概念図である。

【図３３】本発明による画像形成装置に使用されるマル
チビーム走査装置の全体的構成図である。

【図３４】２チャンネル半導体レーザアレイの構成図で
ある。

【図３５】マルチビーム走査装置の光源ユニットの分解
構成図である。

【図３６】マルチビーム走査装置の別の光源ユニットの
分解構成図である。

【図３７】図３５及び図３６の光源ユニットにおけるピ
ームスポット配列を示す図である。

【図３８】マルチビーム走査装置の更に別の光源ユニッ
トの分解構成図である。

【図３９】４チャンネル半導体レーザアレイの構成図で
ある。

【図４０】マルチビーム走査装置を光学ハウジングに搭
載した様子を示す図である。

【図４１】光走査装置を搭載した画像形成装置の一例を
示す図である。

【符号の説明】

１０パルス変調信号生成回路１１高周波クロック生成部１２変調データ生成部１３シリアル変調信号生成部１１３電圧制御発振器（ＶＣＯ）１２２ルックアップテーブル（ＬＵＴ）１２３デコーダ１３０シフトレジスタ２００レーザ走査光学系２０１半導体レーザ２０４ポリゴンミラー２０８感光体２２０画像処理ユニット２２１画像処理部２２２パルス変調信号生成部２３０レーザ駆動ユニット

フロントページの続きＦターム(参考） 2C362 AA03 AA16 AA22 AA32 AA55 BA56 BA66 BA67 CA09 CB04 5C051 AA02 CA07 DB02 DB30 DC03 DE03 DE30 5C072 AA03 BA02 BA15 HA02 HA06 HA13 HB02 HB06 UA11 XA01 XA05 5C077 LL18 NN17 PQ05 PQ12 PQ23 TT03

Claims

【特許請求の範囲】

【請求項１】クロックを生成するクロック生成手段
と、所望ビットパターンを表す変調データを入力し、前
記クロックに基づいてシリアルパルス列のパルス変調信
号を出力するシリアル変調信号生成手段とを有すること
を特徴とするパルス変調信号生成回路。
【請求項２】クロックを生成するクロック生成手段
と、画像データを入力し、該画像データにより所望ビッ
トパターンを表す変調データを生成する変調データ生成
手段と、前記変調データを入力し、前記クロックに基づ
いてシリアルパルス列のパルス変調信号を出力するシリ
アル変調信号生成手段とを有することを特徴とするパル
ス変調信号生成回路。
【請求項３】請求項２記載のパルス変調信号生成回路
において、変調データ生成手段は変調データを構成する
ビット数を可変とすることを特徴とするパルス変調信号
生成回路。
【請求項４】請求項３記載のパルス変調信号生成回路
において、変調データ生成手段は、変調データを構成す
るビット数（パルス数）を変更する場合、パルス列内パ
ルス出力頻度を一定になるように変調データを生成する
ことを特徴とするパルス変調信号生成回路。
【請求項５】請求項３記載のパルス変調信号生成回路
において、変調データ生成手段は、変調データを構成す
るビット数（パルス数）を変更する場合、パルス列内パ
ルス出力パターンを変更しないように変調データを生成
することを特徴とするパルス変調信号生成回路。
【請求項６】請求項２乃至５のいずれか１記載のパル
ス変調信号生成回路において、変調データ生成手段は、
画像データに対応した変調データを記憶するルックアッ
プテーブルで構成され、入力された画像データに基づき
対応する変調データを前記ルックアップテーブルから読
み出すことを特徴とするパルス変調信号生成回路。
【請求項７】請求項６記載のパルス変調信号生成回路
において、ルックアップテーブルは複数で構成され、入
力された画像データに基づきルックアップテーブルを切
り替えて変調データを読み出すことを特徴とするパルス
変調信号生成回路。
【請求項８】請求項７記載のパルス変調信号生成回路
において、複数のルックアップテーブルは、それぞれ変
調データのビット長が異なることを特徴とするパルス変
調信号生成回路。
【請求項９】請求項７記載のパルス変調信号生成回路
において、複数のルックアップテーブルは、それぞれ変
調データのビット長が異なる複数のルックアップテーブ
ルから構成される第１の組と、該第１の組に対応する同
一構成の複数のルックアップテーブルから構成される第
２の組からなることを特徴とするパルス変調信号生成回
路。
【請求項１０】請求項２乃至５のいずれか１記載のパ
ルス変調信号生成回路において、変調データ生成手段
は、画像データをデコードして変調データを生成するデ
コーダで構成されることを特徴とするパルス変調信号生
成回路。
【請求項１１】請求項２乃至５のいずれか１記載のパ
ルス変調信号生成回路において、変調データ生成手段
は、画像データに対応した変調データを記憶するルック
アップテーブルと、画像データをデコードして変調デー
タを生成するデコーダと、入力されるモード選択信号に
より前記ルックアップテーブルとデコーダを選択する選
択手段を有することを特徴とするパルス変調信号生成回
路。
【請求項１２】請求項１乃至１１のいずれか１記載の
パルス変調信号生成回路において、シリアル変調信号生
成手段は、入力されたロード信号に基づき変調データを
ロードし、クロックに基づいてシリアルパルス列に変換
することを特徴とするパルス変調信号生成回路。
【請求項１３】請求項１２記載のパルス変調信号生成
回路において、シリアル変調信号生成手段はシフトレジ
スタで構成されることを特徴とするパルス変調信号生成
回路。
【請求項１４】請求項１２記載のパルス変調信号生成
回路において、シリアル変調信号生成手段は、複数段の
シフトレジスタと、前記複数段のシフトレジスタの出力
を選択するマルチプレクサから構成されることを特徴と
するパルス変調信号生成回路。
【請求項１５】請求項１４記載のパルス変調信号生成
回路において、複数段のシフトレジスタは、クロックの
Ｍ（Ｍは２以上の自然数）分の１の周波数である単一の
クロックに基づき動作することを特徴とするパルス変調
信号生成回路。
【請求項１６】請求項１５記載のパルス変調信号生成
回路において、シリアル変調信号生成手段は、複数のシ
フトレジスタの出力パルスの位相をクロックに基づき調
整する位相調整部を有することを特徴とするパルス変調
信号生成回路。
【請求項１７】請求項１４記載のパルス変調信号生成
回路において、複数段のシフトレジスタは、クロックの
Ｍ（Ｍは２以上の自然数）分の１の周波数である複数の
位相のクロックに基づき動作することを特徴とするパル
ス変調信号生成回路。
【請求項１８】請求項１乃至１７のいずれか１記載の
パルス変調信号生成回路において、クロック生成手段は
差動型リングオシレータからなるＰＬＬ回路で構成さ
れ、クロックは、差動型リングオシレータの複数位相を
出力することにより、位相の異なる複数クロックからな
ることを特徴とするパルス変調信号生成回路。
【請求項１９】請求項１乃至１７のいずれか１記載の
パルス変調信号生成回路において、クロック生成手段は
基本となる基本クロックを遅延させる遅延部を有し、ク
ロックは、前記遅延部から出力される位相の異なる複数
クロックからなることを特徴とするパルス変調信号生成
回路。
【請求項２０】請求項１９記載のパルス変調信号生成
回路において、クロック生成手段は遅延部における遅延
量を制御する遅延量制御部を有することを特徴とするパ
ルス変調信号生成回路。
【請求項２１】請求項２０記載のパルス変調信号生成
回路において、遅延量制御部は、クロックの遅延量を検
出する位相差検出部と誤差増幅部から構成されているこ
とを特徴とするパルス変調信号生成回路。
【請求項２２】レーザ光を出力する半導体レーザと、
前記レーザ光を変調する半導体レーザ変調手段を有する
半導体レーザ変調装置において、請求項１乃至２１のい
ずれか１記載のパルス変調信号生成回路を備え、前記半
導体レーザ変調手段は、前記パルス変調信号生成回路か
ら出力されるパルス変調信号に基づいてレーザ光を変調
することを特徴とする半導体レーザ変調装置。
【請求項２３】ハウジング内に、半導体レーザを備え
た光源ユニットと前記半導体レーザが出力するレーザ光
を走査する走査光学系を配置し、前記ハウジング壁面に
前記半導体レーザの制御回路を形成するプリント基板を
装着して成り、前記制御回路は、請求項１乃至２１のいずれか１記載の
パルス変調信号生成回路から出力されるパルス変調信号
に基づいて前記半導体レーザのレーザ光を変調すること
を特徴とする光学走査装置。
【請求項２４】レーザ光を出力する半導体レーザと、
前記レーザ光を変調する半導体レーザ変調手段と、前記
半導体レーザが出力するレーザ光を走査する走査手段
と、走査レーザ光にしたがって画像を形成する画像形成
手段を有する画像形成装置において、請求項１乃至２１
のいずれか１記載のパルス変調信号生成回路を備え、前
記半導体レーザ変調手段は、前記パルス変調信号生成回
路から出力されるパルス変調信号に基づいてレーザ光を
変調することを特徴とする画像形成装置。
【請求項２５】請求項２３記載の画像形成装置におい
て、半導体レーザは、複数の発光点からそれぞれレーザ
光を出力するように構成されていることを特徴とする画
像形成装置。