KR102083708B1 - Pwm 신호 생성 장치, 모터 제어 장치 및 광 주사 장치 - Google Patents

Abstract

입력 데이터를, 하나의 펄스가 미리 정해진 수의 펄스들로 분할된 PWM 신호의 파형 패턴으로 변환함으로써 획득되는 패턴 데이터에 패러렐-시리얼 변환을 적용함에 의해 PWM 신호를 생성하도록 구성된 PWM 신호 생성 장치로서: 상호 상이한 위상들을 갖는 복수의 클록 신호들을 생성하도록 구성된 클록 생성 회로; 입력 데이터를 PWM 신호의 파형 패턴으로 변환하도록 구성된 변환 회로; 파형 패턴으로부터, 클록 생성 회로에 의해 생성된 복수의 클록 신호들의 각각의 클록들과 동기되는 복수의 인코딩 신호들을 생성하도록 구성된 인코딩 회로; 및 인코딩 회로로부터 출력된 복수의 인코딩 신호들로부터 PWM 신호를 생성하도록 구성된 디코딩 회로를 포함하는, PWM 신호 생성 장치.

Description

PWM 신호 생성 장치, 모터 제어 장치 및 광 주사 장치{PWM SIGNAL GENERATING APPARATUS, MOTOR CONTROL APPARATUS, AND LIGHT SCANNING APPARATUS}

본 발명은 펄스 폭 변조(pulse width modulation, PWM) 신호 생성 장치, 모터 제어 장치, 및 광 주사 장치에 관한 것이다. 예를 들어, 본 발명은 전자사진을 이용해서 감광체에 대전, 노광, 및 현상을 행함으로써 화상을 형성하기 위한 레이저 프린터 및 디지털 복사기와 같은 화상 형성 장치에 탑재되는 PWM 신호 생성 장치, 모터 제어 장치, 및 광 주사 장치에 관한 것이다.

전자사진 방식의 화상 형성 장치는 광 빔을 조사하도록 구성된 광 주사 장치를 포함하고, 화상 데이터에 대응하는 광 빔을 균일하게 대전된 감광체의 표면에 조사함으로써, 감광체 상에 잠상을 형성한다. 광 주사 장치는 광 빔의 주사 선 상의 소정의 위치에 설치된 센서를 포함하며, 센서를 이용하여 광 빔을 검지한 결과에 기초하여 화상 데이터에 대응하는 광 빔의 조사 타이밍을 검지한다. 화상 형성 장치는 센서로부터의 검지 결과에 기초하는 타이밍을 기준으로 해서 화상 데이터에 기초하여 광원을 구동하기 위한 PWM 신호를 생성하고, 광 주사 장치를 제어함으로써, 감광 드럼 상에 잠상을 형성한다. 화상 형성을 행할 때에는 레이저의 구동 분해능에 의해 화상 해상도가 결정된다. 화상 해상도를 증가시키기 위해, 패러렐-시리얼 변환 회로를 사용하는 구성이 제안되어 있다(예를 들어, 일본 특허 출원 공개 제2009-137037호 공보 참조). 또한, PWM 신호를 사용하는 제어가, 모터의 회전 속도 제어 등에도 사용된다.

종래의 PWM 신호의 생성 방법에서는 PWM 신호의 패턴 데이터를 패러렐-시리얼 변환 회로에 의해 생성한다. 패러렐-시리얼 변환 회로는 반도체 내부의 플립플롭 회로(이하, "F/F"라고 지칭함)의 시프트 동작을 이용하기 때문에, 동작 주파수를 비교적 높게 하는 것이 용이하다. 보다 높은 분해능을 갖는 PWM 신호를 생성하기 위해서는 F/F의 동작 속도를 증가시킬 필요가 있지만, F/F의 동작 속도도 상한에 접근하고 있어서, 한층 더 분해능을 증가시키는 것이 더욱 어려워지고 있다.

본 발명의 목적은 높은 분해능으로 PWM 신호의 펄스 폭을 제어하는 것이다.

본 발명의 일 실시예에 따르면, 입력 데이터를, 하나의 펄스가 미리 정해진 수의 펄스들로 분할된 PWM 신호의 파형 패턴으로 변환함으로써 획득되는 패턴 데이터에 패러렐-시리얼 변환을 적용함에 의해 PWM 신호를 생성하도록 구성된 PWM 신호 생성 장치가 제공되고, 상기 PWM 신호 생성 장치는: 상호 상이한 위상들을 갖는 복수의 클록 신호들을 생성하도록 구성된 클록 생성 회로; 상기 입력 데이터를 PWM 신호의 파형 패턴으로 변환하도록 구성된 변환 회로; 상기 파형 패턴으로부터, 상기 클록 생성 회로에 의해 생성된 상기 복수의 클록 신호들의 각각의 클록들과 동기되는 복수의 인코딩 신호들을 생성하도록 구성된 인코딩 회로; 및 상기 인코딩 회로로부터 출력된 복수의 인코딩 신호들로부터 PWM 신호를 생성하도록 구성된 디코딩 회로를 포함한다.

본 발명의 일 실시예에 따르면, 모터 제어 장치가 제공되고, 상기 모터 제어 장치는: 모터; 상기 모터의 주기를 검지하도록 구성된 센서; 전술한 PWM 신호 생성 장치; 및 상기 센서의 검지 결과에 기초하여, 상기 PWM 신호 생성 장치로부터 출력되는 상기 PWM 신호의 펄스 폭을 제어함으로써 상기 모터를 제어하도록 구성된 제어부를 포함한다.

본 발명의 일 실시예에 따르면, 감광체에 레이저 빔을 조사해서 잠상을 형성하도록 구성된 광 주사 장치가 제공되고, 상기 광 주사 장치는: 상기 레이저 빔을 출사하도록 구성된 레이저 다이오드; 화상 데이터에 기초하여 PWM 신호를 출력하도록 구성된 전술한 PWM 신호 생성 장치: 및 상기 PWM 신호 생성 장치로부터 출력된 PWM 신호에 기초하여 상기 레이저 빔의 광 강도를 제어하도록 구성된 제어 유닛을 포함한다.

본 발명의 추가적 특징들은 첨부 도면들을 참조하여 예시적 실시예들에 대한 다음의 설명으로부터 명백해질 것이다.

도 1은 본 발명의 제1 및 제2 실시예에 따른 PWM 신호 생성 장치의 블록도이다.
도 2a는 제1 및 제2 실시예에 따른 다상 클록 생성부에 의해 생성되는 클록들의 파형들을 설명하는 도면이다.
도 2b는 펄스 폭의 데이터 값의, PWM 신호의 패턴 데이터로의 변환을 설명하는 도면이다.
도 3은 제1 및 제2 실시예에 따른 FIFO에서 수행되는 처리를 설명하는 도면이다.
도 4a는 제1 및 제2 실시예에 따른 인코더의 구성을 설명하는 도면이다.
도 4b는 인코더 0에서 수행되는 처리를 설명하는 도면이다.
도 5a는 제1 및 제2 실시예에 따른 인코더로부터 출력되는 신호를 설명하는 도면이다.
도 5b는 디코더의 구성을 설명하는 도면이다.
도 6a는 제1 및 제2 실시예에 따른 디코더로의 입력 신호 및 그로부터의 출력 신호를 도시하는 도면이다.
도 6b는 PWM 신호 생성 장치를 모터의 제어에 적용할 때 획득되는 도면이다.
도 7은 제2 실시예에 따른 화상 형성 장치의 구성을 설명하는 도면이다.
도 8a는 제2 실시예에 따른 PWM 신호 생성 장치를 레이저 다이오드의 제어에 적용할 때 획득되는 도면이다.
도 8b는 PWM 신호 생성 장치를 도시하는 도면이다.
도 9a는 제2 실시예에 따른 계조 레벨의, PWM 신호 상의 패턴 데이터로의 변환을 설명하는 도면이다.
도 9b는 비트 패턴 데이터를 도시하는 도면이다.

이제, 본 발명을 실시하기 위한 형태들을 실시예들로서 도면을 참조하면서 상세히 설명할 것이다.

[제1 실시예]

[PWM 신호 생성 장치]

(다상 클록 생성부)

도 1은 본 발명의 제1 실시예에 따른 PWM 신호 생성 장치인 PWM 생성부(202)의 구성을 도시하는 도면이다. 클록 신호를 생성하도록 구성된 클록 생성 회로인 다상 클록 생성부(100)는 상호 상이한 위상들을 갖는 8개의 클록들을 생성한다. 다상 클록 생성부(100)는 입력되고 있는 입력 클록을 기준 클록으로서 설정하여, 주파수와 위상을 로크한다. 다상 클록 생성부(100)에 입력되고 있는 클록의 주파수는 250MHz이다. 도 2a는 다상 클록 생성부(100)에 입력되고 있는 입력 클록의 파형과, 다상 클록 생성부(100)에 의해 생성되는 8개의 클록들의 파형들을 나타낸다. 도 2a에 있어서, (i)은 다상 클록 생성부(100)에 입력되고 있는 입력 클록을 나타내고, (ii)는 다상 클록 생성부(100)에 의해 생성되는 8개의 클록 clk0 내지 clk7을 나타낸다. 도 2a에서 (i)의 클록과 (ii)의 clk7은 동일 위상과 동일 주파수를 갖는 클록들이다. 도 2a에서, 전술한 바와 같이, (i)의 클록은 주파수 250MHz(주기가 4 나노초(ns)임)를 갖는 클록이다. 도 2a에서 (ii)의 clk0은 clk7로부터 주기의 1/8 위상(500 피코초(ps))만큼 지연된 위상을 갖는 클록이다. 마찬가지로, 다상 클록 생성부(100)는 clk1, clk2, clk3, clk4, clk5, 및 clk6을 생성하는데, 이들 각각은 전술한 순서로 직전 클록으로부터 1/8 위상만큼씩 지연된다. 다상 클록 생성부(100)는 입력 클록의 주파수와 동일한 주파수를 갖지만, 입력 클록의 위상과는 상이한 위상들을 갖는 복수(8개)의 클록들을 생성한다.

(PWM 패턴 변환부)

도 1의 설명으로 되돌아간다. PWM 패턴 변환부(102)에는 펄스 데이터인 입력 데이터(101)가 입력된다. 펄스 데이터는 펄스의 온-폭(이하, 간단히 "펄스 폭"이라고 지칭함)의 데이터와 펄스의 주기 데이터를 포함하고, 도 2a의 (ii)의 clk7의 동기 신호이다. PWM 패턴 변환부(102)는 입력된 펄스 데이터를 PWM 신호의 파형 패턴인 패턴 데이터로 변환한다. 도 2b는 펄스 폭의 데이터 값과 PWM 신호의 패턴 데이터(비트 패턴) 간의 변환 테이블의 예를 설명하는 도면이다. 변환 테이블은 입력 데이터(101)에 기초하는 데이터 값(301)과 패턴 데이터(302)와의 대응 관계를 나타내고 있다. 데이터 값(301)은 4비트 데이터이다. 패턴 데이터(302)는 46비트 데이터를 포함하는 비트 패턴이다. 도 2b에 도시된 변환 테이블은 4비트 다치 데이터를 46비트 바이너리 패턴 데이터로 변환하기 위한 테이블이다. 변환 테이블의 데이터 값(301)의 4비트 데이터 각각에는 상이한 패턴 데이터가 할당된다. 패턴 데이터는 예를 들어, 도 2b의 화이트 셀에 의해 "0", 블랙 셀에 의해 "1"을 나타낸다. PWM 패턴 변환부(102)는 예를 들어, 입력된 입력 데이터(101)의 펄스 폭의 데이터 값(301)이 "15"인 경우, 데이터 값(301)을 도 2b의 "15"의 행에 예시된 패턴 데이터(302)로 변환한다. PWM 패턴 변환부(102)는 입력 데이터(101)의 펄스 폭의 데이터 값(301)에 대응하는 패턴 데이터(302)를 FIFO(first in first out)(103)에 출력한다.

(FIFO)

도 3은 FIFO(103)의 동작을 설명하는 도면이다. FIFO(103)에는 PWM 패턴 변환부(102)로부터 패턴 데이터(401)가 입력된다. FIFO(103)의 FIFO 버퍼(402)는 용량 96비트를 갖고, 입력 비트 폭을 패턴 데이터(302)의 데이터 길이에 맞추기 위해 조절 가능하다. 본 실시예에서는, 도 2b를 참조하여 설명한 바와 같이, 펄스 주기를 46으로 설정하고, FIFO 버퍼(402)의 입력 비트 폭은 패턴 데이터(302)에 맞추기 위해 46비트로 설정된다.

FIFO(103)는 FIFO 버퍼(402)를 사용해서 8비트 단위로 시프트 동작을 수행한다. FIFO(103)가 시프트 동작을 수행할 때 나타내는 동작 클록은 도 2a의 (ii)에 나타낸 clk7과 동기된다. 또한, FIFO(103)는 인코더(105)에 최종 8비트의 패턴 데이터(403)를 출력한다. 그리고, FIFO(103)에서는, 8비트 단위의 시프트 동작과 8비트 패턴 데이터(403)의 출력이 반복되어, FIFO 버퍼(402)의 공백 영역이 적어도 46가 될 때, PWM 패턴 변환부(102)로부터 후속의 패턴 데이터(401)가 입력된다.

(인코더)

인코딩 회로인 인코더(105)는 다상 클록 생성부(100)에 의해 생성된 8개의 클록들(clk0 내지 clk7) 각각을 동작 클록으로서 이용하는 인코더 0 내지 인코더 7을 포함한다. 도 4a는 인코더 0의 상세한 예시이다. 인코더 0은 플립플롭 회로(이하, "F/F"라고 칭함)(501), 배타적 논리합 회로(이하, "XOR 회로"라고 칭함)(502), 셀렉터(503), 및 논리곱 회로(이하, "AND 회로"라고 칭함)(504)를 포함한다. 다상 클록 생성부(100)로부터 클록 clk0이 F/F(501)에 입력되면서, FIFO(103)로부터 8비트의 패턴 데이터(403)의 일부인 2비트 데이터가 F/F(501)에 입력된다. 구체적으로, 인코더 0에는 FIFO(103)로부터 입력되는 FIFO 버퍼(402)의 8비트 패턴 데이터(403) 중, 비트 0([0])과 비트 1([1])의 데이터가 입력된다. FIFO(103)로부터 입력된 비트 0과 비트 1의 데이터는 XOR 회로(502)에 입력되고, XOR 회로(502)는 패턴 데이터(403)의 에지를 검지한다.

도 4b는 FIFO(103)로부터 인코더(105)에 입력된 8비트의 패턴 데이터(이하, "8비트 패턴"이라고 지칭함)의 예의 도해이다. 인코더(105)의 인코더 0에는 FIFO 버퍼(402)로부터 출력된 8비트 패턴 데이터(403)가 clk0과 동기되어 입력된다. 도 4b에서, 8비트 패턴(601)은 4개 클록들에 대응하는 8비트 패턴의 예를 나타낸다. 또한, 도 4b에서, 딜레이 패턴(602)은 8 비트 패턴(601)을 1개 클록만큼 지연시켜 획득된 신호이다. 인코더 0에는 딜레이 패턴(602)의 데이터 비트 0, 비트 1(도 4b에 "※1"이라고 나타낸 부분)이 입력된다. XOR 회로(502)는 비트 0과 비트 1의 상승 에지 또는 하강 에지를 검지한다. XOR 회로(502)에 상이한 데이터가 입력된 경우에, XOR 회로(502)는 "1"을 출력한다. 이 경우, XOR 회로(502)는 딜레이 패턴(602)의 상승 에지 또는 하강 에지를 검지한다.

XOR 회로(502)는 딜레이 패턴(602)의 비트 0과 비트 1의 상승 에지 또는 하강 에지의 검지 결과를 인코딩 신호로서 셀렉터(503)에 출력한다. XOR 회로(502)의 검지 결과가 "1"인 경우, 셀렉터(503)는 F/F(501)의 출력 값이 반전되도록 하고, XOR 회로(502)의 검지 결과가 "0"인 경우, F/F(501)의 출력 값이 유지되도록 한다. 또한, 셀렉터(503)는 AND 회로(504)를 통해 F/F(501)에 접속된다. AND 회로(504)에는 셀렉터(503)의 출력과, 후술하는 clr 신호가 입력된다. AND 회로(504)의 출력은 F/F(501)에 접속되고, clr 신호에 의해 F/F(501)의 초기 값이 "0"으로 설정되게 구성된다. clr 신호는 미리 F/F(501)의 출력 값을 "0"으로 설정하기 위한 신호이다. 기본적으로, 초기 값은 장치가 기동될 때 한번만 0으로 설정되는 것이 충분할 수 있다. 도 4b에 도시된 딜레이 패턴(602)의 경우, 인코더 0는 4 클록들 동안 "0"만 출력한다.

인코더 1은 clk1을 동작 클록으로서 사용하여, XOR 회로(502)를 통해 딜레이 패턴(602)의 비트 2([2])와 비트 1([1])의 배타적 논리합을 구함으로써, 인코더 1의 출력 값을 결정한다. 마찬가지로, 인코더 2는 clk2와 동기해서 딜레이 패턴(602)의 비트 3([3])과 비트 2([2])에 기초하여, 인코더 2의 출력 값을 결정한다. 인코더 3은 clk3과 동기해서 딜레이 패턴(602)의 비트 4([4])와 비트 3([3])에 기초하여, 인코더 3의 출력 값을 결정한다. 인코더 4는 clk4와 동기해서 딜레이 패턴(602)의 비트 5([5])와 비트 4([4])에 기초하여, 인코더 4의 출력 값을 결정한다. 인코더 5는 clk5와 동기해서 딜레이 패턴(602)의 비트 6([6])과 비트 5([5])에 기초하여, 인코더 5의 출력 값을 결정한다. 인코더 6은 clk6과 동기해서 딜레이 패턴(602)의 비트 7([7])과 비트 6([6])에 기초하여, 인코더 6의 출력 값을 결정한다. 인코더 7은 clk7과 동기해서 8 비트 패턴(601)의 비트 0([0])과 딜레이 패턴(602)의 비트 7([7])에 기초하여 인코더 7의 출력 값을 결정한다.

도 5a는 패턴 데이터(701)와 인코더(105)의 출력 간의 관계의 도해이다. 비트 0 내지 비트 7의 반복을 포함하는 패턴 데이터(701)는 8 비트 패턴들(601)을 연결해서 PWM 신호가 출력되고 가시화될 때 획득되는 비트 위치를 나타낸다. 타이밍 t702에서, 패턴 데이터(701)는 상승한다. 이때, 인코더 4가 비트 5([5])와 비트 4([4])의 배타적 논리합에 기초하여 인코더 4의 출력(703)을 "1"로 설정한다. 또한, 타이밍 t704에서, 패턴 데이터(701)는 하강한다. 이때, 인코더 5가, 비트 6([6])과 비트 5([5])의 배타적 논리합으로부터 인코더 5의 출력(705)을 "1"로 설정한다.

(디코더)

디코딩 회로인 디코더(106)에는 인코더(105)의 출력이 입력된다. 디코더(106)는 인코더 0 내지 인코더 7의 출력 값들의 배타적 논리합을 구함으로써, PWM 신호(107)를 출력한다. 도 5b는 디코더(106)의 회로 예의 도해이다. 디코더(106)는 XOR 회로들(801a 내지 801d, 802a, 802b, 803)을 포함한다. XOR 회로(801a)에는 인코더 0과 인코더 1의 출력들이 입력된다. XOR 회로(801b)에는 인코더 2와 인코더 3의 출력들이 입력된다. XOR 회로(801c)에는 인코더 4와 인코더 5의 출력들이 입력된다. XOR 회로(801d)에는 인코더 6과 인코더 7의 출력들이 입력된다. 또한, XOR 회로(802a)에는 XOR 회로(801a)와 XOR 회로(801b)의 출력들이 입력된다. XOR 회로(802b)에는 XOR 회로(801c)와 XOR 회로(801d)의 출력들이 입력된다. XOR 회로(803)에는 XOR 회로(802a)와 XOR 회로(802b)의 출력들이 입력된다. XOR 회로(803)는 PWM 신호(804)를 생성하고, 출력한다. 인코더 0 내지 인코더 7 중 어느 하나의 값에 변화가 있을 때, PWM 신호(804)도 변화한다. 도 5a에 나타낸 패턴 데이터(701)에 대한 인코더 0 내지 인코더 7의 출력을 도 6a의 (i)에 나타내고, (ii)는 디코더(106)의 출력인 PWM 신호의 도해이다. 도 5a에 나타낸 패턴 데이터(701)의 경우, 도 6a의 (ii)에 도시된 PWM 신호가 생성된다. 이때, 인코더 0 내지 인코더 7로부터 신호들이 입력된 후, XOR 회로(803)로부터 PWM 신호(804)가 출력될 때까지 유발된 회로 딜레이에 대해 동기화가 달성된다.

[모터의 제어에 대한 적용 예]

도 6b는 본 실시예에 따른 PWM 신호 생성 장치가 적용된 모터 제어의 구성의 도해이다. 제어부(1001)는 소정의 펄스 폭의 초기 값을, 본 실시예에 따른 PWM 신호 생성 장치인 PWM 생성부(1002)에 설정한다. PWM 생성부(1002)는 전술한 동작을 통해 PWM 신호를 출력한다. PWM 생성부(1002)에 의해 생성된 PWM 신호는 저항(1003)과 커패시터(1004)에 의해 평활화되어, PWM 신호의 펄스 폭에 대응하는 전압으로 변환된다. 이때, 저항(1003)과 커패시터(1004)는 로우-패스 필터로서 기능하고, PWM 신호의 주파수를 차단하여, 간단한 아날로그 변환기로서 기능한다.

트랜지스터(1005)의 베이스 단자에는 PWM 신호의 펄스 폭에 대응하는 전압이 공급된다. 트랜지스터(1005)의 콜렉터 단자는 DC 모터(1006)에 접속되고, 트랜지스터(1005)의 이미터 단자는 접지된다. 트랜지스터(1005)는 트랜지스터(1005)의 베이스 전압에 기초하여 콜렉터 단자와 이미터 단자 사이에 흐르는 전류를 제어함으로써, DC 모터(1006)를 제어한다. DC 모터(1006)의 샤프트 상에 인코더(1007)가 설치된다. 인코더 센서(1008)는 인코더(1007)로부터 방출된 인코더 펄스를 검지하고, 센서 입력부(1009)에 출력한다. 센서 입력부(1009)는 인코더 센서(1008)로부터 입력된 인코더 펄스의 주기를 검지하고, 인코더 펄스의 주기를 제어부(1001)에 출력한다. 제어부(1001)는 입력된 인코더 펄스의 주기에 기초하여, DC 모터(1006)의 회전 속도를 산출한다.

제어부(1001)는 산출된 DC 모터(1006)의 회전 속도가 소정의 속도 미만이라고 판단할 경우, PWM 생성부(1002)에 대해 설정할 PWM 신호의 펄스 폭 값을 증가시킨다. 한편, 제어부(1001)는 산출된 DC 모터(1006)의 회전 속도가 소정의 속도를 초과한다고 판단할 경우, PWM 생성부(1002)에 대해 설정할 PWM 신호의 펄스 폭 값을 감소시킨다. 따라서, 제어부(1001)는 DC 모터(1006)를 제어한다.

도 6b에는 도시되지 않지만, DC 모터(1006)는 인코더(1007) 외에도, 예를 들어, 기어들, 롤러들, 타이어들, 아암들 등의 구동될 객체들에 접속된다. DC 모터(1006)는 부하 변동 등에 기인해서 동작 중의 회전 속도가 변동한다. 본 실시예에서는, DC 모터(1006)의 회전 속도 변동을 감소시키기 위해, 인코더 펄스의 주기에 기초하여 PWM 신호의 펄스 폭을 제어하는 피드백 제어가 수행된다. 이때, 제어 조건으로서, 빠른 동작이 요구될 경우나, 보다 높은 정밀도의 속도 제어를 수행할 필요가 있는 경우에, 트랜지스터(1005)의 베이스 전압의 제어를, 보다 높은 정밀도로 보다 고속으로 수행할 필요가 있다. 게다가, 트랜지스터(1005)의 베이스 전압을 고속으로 제어하기 위해서는 PWM 생성부(1002)에 의해 생성되는 PWM 신호의 주기를 줄이고, 보다 높은 고정밀도로 베이스 전압을 제어하기 위해서는 PWM 신호의 출력 분해능을 증가시킨다. 이 경우들 중 어느 한 경우에서, PWM 생성부(1002)에 의해 생성되는 PWM 신호를, 보다 고속으로 턴 온 및 오프하도록 구성된 회로를 제공할 것이 요구된다. 그러한 경우에도, 전술한 본 실시예에 따른 PWM 신호 생성 장치가 이용될 수 있다.

전술한 바와 같이, 본 실시예에 따르면, 높은 분해능으로 PWM 신호의 펄스 폭을 제어하는 것이 가능하다.

[제2 실시예]

[화상 형성 장치]

(원고 반송부)

도 7은 본 발명의 제2 실시예에 따른 디지털 복합기 본체(이하, 간단히 "본체"라고도 지칭함)의 구성의 도해이다. 원고 반송부(130)는 다음과 같이 구성된다. 즉, 원고 배치대(131)에 세트된 원고들은 급지 롤러(132)에 의해 한 매씩 원고 판독 위치까지 반송된다. 원고 판독 위치는 원고의 판독 동작이 원고 판독부(120)에 의해 수행되는 소정의 위치를 나타낸다. 원고는 모터(136)에 의해 구동되는 원고 반송 벨트(137)에 의해 원고 판독 위치까지 반송된다. 원고의 판독 동작 후에, 플래퍼(flapper)(135)에 의해 반송 경로가 변경되고, 모터(136)를 역방향으로 회전시킴으로써, 원고가 배출 트레이(138)에 배출된다.

(화상 판독부)

원고 판독부(120)는 다음과 같이 구성된다. 노광 램프(122)는 형광 램프 및 할로겐 램프를 포함하고, 노광 램프(122)의 길이 방향에 대하여 직교하는 방향으로 이동하면서, 원고 적재 유리(원고대)(126) 상의 원고를 조사한다. 노광 램프(122)의 조사를 통해 원고에 의해 반사된 산란 광은 제1 미러 대(121) 및 제2 미러 대(123)에 의해 반사되어, 렌즈(124)에 도달한다. 이때, 제1 미러 대(121)의 이동에 대하여 제2 미러 대(123)는 제1 미러 대(121)의 속도의 1/2의 속도로 이동하고, 조사된 원고 표면과 렌즈(124) 사이의 거리는 일정하게 고정된 거리로 유지된다. 제1 미러 대(121)와 제2 미러 대(123)는 모터(125)에 의해 구동되어 이동한다. 원고의 화상은 제1 미러 대(121), 제2 미러 대(123), 및 렌즈(124)를 통해, 라인 형상들로 배열된 몇천 개의 수광 소자들을 갖는 CCD 라인 센서(127)의 수광부 상에 결상되고, CCD 라인 센서(127)에 의해 연속적으로, 라인 단위로 광전 변환 처리를 받게 된다. CCD 라인 센서(127)에 의해 광전 변환된 신호는 신호 처리부(128)에 의해 처리되어, 출력된다.

(화상 형성부)

화상 형성부(1100)는 다음과 같이 구성된다. 즉, 노광 제어부는 신호 처리 부(128)로부터 출력된 화상 신호 출력에 기초하여, 화상 처리부(113)에 의해 전자사진의 특성에 대응하는 처리를 수행한다. 노광 제어부는 레이저 광을 출사하도록 구성된 레이저 다이오드(1101)를 구동하고, 고정 속도로 회전하고 있는 감광체인 감광 드럼(1107)의 표면에 광 빔을 인가한다. 이때, 드럼 형상을 갖는 감광 드럼(1107)의 회전 샤프트 방향과 평행하게 모터(1103)에 의해 회전되는 회전 다면경(1102)을 사용해서 광 빔을 주사한다. 감광 드럼(1107)은, 광 빔을 조사하기 전에, 사전-노광 램프(도시되지 않음)에 의해 감광 드럼(1107) 상에 잔류하고 있는 전하들이 제거되고, 대전기(도시되지 않음)에 의해 감광 드럼(1107)의 표면이 균일하게 대전되도록 구성된다. 따라서, 감광 드럼(1107)은 회전되면서 광 빔으로 조사됨으로써, 감광 드럼(1107)의 표면에 잠상이 형성된다. 그 후, 현상 디바이스(1104)는 감광 드럼(1107)의 표면에 형성된 잠상을 소정의 색의 현상제(토너)에 의해 현상함으로써 잠상을 가시화한다.

후술하는 바와 같이 전사지들을 수납하도록 구성된 급지 단들(140, 150, 160, 170) 및 급지 데크(180)로부터 반송된 전사지들은 레지스트레이션(registration) 롤러들(1106)까지 반송된다. 레지스트레이션 롤러들(1106)은 센서(1105)를 사용해서 전사지의 도달을 검지하고, 감광 드럼(1107) 상에 형성된 화상의 리딩 에지와, 전사지의 리딩 에지 둘 다에 대해 적합한 타이밍에 전사지를 급지한다. 전사 대전기(1108)는 감광 드럼(1107) 상에 현상된 토너 화상을, 급송된 전사지에 전사한다. 감광 드럼(1107) 상의 전사 후 표면에 남은 토너가 클리너(도시되지 않음)에 의해 제거된다. 토너 화상이 전사된 전사지는, 감광 드럼(1107)이 큰 곡률을 갖기 때문에, 감광 드럼(1107)으로부터 분리되기 쉽다. 또한, 제전 바늘(도시되지 않음)에 전압을 인가함으로써, 감광 드럼(1107)과 전사지 간의 흡착력을 약화시키고, 이에 의해 분리를 용이화한다.

분리된 전사지는 정착부(1109)에 보내지고, 토너가 전사지에 정착된다. 정착부(1109)는 세라믹 히터(110), 필름(111), 및 두 개의 롤러들을 포함한다. 세라믹 히터(110)로부터 방출된 열은 얇은 필름(111)을 통해 전사지 상의 토너에 효율적으로 전도된다. 방향 플래퍼(112)는 정착 처리된 후의 전사지의 배출처를 동작 모드에 따라서 트레이(114)와 반송 유닛(190) 간에 전환한다. 반송 유닛(190)은 전사지를 후술하는 후처리 장치(10)에 반송하도록 구성된 유닛이고, 반송 롤러들(191)을 통해 전사지를 반송한다.

급지 단들(140, 150, 160, 170)은 본체에 제공된 급지 단들이며, 동일 메커니즘을 갖도록 구성된다. 급지 데크(180)는 급지 단들(140, 150, 160, 170)보다 더 많은 양의 전사지들을 더 수납할 수 있는 데크 급지 단이다. 급지 단들(140, 150, 160, 170)은 실질적으로 동일한 구성을 갖고, 따라서 급지 단(140)의 구성을 아래에 설명한다.

전사지들을 수납하도록 구성된 카세트(141)의 바텀 면에는 리프트 업 모터(143)에 의해 수직으로 이동될 바텀 판(142)이 배치된다. 바텀 판(142)이 상승함으로써, 카세트(141)에 수납된 전사지가 소정의 대기 높이에서 대기하게 해준다. 소정의 위치에서 대기하고 있는 전사지는 픽업 롤러(144)를 사용해서 급지 롤러 쌍(145)까지 반송된다. 급지 롤러 쌍(145)은 전사지를 급송하는 방향과 역회전 방향에서 토크를 걸 수 있고, 이에 의해 전사지들의 중복 이송을 방지하면서 전사지를 한 매씩 시트 반송로에 송출한다. 반송 롤러들(146)은 급지 단(140) 아래에 위치된 어떤 급지 단들(150, 160, 170) 중 어느 하나로부터 반송된 전사지를 상방으로 더 반송하도록 구성된 롤러 쌍이다. 급지 단들(150, 160, 170)은 각각, 카세트들(151, 161, 171), 바텀 판들(152, 162, 172), 리프트 업 모터들(153, 163, 173), 픽업 롤러들(154, 164, 174), 급지 롤러 쌍들(155, 165, 175)을 포함한다. 급지 단들(150, 160)은 각각 반송 롤러들(156)과 반송 롤러들(166)을 포함한다.

급지 데크(180)는 다음과 같이 구성된다. 즉, 급지 데크(180)는 전사지들을 수납하도록 구성된 시트 컨테이너(181)를 포함하고, 시트 컨테이너(181)의 바텀 면에도 전사지를 대기 위치까지 상승시키도록 구성된 바텀 판(182)이 배치된다. 바텀 판(182)은 모터(183)에 의해 회전되는 벨트에 접속되고, 벨트의 이동에 기초하여 바텀 판(182)의 상승 및 하강이 제어된다. 대기 위치에 존재하는 전사지는 픽업 롤러(185)에 의해 급지 롤러 쌍(184)까지 반송되고, 급지 롤러 쌍(184)은 본체의 급지와 마찬가지로, 전사지들의 중복 이송을 방지하면서 전사지를 반송로에 반송한다.

(후처리 장치)

후처리 장치(10)는 다음과 같이 구성된다. 즉, 롤러들(11)은 화상 형성부(1100)로부터 반송되어 온 전사지를 후처리 장치(10)의 내부에 수취한다. 수취된 전사지의 출력처로서 트레이(14)가 선택되는 경우에, 플래퍼(12)에 의해 반송 방향이 전환되고, 롤러들(13)에 의해 전사지가 트레이(14)에 배출된다. 트레이(14)는 예를 들어, 통상 처리 중의 인터럽트로서 수행되는 처리의 배출처로서, 일시적으로 사용될 트레이이다.

트레이(18)와 트레이(19)는 전사지의 통상의 사용을 위해 준비된 트레이들이다. 트레이들(18, 19)은 플래퍼(12)에 의해 반송로가 하방으로 전환된 후에, 그리고 플래퍼(33)에 의해 반송로가 롤러들(16) 쪽으로 더 전환될 때 선택된다. 플래퍼(33) 및 플래퍼(34)에 의해 반송로가 수직 하방으로 전환될 때, 전사지의 반송 방향은 롤러들(15)에 의해 역방향으로 바뀐다. 이 경우, 전사지는 뒤집혀서 배출된다. 트레이(18 또는 19)에 전사지를 배출할 때, 스테이플러(17)를 사용한 스테이플 처리가 수행될 수 있다. 또한, 시프트 모터(20)를 사용해서 트레이(18) 및 트레이(19) 자체들을 수직으로 이동시킴으로써, 전사지의 출력처로서 트레이(18)와 트레이(19) 간의 스위칭을 행한다.

트레이(27)는 복수의 전사지들이 제본 처리를 받을 때 사용될 배출 트레이이다. 전사지들은 롤러들(15)로부터 롤러들(21)을 통해 1차 축적부(23)에 반송된다. 1차 축적부(23)에는 소정의 매수의 전사지들이 축적된다. 1차 축적부(23)에 소정의 매수의 전사지들이 축적된 후, 복수의 전사지들은 스테이플러(24)에 의한 제본 처리를 받는다. 제본 처리가 종료될 때, 플래퍼(25)의 방향이 변경되어, 전사지들을 축적하기 위한 방향과는 역방향으로 롤러들(22)을 회전시켜, 제본 처리를 받은 전사지들은 롤러들(26)을 통해 트레이(27)에 배출된다.

[레이저 다이오드의 제어에의 적용 예]

도 8a는 본 실시예에 따른 화상 처리부(113)와 레이저 다이오드(1101)의 도해이다. 화상 처리부(113)에 의해 생성된 화상 데이터(1201)는 해상도 1200dpi(화소당 약 21㎛)를 갖고, 0부터 15까지 범위의 16 계조 레벨들의 농도 값을 갖는다. 화상 데이터(1201)는 제1 실시예에서 설명되는 PWM 생성부(202)를 본 실시예에 적용하여 획득된 PWM 생성부(1202)에 의해, 입력된 화상 데이터(1201)를 PWM 신호인 레이저 구동 신호로 변환한다. PWM 생성부(1202)는 생성한 레이저 구동 신호를 트랜지스터(1203)의 베이스 단자에 출력한다. 트랜지스터(1203)는 콜렉터 단자에 전류 제한 저항(1204)이 접속되고, 이미터 단자에 레이저 다이오드(1101)의 애노드 단자가 접속된다. 레이저 다이오드(1101)는 접지된 캐소드 단자를 갖는다. PWM 생성부(1202)는 트랜지스터(1203)를 제어함으로써, 레이저 다이오드(1101)의 구동 전류가 트랜지스터(1203)와 전류 제한 저항(1204)에 의해 제어되게 해준다. 그 결과, 발광의 광 강도가 제어된다.

(PWM 생성부)

도 8b는 본 실시예에 따른 PWM 생성부(1202)의 상세를 나타낸다. 도 1을 참조하여 실시예 1에서 설명된 구성의 컴포넌트들과 동일한 컴포넌트들은 동일한 참조 부호에 의해 나타내고, 그 설명을 생략한다. 화상 데이터(1201)인 입력 데이터(101)는 RAM(1302)으로부터 판독된 화상 데이터에 대응하는 룩업 테이블(LUT)(1301)의 테이블 데이터에 의해 변환되어, 비트 데이터 삽입-추출부(1303)에 출력된다. 이때, LUT(1301)에 입력되는 입력 데이터(101)는 화소들의 계조 레벨들을 나타내는 0부터 15까지 범위의 16개의 값들을 갖는 데이터이고, RAM(1302)의 어드레스 신호는 4비트이다. 도 9a는 RAM(1302)의 내부 데이터의 도해이다. 테이블 데이터(1401)는 하나의 화소를 44개로 분할함으로써 획득된다. 예를 들어, 도 9a에 파선에 의해 프레임되는, 화상 데이터(1201)가 "5"일 때 획득되는 PWM 신호의 패턴 데이터(1402)는 바이너리 데이터로 44비트의 다음과 같은 값을 갖는다. 00000000000000001111111111111000000000000000

LUT(1301)는 44비트의 바이너리 데이터를 비트 데이터 삽입-추출부(1303)에 출력한다. LUT(1301)로부터 출력된 PWM 신호의 패턴 데이터(1402)에 있어서, 비트 데이터 삽입-추출부(1303)에 의해 패턴 데이터 스트링의 비트 데이터 수가 변경된다.

(비트 데이터 삽입-추출부)

도 9b를 참조하여 비트 데이터 삽입-추출부(1303)의 동작을 설명한다. 비트 데이터 삽입-추출부(1303)는 LUT(1301)로부터 입력된 패턴 데이터(1502)에/로부터 소정의 위치에서 1-비트 데이터를 삽입 및 추출할 수 있다. 하나의 화소를 소정의 수로 분할할 경우, 분할 화소의 폭은 하나의 화소의 폭을 소정의 수로 제산함으로써 획득된다. 본 실시예에서는, 하나의 화소를 44개로 분할하고, 따라서 분할 화소의 폭은 하나의 화소의 1/44이다. 1-비트 데이터는 하나의 분할 화소에 대응한다. 예를 들어, 도 9b에서, 비트 데이터 삽입-추출부(1303)가 분할 화소를 패턴 데이터(1502)에 소정의 위치에서 삽입한다. 그 결과, 패턴 데이터(1501)에는 분할 화소(1503)가 두 개의 위치들에 삽입된다. 그러므로, 분할 화소(1503)가 삽입되기 전에 획득된 패턴 데이터(1502)에 비해, 패턴 데이터에 포함되는 패턴 데이터(1501)의 비트 데이터 수가 2개 더 많아진다. 비트 데이터 수가 두 개 더 많아지기 때문에 하나의 화소에 대응하는 비트 데이터 수가 더 많아지기 때문에, 데이터의 관점에서 하나의 화소가 더 커진다. 비트 데이터 삽입-추출부(1303)는 하나의 화소를 소정의 수로 분할할 때, 그 소정의 수가 분모인 단위 분수만큼 패턴 데이터(1502)의 길이를 변경할 수 있다.

비트 데이터 삽입-추출부(1303)는 분할 화소의 삽입-추출 동작을 메인 주사 방향을 따른 위치에서 적절히 수행함으로써, 메인 주사 방향을 따르는 화상 부분의 배율을 보정할 수 있다. 회전 다면경(1102)을 사용하는 레이저 주사 시스템의 광학 왜곡으로 인해 발생하는 화상의 왜곡을 보정하기 위해, 보다 높은 정밀도로 배율을 보정하는 것이 요구된다. 그러므로, 비트 데이터 삽입-추출부(1303)에 의해 삽입 추출되는 분할 화소의 하나의 분할 화소의 길이가 작아질수록, 보다 높은 정밀도로 보정이 수행될 수 있다. 이를 위해, 하나의 화소의 분할 수를 더 증가시키는 것이 요구된다.

비트 데이터 삽입-추출부(1303)에 의해 분할 화소가 삽입-추출되어, 변경된 배율을 갖는 패턴 데이터(1501)가 FIFO(103)에 출력된다. FIFO(103)는 FIFO 버퍼(402)를 사용하여, 입력된 패턴 데이터(1501)에 대응하는 (44비트) ± (몇 개의 비트)의 데이터 폭으로, 제1 실시예에서 설명된 8비트 단위의 시프트 동작 및 8비트 패턴의 출력 동작을 행한다. FIFO(103)은 8비트 패턴 데이터를 인코더(105)에 출력한다. 후속적으로 수행될 처리는 제1 실시예의 것과 마찬가지이고, 따라서 그 설명을 생략한다.

전술한 바와 같이, 본 실시예에 따르면, 높은 분해능으로 PWM 신호의 펄스 폭을 제어하는 것이 가능하다.

예시적 실시예들을 참조하여 본 발명이 기술되었지만, 본 발명은 개시된 예시적 실시예들에 제한되지 않는다는 것을 이해할 것이다. 다음의 청구항들의 범위는 그러한 변형들 및 등가의 구성들 및 기능들을 포괄하도록 최광의의 해석에 따라야 한다.

Claims (6)

1. PWM 신호를 생성하도록 구성된 PWM 신호 생성 장치이며,
   동일한 주파수 및 상이한 위상들을 갖는 복수의 클록 신호들을 생성하도록 구성된 클록 생성 회로;
   상기 PWM 신호의 펄스 폭을 나타내는 입력 데이터를 복수의 비트 데이터를 포함하는 비트 패턴으로 변환하도록 구성된 변환 회로;
   상기 변환 회로에 의해 변환된 상기 비트 패턴을 일시적으로 저장하고, 저장된 상기 비트 패턴에 포함된 최상위 비트(uppermost bit) 측의 복수의 비트 데이터를 상기 복수의 클록 신호들 중 하나의 클록 신호와 동기화하여 출력하도록 구성된 버퍼 회로;
   상기 버퍼 회로로부터 출력된 상기 복수의 비트 데이터에 기초하여, 상기 클록 생성 회로에 의해 생성된 상기 복수의 클록 신호들의 각각의 클록들과 동기화된 복수의 인코딩된 신호들을 생성하도록 구성된 인코딩 회로; 및
   상기 인코딩 회로로부터 출력된 복수의 인코딩된 신호들로부터 PWM 신호를 생성하도록 구성된 디코딩 회로를 포함하고,
   상기 인코딩 회로는, 상기 복수의 클록 신호들 중 각각의 상이한 클록 신호들과 상기 복수의 비트 데이터 중 각각의 부분들이 입력되는 복수의 인코더들을 포함하고,
   상기 버퍼 회로로부터 출력된 상기 복수의 비트 데이터의 부분들은 서로 위상이 일치하지 않고, 상기 복수의 인코더들에 각각 입력되며,
   상기 복수의 인코더들은 입력된 비트 데이터에 기초하여 상기 복수의 인코딩된 신호들을 생성하도록 구성되고,
   상기 디코딩 회로는 상기 PWM 신호를 생성하기 위해, 상기 복수의 인코더들에 의해 생성된 상기 복수의 인코딩된 신호들의 배타적 논리합을 획득하도록 구성되는, PWM 신호 생성 장치.
2. 제1항에 있어서,
   상기 인코딩 회로는, 각각의 클록들의 상승 타이밍 또는 하강 타이밍에 대응하는 상기 비트 패턴의 비트 위치에서, 상기 비트 패턴의 값에 변화가 있을 때, 출력 값을 반전시키도록 구성되는, PWM 신호 생성 장치.
3. 제1항에 있어서,
   상기 디코딩 회로는 배타적 논리합 회로를 포함하는, PWM 신호 생성 장치.
4. 모터 제어 장치이며,
   모터;
   상기 모터의 주기를 검지하도록 구성된 센서;
   PWM 신호를 생성하도록 구성된 PWM 신호 생성 장치; 및
   상기 센서의 검지 결과에 기초하여, 상기 PWM 신호 생성 장치로부터 출력되는 PWM 신호의 펄스 폭을 제어함으로써 상기 모터를 제어하도록 구성된 제어부를 포함하고,
   상기 PWM 신호 생성 장치는,
   동일한 주파수 및 상이한 위상들을 갖는 복수의 클록 신호들을 생성하도록 구성된 클록 생성 회로;
   상기 PWM 신호의 펄스 폭을 나타내는 입력 데이터를 복수의 비트 데이터를 포함하는 비트 패턴으로 변환하도록 구성된 변환 회로;
   상기 변환 회로에 의해 변환된 상기 비트 패턴을 일시적으로 저장하고, 저장된 상기 비트 패턴에 포함된 최상위 비트 측의 복수의 비트 데이터를 상기 복수의 클록 신호들 중 하나의 클록 신호와 동기화하여 출력하도록 구성된 버퍼 회로;
   상기 버퍼 회로로부터 출력된 상기 복수의 비트 데이터에 기초하여, 상기 클록 생성 회로에 의해 생성된 상기 복수의 클록 신호들의 각각의 클록들과 동기화된 복수의 인코딩된 신호들을 생성하도록 구성된 인코딩 회로; 및
   상기 인코딩 회로로부터 출력된 복수의 인코딩된 신호들로부터 PWM 신호를 생성하도록 구성된 디코딩 회로를 포함하고,
   상기 인코딩 회로는, 상기 복수의 클록 신호들 중 각각의 상이한 클록 신호들과 상기 복수의 비트 데이터 중 각각의 부분들이 입력되는 복수의 인코더들을 포함하고,
   상기 버퍼 회로로부터 출력된 상기 복수의 비트 데이터의 부분들은 서로 위상이 일치하지 않고, 상기 복수의 인코더들에 각각 입력되며,
   상기 복수의 인코더들은 입력된 비트 데이터에 기초하여 상기 복수의 인코딩된 신호들을 생성하도록 구성되고,
   상기 디코딩 회로는 상기 PWM 신호를 생성하기 위해, 상기 복수의 인코더들에 의해 생성된 상기 복수의 인코딩된 신호들의 배타적 논리합을 획득하도록 구성되는, 모터 제어 장치.
5. 감광체에 레이저 빔을 조사해서 잠상을 형성하도록 구성된 광 주사 장치이며,
   상기 레이저 빔을 출사하도록 구성된 레이저 다이오드;
   PWM 신호를 생성하도록 구성된 PWM 신호 생성 장치; 및
   상기 PWM 신호 생성 장치로부터 출력된 PWM 신호에 기초하여 상기 레이저 빔의 광 강도를 제어하도록 구성된 제어 유닛을 포함하고,
   상기 PWM 신호 생성 장치는,
   동일한 주파수 및 상이한 위상들을 갖는 복수의 클록 신호들을 생성하도록 구성된 클록 생성 회로;
   감광체 상에 토너상을 형성하기 위한 화상 데이터를 복수의 비트 데이터를 포함하는 비트 패턴으로 변환하도록 구성된 변환 회로;
   상기 변환 회로에 의해 변환된 상기 비트 패턴을 일시적으로 저장하고, 저장된 상기 비트 패턴에 포함된 최상위 비트 측의 복수의 비트 데이터를 상기 복수의 클록 신호들 중 하나의 클록 신호와 동기화하여 출력하도록 구성된 버퍼 회로;
   상기 버퍼 회로로부터 출력된 상기 복수의 비트 데이터에 기초하여, 상기 클록 생성 회로에 의해 생성된 상기 복수의 클록 신호들의 각각의 클록들과 동기화된 복수의 인코딩된 신호들을 생성하도록 구성된 인코딩 회로; 및
   상기 인코딩 회로로부터 출력된 복수의 인코딩된 신호들로부터 PWM 신호를 생성하도록 구성된 디코딩 회로를 포함하고,
   상기 인코딩 회로는, 상기 복수의 클록 신호들 중 각각의 상이한 클록 신호들과 상기 복수의 비트 데이터 중 각각의 부분들이 입력되는 복수의 인코더들을 포함하고,
   상기 버퍼 회로로부터 출력된 상기 복수의 비트 데이터의 부분들은 서로 위상이 일치하지 않고, 상기 복수의 인코더들에 각각 입력되며,
   상기 복수의 인코더들은 입력된 비트 데이터에 기초하여 상기 복수의 인코딩된 신호들을 생성하도록 구성되고,
   상기 디코딩 회로는 상기 PWM 신호를 생성하기 위해, 상기 복수의 인코더들에 의해 생성된 상기 복수의 인코딩된 신호들의 배타적 논리합을 획득하도록 구성되는, 광 주사 장치.
6. 제5항에 있어서,
   상기 PWM 신호 생성 장치는 분모가 미리 정해진 수인 단위 분수만큼 상기 비트 패턴의 길이를 변경하도록 구성되는, 광 주사 장치.

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