JP4065512B2 - データ処理装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、複写機、ファクシミリ、プリンタ等によりデータを処理するデータ処理装置に関する。
【０００２】
【従来の技術】
上述したようなデータ処理装置を構成する複数の機能ユニットには、各々の機能制御用の信号が相互に送受信されており、多機能化・高速化が進む中で、機能増加・並列処理等による回路規模の増大、電力消費の増加、伝送信号の増加等によってノイズ源は増加してきている。
【０００３】
従来の上述したようなデータ処理装置では、読取部で読み取られたデータは、原稿サイズの読み取り領域外に相当するデータにも拘らず、画像形成部へインターフェイスを介して送られていた。
【０００４】
【発明が解決しようとする課題】
しかし、従来のデータ処理装置では、読取部で読み取られたビデオ信号や、他のロジック系から回り込んでくる周波数成分によるノイズが発生していた。特に、読取部からデータ形成部へ送られるインターフェイスの箇所においてノイズが発生している。
【０００５】
データ処理装置のような事務機を含めた電子機器を製品として提供するためには、その製品仕様を各地域毎に取り決められた電磁妨害（ＥＭＩ）の規制内に収める必要があり、装置から外部に対してノイズ源とならないように装置側からの放射を無くしたり、弱めたりする対策を施す必要がある。
【０００６】
本発明は、上述した従来技術の有する問題点を解消するためになされたもので、その目的は、ユニット間伝送媒体等からのノイズの放射を低減することを可能にしたデータ処理装置を提供することである。
【０００７】
【課題を解決するための手段】
上記目的を達成するために本発明のデータ処理装置は、原稿の主走査及び副走査方向を走査してデータを読み取る読取手段と、該読取手段により読み取られたデータに対して所定の処理を行うデータ処理手段とを有するデータ処理装置において、前記原稿のサイズを判定する判定手段と、前記判定手段の判定結果に基づいて前記データの読取領域を設定する読取領域設定手段と、前記データ処理手段から出力された信号が前記読取領域設定手段により設定された読取領域外における信号である場合に該出力された信号を接地レベルに固定する固定手段とを有し、前記固定手段は、主走査１ライン毎に出力される主走査同期信号を前記原稿のサイズに等しい所定のカウント数だけカウントしたことに応じて、前記データ処理手段からの信号の出力を停止することを特徴とする。
【００１４】
【発明の実施の形態】
以下、本発明の一実施の形態を図面に基づき説明する。
【００１５】
図１は、本発明の一実施の形態に係る画像処理装置（データ処理装置）を含む画像形成装置の概略構成を示す側面図である。
【００１６】
尚、原稿自動搬送装置を用いて画像（データ）読み取りを行っても、原稿台に原稿を置いて画像（データ）読み取りを行っても、画像形成装置の実動作に違いは生じない。そこで、説明の簡略化のため、以下、原稿台に原稿を置いて画像（データ）読み取りを行った場合の画像形成装置の構成として説明する。
【００１７】
図１において、１００は画像形成装置で、大別して原稿読取部１０１と、イメージ出力部（プリンタ部）１０２とから成る。
【００１８】
原稿読取部１０１は、第１ミラー１０３、第２ミラー及び第３ミラー１０４、原稿照明手段１０５、原稿台ガラス１０６、ＣＣＤ（光電変換素子）１０７、原稿圧板（原稿自動搬送手段）１０８、リーダーコントローラ１０９、集光レンズ１１０、圧板検出スイッチ（ＳＷ）レバー１１１、反射型原稿サイズ検知センサ１１２及び第１ミラー台ユニット１１３を有している。原稿圧板１０８は、原稿を原稿台ガラス１０６に押し付け、原稿が浮き上がらないようにするために用いられるものである。
【００１９】
イメージ出力部１０２は、レーザーユニット１１４、現像器１１５、転写帯電器１１６、定着器１１７、排紙ローラ１１９、ホッパー１２０、両面パス１２１、被転写紙用カセット１２２，１２３、折り返しミラー１２４、システムコントローラ１２５、ＢＤ検知センサ１２６、クリーナ１２７、感光ドラム１２８、前露光手段１２９、搬送ベルト１３０、ソート手段１３１及び操作部１３２を有している。
【００２０】
画像形成装置１００において、原稿を画像読取部１０１にセットする際には、原稿圧板１０８を開き、原稿を原稿台ガラス１０６上にセットし、原稿圧板１０８を閉じると言った動作を伴う。この際に、原稿圧板１０８は、圧板検出スイッチ（ＳＷ）レバー１１１を押し込む動作を行い、この圧板検出スイッチレバー１１１の押し込まれ具合によって原稿圧板１０８の状態を検出する。圧板検出スイッチレバー１１１を検出するフォトセンサは、図１には不図示であるが、各々圧板閉じかけ状態・開状態を検出可能な位置関係に配置されている。
【００２１】
原稿圧板１０８の閉状態検出に伴い第１ミラー台ユニット１１３上にセットされた原稿照明手段１０５を点灯制御すると共に、反射型原稿サイズ検知センサ１１２をイネーブル（ＥＮＡＢＬＥ）状態に制御し、ＣＣＤ１０７の駆動制御を開始する。ＣＣＤ１０７の立ち上がり及び原稿照明手段１０５の光量立ち上がり時間が約３０ｍｓｅｃ位あるので、その時間分待機して、１回目の原稿サイズ検出を行い、２回目以降ＣＣＤ１０７の読み取り値と反射型原稿サイズ検知センサ１１２の検出結果を１００ｍｓｅｃ間隔でモニタし、その検出結果を元に正確な原稿のサイズを検出する。
【００２２】
原稿照明手段１０５によって照射された光は、被照射対象物（原稿）から光イメージ信号として反射し、第１ミラー１０３、第２ミラー及び第３ミラー１０４、集光レンズ１１０を介して、ＣＣＤ１０７に結像される。ＣＣＤ１０７によって読み取られたイメージ信号を元に、リーダーコントローラ１０９の内部で原稿の主走査幅を判定し、同時に、画像原稿の副走査方向の判定を反射型原稿サイズ検知センサ１１２によって行う。原稿サイズの検出が終了すると、システムコントローラ１２５を介して、操作部１２６に原稿サイズの検出結果が送信され、不図示の表示手段に原稿サイズの検出結果が表示される。
【００２３】
操作部１３２上の不図示のコピーボタンを押すと、原稿サイズの検出結果に応じた原稿走査を第１ミラー台ユニット１１３が行い、リーダーコントローラ１０９上で原稿イメージ信号を生成する。生成されたイメージ信号は、システムコントローラ１２５を介してイメージ出力部１０２へ送られる。
【００２４】
次に、イメージ出力部１０２の動作の流れを説明する。
【００２５】
システムコントローラ１２５より送られて来たイメージ信号は、レーザーユニット１１４によって折り返しミラー１２４を介して感光ドラム１２８に照射され、この感光ドラム１２８の周面に潜像が形成される。
【００２６】
この際、レーザーの書き込み動作は、ＢＤ検知センサ１２６によって主走査方向の同期制御が行われている。クリーナ１２７は、感光ドラム１２８上に残ったトナーを除去するものである。また、前露光手段１２９は、潜像を形成する前段階における露光を行うものである。感光ドラム１２８の周面に形成された潜像は、現像器１１５によってトナーが載せられ、転写帯電器１１６によって被転写紙１３３上にトナー画像が転写される。トナー像が転写された被転写紙１３３は、搬送ベルト１３０によって定着器１１７に搬送され、この定着器１１７によって熱定着され、補助ローラを介して排紙ローラ１１９によって装置外に排紙される。ソート手段１３１は、プリント出力を仕分けするものである。
【００２７】
ここで、操作部１３２より両面コピー動作が選択された場合には、ホッパー１２０が被転写紙１３３の経路を切り替え、両面パス１２１を介して再度転写帯電器１１６へ搬送される。
【００２８】
次に、本実施の形態に係る画像形成装置１００のユニット構成について、図２を用いて説明する。
【００２９】
図２は、本実施の形態に係る画像形成装置１００のユニット構成を示すブロック図であり、機能別にユニット構成となっている。
【００３０】
図２において、２０１は原稿イメージを読み取るＣＣＤユニット、２０２は画像形成装置１００のコントロールユニット（ＲＣＯＮ）、２０３はプリンタ部１０２との接続Ｉ／Ｆ（インターフェイス）ユニットである。これらのユニット間は、接続媒体２０４，２０５を介して接続されており、距離が近い場合には、ハーネス（束線）よりはカードケーブル（ＦＦＣ）等が用いられることが多い。また、図２において、２０６はＡ／Ｄコンバータ、２０９は画像処理装置（データ処理装置）、２１１は画像形成装置１００内部の敷居板である。
【００３１】
ＣＣＤユニット２０１では、ノイズの放射源となり易い部品としては、不図示のＣＣＤ及びＣＣＤドライバＩＣ（集積回路）等の比較的駆動負荷が大きい部品と、Ａ／Ｄコンバータ２０６が挙げられる。このＡ／Ｄコンバータ２０６において高速にアナログ・デジタル変換処理を行った場合に出力されるビデオ（ｖｉｄｅｏ）信号もノイズの発信源となり得るが、入力される全てのデータをこのＡ／Ｄコンバータ２０６で変換した際の負荷が大きく、電源・ＧＮＤ（接地）の変換時の電流引き込みに起因したノイズ２０７の発信源となり得る。これらが起因して放射ノイズ２０８が伝送媒体から出て行くのを停止する手法として、不必要な時にはＡ／Ｄコンバータ２０６の変換動作を停止させることが有効である。
【００３２】
ＲＣＯＮ２０２においては、ＣＣＤユニット２０１から入力されたビデオ信号を処理する画像処理手段（データ処理手段）２０９の内部で様々な画像処理（データ処理）を行うわけであるが、ビデオ信号の周波数成分に含まれたノイズ成分がＩ／Ｆユニット２０３への伝送媒体から符号２１０に示す様に放射されるのを抑制するために、画像処理手段２０９の最終出力段に近い部分に信号セレクト手段を設け、装置としてビデオ信号を用いない時には、このビデオ信号を全てＧＮＤ（接地）レベルに固定する固定手段を設け、ノイズ成分を分離する構成とした。
【００３３】
次に、本実施の形態に係る画像処理装置（データ処理装置）のハード構成について、図３を用いて説明する。
【００３４】
図３は、本実施の形態に係る画像処理装置（データ処理装置）のハード構成を示すブロック図である。
【００３５】
図３において、３０１はＣＰＵ（中央演算処理装置）、３０２はデータ・アドレスバス、３０３は画像処理・駆動制御部、３０４はフラッシュメモリ等のＲＯＭ（リードオンリーメモリ）、３０５はＲＡＭ（ランダムアクセスメモリ）、３０６はバックアップ用のＥＥＰ−ＲＯＭ、３０７はインバータ、３０８はランプ、３０９は圧板開閉状態検知手段、３１０はＤＣ電源（ＯＮ／ＯＦＦ機能付きのレギュレータ等）、３１１は光電変換素子、３１２はドライバＩＣ（集積回路）、３１３はスイッチ（ＳＷ）で、トランジスタ等により構成され、電源と後述する原稿サイズ検知センサ（１）３１４、原稿サイズ検知センサ（２）３１５間に挿入されている。３１４は原稿サイズ検知センサ（１）、３１５は原稿サイズ検知センサ（２）、３１６はインターフェイス（Ｉ／Ｆ）、３１７はＡ／Ｄコンバータである。
【００３６】
図３において、制御の中心はＣＰＵ３０１であり、このＣＰＵ３０１には、データ・アドレスバス３０２を介して、画像処理・駆動制御部３０３、プログラムを格納したＲＯＭ（フラッシュメモリ等）３０４及びＲＡＭ３０５が接続されている。画像処理・駆動制御部部３０３の機能としては、光電変換素子３１１の駆動クロック（ｄｒｉｖｅ＿ｃｌｏｃｋ）を出力し、ドライバＩＣ３１２を介して光電変換素子３１１を駆動する機能と、光電変換素子３１１からのアナログイメージ出力信号をＡ／Ｄコンバータ３１７を介してビデオ（ｖｉｄｅｏ）信号化された画像イメージに対しシェーディング補正・線形補間・フィルタ処理等を施す機能である。圧板開閉状態検知手段３０９による原稿圧板１０８（図１参照）の閉じ掛け状態の検知信号をＣＰＵ３０１が検出すると、このＣＰＵ３０１は、インバータ３０７に対しランプＯＮ信号を発信し、ランプ３０８は点灯を開始する。同様に、スイッチ（ＳＷ）３１３がＯＮされると、原稿サイズ検知センサ（１）３１４及び原稿サイズ検知センサ（２）３１５がイネーブル（ＥＮＡＢＬＥ）状態となり、原稿サイズ検出結果をＣＰＵ３０１にリアルタイムに戻す。更に、ＤＣ電源３１０に対しＯＮ信号を発信すると、電源が光電変換素子３１１に給電開始される。
【００３７】
尚、本実施の形態に係る画像処理装置は、画像処理・駆動制御部３０３とＡ／Ｄコンバータ３１７に対する停止制御を行うものであり、その詳細については後述する。
【００３８】
図１に示す画像形成装置１００には、第１ミラー台ユニット１１３（図１参照）を副走査方向に走査する不図示の光学モータが存在しており、原稿走査時のモータ駆動テーブルは、図４に示すような台形駆動となる。
【００３９】
この図４に示すモータ駆動テーブルに沿って、本実施の形態に係る画像処理装置のビデオ（ｖｉｄｅｏ）信号出力停止制御動作について説明する。
【００４０】
図４において、４０１は原稿を走査して読み取りを行う読み取りスキャン状態を示している。また、４０２は第１ミラー台ユニット１１３（図１参照）を高速でイニシャルポジションまで戻すバックスキャン状態を示す。また、４０３は画像有効領域期間（原稿画像データとしての有効領域）を示す画像イネーブル（ＥＮＡＢＬＥ）信号を併記したものである。４０５はＨＰ（ホームポジション）から所定位置に配置された不図示のシェーディングポジションへの移動制御を示している。４０６は原稿読み取り区間、４０７はビデオ（ｖｉｄｅｏ）信号出力停止区間である。
【００４１】
次に、本実施の形態に係る画像処理装置のビデオ（ｖｉｄｅｏ）信号出力停止制御動作について、図５のフローチャートに基づき説明する。
【００４２】
図５において、まず、ステップＳ５０１で、画像形成装置１００のコピーボタンをＯＮする。このコピーボタンのＯＮ信号が、原稿読み取り開始のトリガ信号となる。この時点では、既に原稿サイズが検出されており、次のステップＳ５０２で、コピーボタンのＯＮ操作と同期してイネーブル（ＥＮＡＢＬＥ）信号の設定が、主副走査イネーブル（ＥＮＡＢＬＥ）区間設定においてクロック生成部にて行われる（このクロック生成部に関しては後述する。）。
【００４３】
原稿走査に必要な条件が設定された後、次のステップＳ５０３で、第１ミラー台ユニット１１３（図１参照）は、光学系の調整のため、不図示のシェーディング調整用の白板読み取り位置に移動制御される。図４に示すモータ駆動テーブル上では４０５に相当する（本件では、第１ミラー台ユニット１１３のポジションとして、ホームポジション、シェーディングポジション、画先ポジションが順番に配置されている構成に基づいて説明している。）。次のステップＳ５０４で、シェーディング補正データのサンプリングが行われる期間は、画像ＥＮＡＢＬＥ（イネーブル）信号がＯＮ状態となり、前記サンプリングが終了するとＯＦＦ状態に戻される。
【００４４】
シェーディング補正データのサンプリングが終了すると、次のステップＳ５０５で、第１ミラー台ユニット１１３は原稿走査速度まで加速制御が行われ、目標速度に到達した時点で等速制御に切り換えられる。その後、次のステップＳ５０６で、画先信号が入力されるまで待ち、不図示の画先信号（原稿の先端を知らせる信号）の受信後に、次のステップＳ５０７で、画像イネーブル（ＥＮＡＢＬＥ）信号をＯＮし、図４に示すモータ駆動テーブル上の原稿読み取り区間４０６において原稿画像をビデオ（ｖｉｄｅｏ）信号として出力する。同時に画像イネーブル（ＥＮＡＢＬＥ）区間を設定するために、次のステップＳ５０８で、主走査同期信号をカウントアップする。前記ステップＳ５０８において、原稿サイズに等しい所定のカウント数だけ主走査同期信号をカウントした後に、次のステップＳ５０９で、読み取りイネーブル（ＥＮＡＢＬＥ）信号と、ビデオ（ｖｉｄｅｏ）信号の出力は停止される。即ち、図４に示すモータ駆動テーブル上のビデオ（ｖｉｄｅｏ）信号出力停止区間４０７は、ビデオ（ｖｉｄｅｏ）信号の出力が停止している。同時に、次のステップＳ５１０で、第１ミラー台ユニット１１３（図１参照）は、減速・停止制御が行われ、一旦停止後に、次のステップＳ５１１で、第１ミラー台ユニット１１３は、ホームポジションに向けてバックスキャン制御が行われる。第１ミラー台ユニット１１３が不図示のホームポジションに到達した時点で、次のステップＳ５１２で、第１ミラー台ユニット１１３は停止し、一連の画像形成プロセスが終了する。
【００４５】
以上では、画像形成プロセスに沿ったビデオ（ｖｉｄｅｏ）信号出力停止制御の説明を行ったが、実際のイネーブル（ＥＮＡＢＬＥ）信号のイメージを図６に示す。
【００４６】
図６（ａ）は、原稿台ガラス６０１上にＡ４Ｒ原稿６０２がセットされている状態を示す図である。この図６（ａ）中、領域６０３ａは画像形成装置１００の固定領域であり、ＣＣＤ１０７（図１参照）による主走査１ライン分の読み取り領域を示している。また、６０４ａが原稿サイズ検知センサ３１４，３１５（図３参照）によって決定される主走査イネーブル（ＥＮＡＢＬＥ）区間、また、６０５ａが原稿サイズ検知センサ３１４，３１５によって決定される副走査イネーブル（ＥＮＡＢＬＥ）区間である。
【００４７】
また、図６（ｂ）は、各種の信号の出力状態を示す図である。この図６（ｂ）中、６０３ｂは図６（ａ）における領域６０３ａで主走査１ライン毎に出力される主走査同期信号を示す。また、６０４ｂは原稿台ガラス１０６（図１参照）の突き当て位置「図６（ａ）における左上を突き当て基準位置とする。」を基準とし、図６（ａ）における原稿幅６０４ａを“Ｌ”区間として示している。また、６０５ｂは副走査イネーブル（ＥＮＡＢＬＥ）信号を示しており、図６（ａ）における原稿幅６０５ａに相当する。
【００４８】
次に、クロック生成部の構成について、図７及び図８を用いて説明する。
【００４９】
図７は、クロック生成部の概略構成を示すブロック図であり、同図において、７０１は画像処理手段の基本クロックとなる水晶発振器である。この水晶発振器７０１は、比較的低速のクロックを用いるが、生成されるクロックは高速クロックであり、且つ位相制御が細かく要求されることから、基本クロック（ＣＬＫ）生成部７０２によって、不図示のＰＬＬ回路を駆使し、より高速なクロック（ＴＧ１ＣＬＫ）７０３、クロック（ＣＬＫＨＰ）７０４、クロック（ＣＬＫＨＮ）７０５が生成され、且つ画像形成装置１００（図１参照）で決まる主走査同期信号（ＣＣＤＨＳＹＮＣ）７０６を生成する。
【００５０】
図７において、７１２は後述するＣＰＵ７１３用の水晶発振器であり、本件では画像処理手段の水晶発振器７０１とは異なる周波数を用いて構成したため敢えて別々に記載したが、システム上の問題が無ければ、これらを共通化することは可能である。また、７１４は画像処理手段のレジスタである。また、７１３はＣＰＵ（中央演算処理装置）で、レジスタ７１４に対して読み書きを行うことができ、データバス、アドレスバス、同期信号としてのＣＰＵクロック、書き込み用のライト（ｗｒｉｔｅ）信号及びレジスタ設定のリセット（ｒｅｓｅｔ）信号を送り、画像処理手段からの処理結果の読み取り及び設定値の書き込みを行うことができ、クロック生成部で作られる制御クロックを全て設定することができる。即ち、画像処理手段のクロック生成部がディフォルト設定として持っている初期値に対し、装置動作に最も適したクロックを設定し、装置電源投入時にＲＯＭ３０４（図３参照）から読み出した設定値をアドレスデコード（Ａｄｄｒｅｓｓ Ｄｅｃｏｄｅ）手段７１５で設定したクロック設定アドレスに設定し、データ（ｄａｔａ）保持部７１９を介して高速クロック生成部７０７に送られる。７１６はＣＰＵ７１３からの書き込み用のインターフェイスと、ＣＰＵ７１３とＡＳＩＣ内部からの書き込み用のインターフェイスであり、ＣＰＵ７１３側から読み取るデータをデータセレクタ（Ｄａｔａ Ｓｅｌｅｃｔｏｒ）７１７に書き込みデータバスから読み取るように構成したものである。７１８はアンド（ＡＮＤ）回路で、ＣＰＵ７１３からのリセット信号とＡＳＩＣ内部からのリセット信号とのアンド（ＡＮＤ）を取るように構成されており、ＣＰＵ７１３からの書き込みで動作を開始し、ＡＳＩＣ内部からの書き込みで動作終了後に設定値を元に戻せる構成となっている。７０７は高速クロック生成部で、データ保持部７１９に設定されたデータに応じて設定アドレスに対応したリングレジスタ７１１にデータが書き込まれ、アナプロクロック（ａｎａｐｒｏ ＣＬＫ）生成部７０９やＣＣＤクロック生成部７１０、画像処理手段の内部用の高速クロック生成部（内部ＣＬＫ生成部）７０８等、高速でパターンの繰り返しによって形成される制御信号生成用に用いられる。
【００５１】
図８は、各信号７０３，７０４，７０５，７０６の出力波形を示す図である。
【００５２】
図９及び図１０は、ＣＣＤ・ＡＰ制御用のクロック生成部の構成を示すブロック図であるが、上述の基本クロックを基にクロックが生成される。
【００５３】
図９は、ＣＣＤクロック生成部７１０の構成を、図１０は、アナプロクロック生成部７０９の構成を、それぞれ示すブロック図である。
【００５４】
図９において、９０１はＣＣＤクロック生成部７１０の回路構成を示している。９０２はこのＣＣＤクロック生成部７１０の動作の中心となる１４ビット（ｂｉｔ）カウンタで、ＣＣＤＨＳｙｎｃｘ(５０１ｏｒ３０６)の主走査同期信号によってロードされるロード値をカウンタ初期値とし、クロック（ＴＧ１ＣＬＫ）に同期してカウントアップする。
【００５５】
９０３，９０４，９０５はＣＣＤ駆動クロック（Ｆ１）９１０，ＣＣＤ駆動クロック（Ｆ２）９１１のブランキング期間を作るコンパレータであり、コンパレータ９０３に入力されているＦＢＬＫＳｔは、ＣＣＤ駆動クロック（Ｆ１）９１０，ＣＣＤ駆動クロック（Ｆ２）９１１のブランキング開始位置を示し、ＦＢＬＫＥｎｄは、ＣＣＤ駆動クロック（Ｆ１）９１０，ＣＣＤ駆動クロック（Ｆ２）９１１のブランキング終了位置を示している。コンパレータ９０４，９０５は、各々ＣＣＤ駆動クロック（Ｆ１）９１０，ＣＣＤ駆動クロック（Ｆ２）９１１の第１のブランキング位置の設定用であり、Ｆ１・Ｓｔ，Ｆ２・Ｓｔで各々の開始位置を設定し、Ｆ１・Ｅｎｄ，Ｆ２・Ｅｎｄで各々の終了位置を設定している。コンパレータ９０３と同じ場合には設定は同じになる。即ち、カウンタ９０２のカウント値によってパルスの開始位置と終了位置とを設定するものである。
【００５６】
コンパレータ９０３の出力とコンパレータ９０４，９０５の出力は、後段の回路でクロック（ＣＬＫＨＮ_ＣＬＫ）に同期を取った後、ＡＮＤ回路９２０，９２１で合成され、逆相のクロック（ＣＬＫＨＰ_ＣＬＫ）で再度位相制御された後に、リングレジスタ９０８，９０９によって生成される高速クロックと合成される。因みに、リングレジスタ９０８，９０９に入力されているＦ１Ｐａｔ，Ｆ２Ｐａｔは、リングレジスタ９０８，９０９に設定されるクロックパターンであり、例えば、“１０１０”のようなデータが設定されていれば１ビット（ｂｉｔ）毎に“Ｈ”、“Ｌ”を繰り返すクロックを設定でき、また、“１０００”のようなデータが設定されていれば“Ｈ”、“Ｌ”、“Ｌ”、“Ｌ”のパルスを繰り返すクロックを生成することができるものである。ＳＲＬＤはリングレジスタ９０８，９０９へＦ１Ｐａｔ(Ｆ１パターン)とＦ２Ｐａｔ(Ｆ２パターン)を読み込むロード信号である。
【００５７】
ここで、リングレジスタ９０８，９０９は、クロック（ＣＬＫＨＰ_ＣＬＫ）に同期制御されているため、上述したブランキング信号との合成時に位相がずれることは無い。ブランキング信号と高速リングレジスタ９０８，９０９で生成されたクロックパターンとの合成信号は、Ｄフリップフロップ９１０，９１１で再度位相制御された後に出力される。
【００５８】
尚、Ｄフリップフロップ９１０，９１１の前に設定されたＡＮＤ回路９２２，９２３は、クロック出力停止制御回路である。即ち、Ｃｓｔｐ信号９１６が“Ｈ”となった時には、Ｄフリップフロップ９１０，９１１への入力信号は“Ｌ”レベルとなり、出力信号は出なくなる。
【００５９】
同様に、９０６はＣＣＤ１０７（図１参照）の光電変換部に蓄積した電化を転送レジスタへシフトするシフト信号であり、ＳＨ・Ｓｔ，ＳＨ・Ｅｎｄでパルスの開始と終了位置をセットすると共に、Ｃｓｔｏｐ信号９１６によってクロックを停止制御することが可能である。
【００６０】
９１２，９１３はリングレジスタであり、ＳＲＬＤ信号によってロードされたＦＲＰａｔ(ＦＲパターン)とＦＣＰａｔ(ＦＣＰパターン)のクロックパターンを繰り返して出力する。ＦＲＢＬＫＨ，ＦＣＰＢＬＫＨは、各々ＦＲ，ＦＣＰ信号のブランキング区間のレベルを“Ｈ”とするか“Ｌ”とするかの設定手段である。ＦＲ，ＦＣＰ信号については後述する。
【００６１】
また、ＦＲＢＬＫＦｌａｇ，ＦＣＰＢＬＫＦｌａｇは、ＦＲ，ＦＣＰのＢＬＫモードの許可フラグを示している。９１４，９１５はＦＲ，ＦＣＰ信号のＢＬＫの位相制御を行う遅延回路である。ＦＣＰＤＶａｌｕｅ，ＦＲＤＶａｌｕｅは、各々遅延回路９１４，９１５の遅延を設定する設定値である。ＲＣＳＢＬＫは後述する遅延回路９１８，９１９のブランキング信号を示している。リングレジスタ９１２，９１３よって出力されたクロックと遅延回路９１４，９１５によってオフセット量を制御したブランキング信号は、Ｃｓｔｏｐ信号９１６により出力を停止することが可能である。９１８，９１９はＦＲ，ＦＣＰ信号の位相微調整用の遅延回路であり、ＦＲＤｅｌａｙ[１：０],ＦＣＰＤｅｌａｙ[１：０]によって、
“００”：ＧＮＤ（パルス出力なし）
“０１”：遅延なし
“１０”：＋１ｎｓｅｃ
“１１”：＋２ｎｓｅｃ
を設定する回路である。
【００６２】
遅延回路９１８，９１９の前段の回路９２４，９２５は位相コントロール回路であり、ＦＲＳｔＤ，ＦＣＰＳｔＤによってクロックの立ち上がりを半クロック分遅延させる設定及びＦＲＥｄＤ，ＦＣＰＥｄＤによってクロックの立ち下がりを半クロック分遅延させることが可能となる回路構成となっている。
【００６３】
ここで説明したＦＲ信号は、ＣＣＤ出力段のリセットパルスであり、ＣＣＤ１０７から出力された画素データの前画素の残電荷をリセットする働きを持たせたものである。また、ＦＣＰ信号は、ＣＣＤ１０７の画素毎のビットクランプ（１画素毎にＣＣＤ出力信号のフィードスルー部をＣＣＤ動作電圧にクランプする働き。）用のパルスである。
【００６４】
次に、アナプロクロック生成部７０９の説明を、図１０に基づき説明する。
【００６５】
図１０において、１００１はアナプロクロック生成部７０９の回路構成を示している。
【００６６】
図１０において、１００２は図９に示すカウンタ９０２によって生成されるＡＣＬＰ信号であり、アナログ信号処理時のレベルクランプ信号である。ＡＣＬＰＳｔは、ＡＣＬＰパルスの開始位置の設定であり、ＡＣＬＥｎｄは、ＡＣＬＰパルスの終了位置の設定である。Ａｓｔｏｐは、ＡＣＬＰの出力停止信号である。
【００６７】
１００３，１００４，１００５は、後述するＳＨＰ信号１００６、ＳＨＤ信号１００７、ＭＣＬＫ信号１００８生成用の高速リングレジスタである。ここで、ＳＨＰ信号１００６は、不図示のアナログ信号処理回路である相関二重サンプリング回路（ＣＤＳ回路）において、ＣＣＤ出力信号の基準レベルであるプリチャージ部（フィードスルー部）をサンプリングするパルスを示す。また、ＳＨＤ信号１００７は、ＣＤＳ回路において、ＣＣＤ出力信号のデータ部をサンプリングするパルスを示す。また、ＭＣＬＫ信号１００８は、本実施の形態に係る画像処理装置において停止制御を行うＡ／Ｄコンバータ３１７のアナログ・デジタル変換クロックである。
【００６８】
高速リングレジスタ１００３，１００４，１００５に関しては上述したので、その説明を省略するが、ＳＨＰ信号パターン（ＳＨＰＰａｔ）、ＳＨＤ信号パターン（ＳＨＤＰａｔ）及びＭＣＬＫ信号パターン（ＭＣＬＫＰａｔ）の各々のパターン設定情報が、ＳＲＬＤ信号によって高速リングレジスタ１００３，１００４，１００５にロードされ、繰り返しクロックとして出力される。また、ＳＨＰ，ＳＨＤ，ＭＣＬＫクロックは、高速リングレジスタ１００３，１００４，１００５の後段のＡＮＤ回路１００９，１０１０，１０１１に入力されるＡｓｔｏｐ信号によって全て停止制御される。出力段のＳＨＰＤｅｌａｙ[１：０],ＳＨＤＤｅｌａｙ[１：０],ＭＣＬＫＤｅｌａｙ[１：０]は、各々のクロックの出力信号の位相を微調整するディレイ（Ｄｅｌａｙ）回路である。
【００６９】
設定は以下の通りである。
【００７０】
“００”：ＧＮＤ（パルス出力なし）
“０１”：遅延なし
“１０”：＋１ｎｓｅｃ
“１１”：＋２ｎｓｅｃ
更に、ＡＮＤ回路１００９，１０１０，１０１１の後段の回路は位相コントロール回路である。ここでは、ＳＨＰＳｔＤ，ＳＨＤＳｔＤ，ＭＣＬＫＳｔＤによって、クロックの立ち上がりを半クロック分遅延させる設定が可能となり、また、ＳＨＰＥｄＤ，ＳＨＤＥｄＤ，ＭＣＬＫＥｄＤによって、クロックの立ち下がりを半クロック分遅延させることが可能となる回路構成となっている。
【００７１】
図１１は、図３におけるクロック生成部で用いる基本クロック７０３，７０４，７０６が回路動作に用いられていることを示す図である。
【００７２】
以上に説明した駆動パルス波形のイメージを図１２に示す。同図において、１２０１は、ＣＣＤ駆動用の同期信号（ＣＣＤＨｓｙｎｃｘ）であり、主走査同期信号である。また、１２０２は各種クロック生成用のＴＧ１ＣＬＫ同期のカウント出力（ＴＧ１ＣＬＫ）である。また、１２０３はカウンタ駆動クロック（ＴＧ１ＣＬＫ）である。また、１２０４及び１２０５は、ＣＣＤの転送クロック（Ｆ１）、（Ｆ２）である。また、１２０６は光電変換素子に蓄積された電化を転送レジスタにシフトするシフト信号（ＳＨ）である。また、１２０７は、ＣＣＤ出力段の残電荷を１画素毎にリセットするリセット信号（ＦＲ）である。また、１２０８はＣＣＤ出力信号のビットクランプ信号（ＦＣＰ）であり、ＣＣＤ出力信号のプリチャージ部（フィードスルー部）を１画素毎に基準レベル（ＣＣＤ動作電位）にクランプするパルスである。また、１２０９はＣＣＤ出力信号のイメージ波形（ＣＣＤ−ｏｕｔ）である。また、１２１０は不図示のアナログ処理回路のクランプ信号（ＡＣＬＰ）であり、ＣＣＤの遮光画素（オプティカルブラック）を回路動作レベルに保持するためのパルスである。また、１２１１及び１２１２は、ＡＣＬＰ１２１０と同様に、不図示のアナログ処理回路のサンプルホールドパルス（ＳＨＰ）、(ＳＨＤ)であり、相関二重サンプリング（ＣＤＳ）を行うに際して各々フィードスルー（プリチャージ）部のサンプルパルス、データ部のサンプルパルスを示している。１２１３は相関二重サンプリング後の出力をデジタル信号に変換するＡ／Ｄコンバータ用の変換クロック（ＭＣＬＫ）である。
【００７３】
次に、画像処理部におけるクロック生成部以外の処理について、図１３を用いて説明する。
【００７４】
尚、図１３中、(Ｒ),(Ｇ),(Ｂ)は、Ｒ，Ｇ，Ｂ信号を示しており、３つの信号をそれぞれ処理する処理回路に分かれていることを示している。しかし、(Ｒ),(Ｇ),(Ｂ)に対応する３つの処理回路は互いに同一構成の処理回路であるから、ここでは、(Ｒ)についてのみ説明し、(Ｇ),(Ｂ)については、図面の同一部分に、添え字(Ｇ),(Ｂ)を付した同一符号を付して、その説明は省略する。
【００７５】
図１３は、画像処理手段の内部処理部の構成を示すブロック図である。
【００７６】
図１３において、１３０１は画像処理手段の内部処理部、１３０２(Ｒ)のＲＩＮ[９：０]は、１０ビット（ｂｉｔ）のビデオ（ｖｉｄｅｏ）信号である。１３０３(Ｒ)は黒オフセット補正部であり、信号線１３０４(Ｒ)のＣＣＤＨｓｙｎｃｘに同期してＣＣＤ１０７のｏｄｄ，ｅｖｅｎ出力のレベル差及び、黒基準レベルへの併せ込みを行っている。１３０５(Ｒ)はＦＩＦＯ制御部であり、▲１▼１ライン遅延モード、▲２▼周波数変換モード、の２つのモードを持たせている。１ライン遅延モードは、後段の線形補間部１３０８(Ｒ)においてラインデータ間の補正に用いられる。周波数変換モードは、下記に示す通りＦＩＦＯの入出力のクロックを別のクロックで制御できる構成を持っていることを示している。１３０６(Ｒ)はＤｕａｌＰｏｒｔ_ＲＡＭである。
【００７７】
ＩＰＨｅｎａｂｌｅｘ（主走査有効画像イネーブルパルス）１３０７(Ｒ)によって有効画像領域（原稿領域）を選択して、ＤｕａｌＰｏｒｔ_ＲＡＭ１３０６(Ｒ)に書き込み、読み出し制御可能な構成である。また、ＤｕａｌＰｏｒｔ_ＲＡＭ１３０６(Ｒ)は、書き込み、読み出しクロックを別々に設定することが可能であり、放射ノイズ低減手段として用いられるＳＳＣＧクロックを読み出しに用いることによって、画像処理部の後段の処理にＳＳＣＧを掛けることも可能な構成である。
【００７８】
ＦＩＦＯ制御部１３０５(Ｒ)の後段の１３０８(Ｒ)は線形補間部である。この線形補間部１３０８(Ｒ)で設定される係数は１／（１０ｂｉｔ）から１迄であり、ＦＩＦＯ制御部１３０５(Ｒ)で１ライン遅延したデータに対して補正を行うものである。５×１フィルタ１３０９(Ｒ)は、フラグパルス(ＩＰＲＦｌａｇ・Ｅｎａｂｌｅｘ)によって指定した領域に予め設定された係数を掛けて処理するもので，画像上の特異点に対するフィルタ処理として使用可能である。１３１１(Ｒ)は画像置換部であり、フラグパルスで指定したエリア外の両側のデータをエリア内の両端部から内側に順次置き換える機能を有している。
【００７９】
即ち、ａａａ ｘｘｘｘｘ ｘｘｘｘｘ ｂｂ（指定エリアデータ：ｘ，エリア外両端データ：ａ，ｂ）を置換後は、ａａａ ａａａａａ ｂｂｂｂｂ ｂｂのような変換を行う。フィルタ処理で補正できないデータを不都合の無いように修正する手法である。
【００８０】
尚、５×１フィルタ１３０９(Ｒ)及び画像置換部１３１１(Ｒ)は、図１３中の矢印に示した通り、不図示のモード設定によって、シェーディング補正部１３１２(Ｒ)の前後に選択的に切り換えることが可能である。シェーディング補正部１３１２(Ｒ)は、メモリＩ／Ｆ１３１２(Ｒ)ａを介して、シェーディングＲＡＭ１３１３(Ｒ)に対して所定のライン数分の累積加算を行い、平均値化を容易にするため、加算ライン数は１，２，４，８，１６，３２，６４のいずれかとする。シェーディングＲＡＭ１３１３(Ｒ)は、入力１０ビット（ｂｉｔ）に対して１６ビット（ｂｉｔ）幅／画素とし、リード（ｒｅａｄ）／ライト（ｗｒｉｔｅ）を２画素パラレルで行うため、メモリは３２ビット（ｂｉｔ）幅に設定するものとする。シェーディングＲＡＭ１３１３(Ｒ)に加算されたデータは平均値化のため、ビットシフトによって平均値を求め、補正係数算出後にシェーディングＲＡＭ１３１３(Ｒ)に上書きされる。
【００８１】
尚、算出係数にはリミッタが設定され、異常な係数は上限値に抑えられる。
【００８２】
シェーディング補正が完了した後に、スムージング部１３１５によって主走査方向に隣接する２画素、若しくは４画素を用いてスムージング処理を施し、１０→８ｂｉｔ変換部１３１６に送られる。この１０→８ｂｉｔ変換部１３１６は、幾つかの機能を持たせて構成されている。各々の機能は、不図示のモード設定手段によって、以下の機能を逐次選択可能としている。
【００８３】
＜ビット処理のモード選択＞
“００”＝出力０００ｈに固定(１０ｂｉｔマスク)
“０１”＝スルー(下位２ｂｉｔを参照しなければ、当然切り捨てとなる。)
“１０”＝四捨五入。（下位２ｂｉｔ目が“１”のとき）
“１１”＝切り上げ。（下位２ｂｉｔが“００”でないとき）
この機能の“００”設定を用い、画像イネーブル（ＥＮＡＢＬＥ）領域外におけるビデオ（ｖｉｄｅｏ）出力をＧＮＤレベルに固定することにより、信号経路１３１９に載って来るノイズ成分を遮断する効果を得ることができる。点線１３１８は、回路的にノイズ成分が分離可能となるイメージを示している。
【００８４】
また、１０→８ｂｉｔ変換部１３１６の他の機能としては、１０ｂｉｔデータをスルーで流す機能及び１０ｂｉｔ→８ｂｉｔ変換機能における四捨五入・切り上げ変換機能が用意されている。変換後のビデオ（ｖｉｄｅｏ）信号は、Ｒｏｕｔ１３１７(Ｒ)から画像処理部外に出力される。
【００８５】
図１４は、図１３に示す１０→８ｂｉｔ変換部１３１６の構成を示すブロック図であり、同図において、１４０１は図１３のスムージング部１３１５からのビデオ（ｖｉｄｅｏ）信号入力を示している。１４０２は同期制御用のクロックであり、ゲート１４０４を介して位相制御される。１４０３は２ｂｉｔのモードセレクタであり、上記４モードの設定を選択的に設定可能である。ゲート１４０４を通ったビデオ（ｖｉｄｅｏ）信号は、モードセレクタ１４０３のモード設定に応じたビデオ（ｖｉｄｅｏ）信号変換を行うものであるが、スルー設定“０１”の場合には、セレクタ１４０５の“０”端子に入力され、セレクタ１４０５を通って同期回路１４１２によるクロック(ＣＬＫ)１４１３同期のビデオ（ｖｉｄｅｏ）信号１４１４として出力される。
【００８６】
また、１０ｂｉｔデータを８ｂｉｔデータに変換する手法として、四捨五入と切り上げを選択可能な構成を持ち、四捨五入による８ｂｉｔ化の場合には“１０”を設定し、且つ１４０７に示す条件［上位８ｂｉｔが“１１１１ １１１１”ではなく、且つ下位２ｂｉｔ目が“１”］の時、加算手段１４０６により全体に“００００ ０００１ ００”を加算する。
【００８７】
また、モード設定によりＯＲゲート１４０９は条件を満たしていることをセレクタ１４０５に設定するため、加算結果がセレクタ１４１０に導かれる。切り上げによる８ｂｉｔ化の場合には、“１１”を設定し、且つ１４０７に示す条件［上位８ｂｉｔが“１１１１ １１１１”ではなく、且つ下位２ｂｉｔ目が“００”"ではない］時、加算手段１４０６により全体に“００００ ０００１ ００”を加算する。また、モード設定によりＯＲゲート１４０９は条件を満たしていることをセレクタ１４０５に設定するため、加算結果がセレクタ１４１０に導かれる。
【００８８】
最後に、ビデオ（ｖｉｄｅｏ）信号をＧＮＤレベルに固定する場合には、“００”を設定し、セレクタ１４１０から直接“０００ｈ”１４１１をセレクトし、同期回路１４１２でＣＬＫ１４１３に同期を取ったビデオ（ｖｉｄｅｏ）信号として出力される。
【００８９】
このような手段を用い、点線１４１５で示すセレクタ１４１０の入力段と出力段との間で回路的にノイズ成分１４１６を遮断すると共に、ビデオ（ｖｉｄｅｏ）信号を全てＧＮＤレベルとすることで、装置動作に必要の無いクロックの停止による放射ノイズ低減を実現するものである。
【００９０】
以上に説明した制御クロックの停止制御イメージを図１５に示す。同図（ａ）は、後述するＡ／Ｄコンバータ１５０３のＭＣＬＫ停止に伴うビデオ（ｖｉｄｅｏ）信号出力の状態を、同図（ｂ）は、本実施の形態に係る構成において、最も効果の大きい画像処理部のビデオ（ｖｉｄｅｏ）信号出力のＧＮＤレベル固定イメージを、それぞれ示したものである。
【００９１】
図１５（ａ）において、１５０１はＡ／Ｄコンバータであり、アナログ信号であるｖｉｄｅｏ−ｉｎとＡ／Ｄ変換クロックであるＭＣＬＫとが入力され、ＭＣＬＫが供給されている状態を１５０２に示した。また、途中でＭＣＬＫクロックを停止制御した場合のＡ／Ｄコンバータ１５０１の出力信号を１５０３に示した。この符号１５０３に示すように、ＭＣＬＫ停止制御直前のビデオ（ｖｉｄｅｏ）信号出力レベルが各ビットで保持される。
【００９２】
図１４において説明した１０ｂｉｔ→８ｂｉｔ変換回路のデータセレクト手段を利用した例で説明したが、実際には個別に“ビデオ（ｖｉｄｅｏ）信号スルー”と“ＧＮＤ固定”とをセレクトし、回路的にビデオ（ｖｉｄｅｏ）信号の系を切断可能な構成を持たせることが重要である。
【００９３】
図１５（ｂ）において、１５０４は画像処理部であり、ビデオ（ｖｉｄｅｏ）信号出力スルー状態からビデオ（ｖｉｄｅｏ）信号出力“Ｌ”固定に設定された状態を１５０５に示した。
【００９４】
（その他の実施の形態）
本発明は、複数の機器（例えば、ホストコンピュータ、インターフェイス機器、リーダー、プリンタ等）から構成されるシステムに適用しても、１つの機器からなる装置（例えば、複写機、ファクシミリ装置等）に適用してもよい。
【００９５】
また、上述した実施の形態の機能を実現するソフトウェアのプログラムコードを記憶した記憶媒体を、システム或いは装置に供給し、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵ等）が記憶媒体に格納されたプログラムコードを読み出して実行することによっても、本発明が達成されることは言うまでもない。
【００９６】
この場合、記憶媒体から読み出されたプログラムコード自体が上述した実施の形態の機能を実現することになり、そのプログラムコードを記憶した記憶媒体は本発明を構成することになる。
【００９７】
また、プログラムコードを供給するための記憶媒体としては、例えば、ＲＡＭ、ＮＶ−ＲＡＭ、フロッピー（登録商標）ディスク、ハードディスク、光ディスク、光磁気ディスク、ＭＯ、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷ、ＤＶＤ（ＤＶＤ−ＲＯＭ、ＤＶＤ−Ｒ、ＤＶＤ−ＲＷ等）、磁気テープ、不揮発性のメモリカード、他のＲＯＭ等の上記プログラムコードを記憶できるものであれば良く、或いはネットワークを介したダウンロード等を用いることができる。
【００９８】
また、コンピュータが読み出したプログラムコードを実行することにより、上述した実施の形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼動しているＯＳ（オペレーティングシステム）等が実際の処理の一部または全部を行い、その処理によって上述した実施の形態の機能が実現される場合も含まれることは言うまでもない。
【００９９】
更に、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵ等が実際の処理の一部または全部を行い、その処理によって上述した実施の形態の機能が実現される場合も含まれることは言うまでもない。
【０１００】
【発明の効果】
以上説明したように本発明によれば、原稿データを読み取っている読み取り領域以外における様々な信号を接地レベルにすることにより、放射ノイズを低減することができる。しかも、スタンバイ中のように明らかに制御クロックを装置として用いない状況下では放射源が動作していないため、放射ノイズ自体が問題となることはない。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る画像処理装置を含む画像形成装置の概略構成を示す側面図である。
【図２】本発明の一実施の形態に係る画像処理装置を含む画像形成装置における放射ノイズの発生源をイメージした図である。
【図３】本発明の一実施の形態に係る画像処理装置のハード構成を示すブロック図である。
【図４】本発明の一実施の形態に係る画像処理装置を含む画像形成装置におけるクロック停止制御タイミングを示す図である。
【図５】本発明の一実施の形態に係る画像処理装置を含む画像形成装置におけるクロック停止制御動作の流れを示すフローチャートである。
【図６】本発明の一実施の形態に係る画像処理装置を含む画像形成装置における原稿と主副画像イネーブル（ＥＮＡＢＬＥ）区間を示す図である。
【図７】本発明の一実施の形態に係る画像処理装置を含む画像形成装置におけるクロック生成部の構成を示すブロック図である。
【図８】本発明の一実施の形態に係る画像処理装置を含む画像形成装置のクロック生成部における各信号の出力状態を示す図である。
【図９】本発明の一実施の形態に係る画像処理装置を含む画像形成装置におけるＣＣＤ＿ＣＬＫ生成部の構成を示すブロック図である。
【図１０】本発明の一実施の形態に係る画像処理装置を含む画像形成装置におけるａｎａｐｒｏ＿ＣＬＫ生成部の構成を示すブロック図である。
【図１１】本発明の一実施の形態に係る画像処理装置を含む画像形成装置におけるクロック生成部で用いる基本クロックが回路動作に用いられていることを示す図である。
【図１２】本発明の一実施の形態に係る画像処理装置を含む画像形成装置におけるクロック生成部で生成されるクロック信号を示す図である。
【図１３】本発明の一実施の形態に係る画像処理装置における画像処理手段の構成を示すブロック図である。
【図１４】本発明の一実施の形態に係る画像処理装置における画像処理手段のビデオ（ｖｉｄｅｏ）信号出力選択回路の構成を示すブロック図である。
【図１５】本発明の一実施の形態に係る画像処理装置における制御信号の制御イメージを示す図である。
【符号の説明】
１００ 画像形成装置
１０１ 原稿読取部
１０２ イメージ出力部（プリンタ部）
１０３ 第１ミラー
１０４ 第２ミラー及び第３ミラー
１０５ 原稿照明手段
１０６ 原稿台ガラス
１０７ ＣＣＤ（光電変換素子）
１０８ 原稿圧板（原稿自動搬送手段）
１０９ リーダーコントローラ
１１０ 集光レンズ
１１１ 圧板検出スイッチ（ＳＷ）レバー
１１２ 反射型原稿サイズ検知センサ
１１３ 第１ミラー台ユニット
１１４ レーザーユニット
１１５ 現像器
１１６ 転写帯電器
１１７ 定着器
１１９ 排紙ローラ
１２０ ホッパー
１２１ 両面パス
１２２ 被転写紙用カセット
１２３ 被転写紙用カセット
１２４ 折り返しミラー
１２５ システムコントローラ
１２６ ＢＤ検知センサ
１２７ クリーナ
１２８ 感光ドラム
１２９ 前露光手段
１３０ 搬送ベルト
１３１ ソート手段
１３２ 操作部
２０１ ＣＣＤユニット
２０２ コントロールユニット（ＲＣＯＮ）
２０３ 接続Ｉ／Ｆ（インターフェイス）ユニット
２０４ 接続媒体
２０５ 接続媒体
２０６ Ａ／Ｄコンバータ
２０７ ノイズ
２０８ 放射ノイズ
２０９ 画像処理装置（データ処理装置）
２１０ ノイズ成分
２１１ 画像形成装置内部の敷居板である。
３０１ ＣＰＵ（中央演算処理装置）
３０２ データ・アドレスバス
３０３ 画像処理・駆動制御部
３０４ ＲＯＭ（リードオンリーメモリ）
３０５ ＲＡＭ（ランダムアクセスメモリ）
３０６ バックアップ用のＥＥＰ−ＲＯＭ
３０７ インバータ
３０８ ランプ
３０９ 圧板開閉状態検知手段
３１０ ＤＣ電源（ＯＮ／ＯＦＦ機能付きのレギュレータ等）
３１１ 光電変換素子
３１２ ドライバＩＣ（集積回路）
３１３ スイッチ（ＳＷ）
３１４ 原稿サイズ検知センサ（１）
３１５ 原稿サイズ検知センサ（２）
３１６ インターフェイス（Ｉ／Ｆ）
３１７ Ａ／Ｄコンバータ
７０１ 水晶発振器
７０２ 基本クロック（ＣＬＫ）生成部
７０３ クロック（ＴＧ１ＣＬＫ）
７０４ クロック（ＣＬＫＨＰ）
７０５ クロック（ＣＬＫＨＮ）
７０６ 主走査同期信号（ＣＣＤＨＳＹＮＣ）７０６
７０７ 高速クロック生成部
７１２ 水晶発振器
７１３ ＣＰＵ（中央演算処理装置）
７１４ レジスタ
７１５ アドレスデコード（Ａｄｄｒｅｓｓ Ｄｅｃｏｄｅ）手段
７１６ インターフェイス
７１７ データセレクタ（Ｄａｔａ Ｓｅｌｅｃｔｏｒ）
７１８ アンド（ＡＮＤ）回路
７１９ データ（ｄａｔａ）保持
９０１ ＣＣＤクロック生成部の回路
９０２ １４ビット（ｂｉｔ）カウンタ
９０３ コンパレータ
９０４ コンパレータ
９０５ コンパレータ
９０６ シフト信号
９０８ リングレジスタ
９０９ リングレジスタ
９１０ ＣＣＤ駆動クロック（Ｆ１）
９１１ ＣＣＤ駆動クロック（Ｆ２）
９１２ リングレジスタ
９１３ リングレジスタ
９１４ 遅延回路
９１５ 遅延回路
９１６ Ｃｓｔｏｐ信号
９１７ Ｃｓｔｏｐ信号
９１８ 遅延回路
９１９ 遅延回路
９２０ ＡＮＤ回路
９２１ ＡＮＤ回路
９２２ ＡＮＤ回路
９２３ ＡＮＤ回路
９２４ 位相コントロール回路
９２５ 位相コントロール回路
１００１ アナプロクロック生成部の回路
１００２ ＡＣＬＰ信号
１００３ 高速リングレジスタ
１００４ 高速リングレジスタ
１００５ 高速リングレジスタ
１００６ ＳＨＰ信号
１００７ ＳＨＤ信号
１００８ ＭＣＬＫ信号
１００９ ＡＮＤ回路
１０１０ ＡＮＤ回路
１０１１ ＡＮＤ回路
１２０１ ＣＣＤ駆動用の同期信号（ＣＣＤＨｓｙｎｃｘ）
１２０２ ＴＧ１ＣＬＫ同期のカウント出力（ＴＧ１ＣＬＫ）
１２０３ カウンタ駆動クロック（ＴＧ１ＣＬＫ）
１２０４ ＣＣＤの転送クロック（Ｆ１）
１２０５ ＣＣＤの転送クロック（Ｆ２）
１２０６ シフト信号（ＳＨ）
１２０７ リセット信号（ＦＲ）
１２０８ ビットクランプ信号（ＦＣＰ）
１２０９ ＣＣＤ出力信号のイメージ波形（ＣＣＤ−ｏｕｔ）
１２１０ クランプ信号（ＡＣＬＰ）
１２１１ サンプルホールドパルス（ＳＨＰ）
１２１２ サンプルホールドパルス(ＳＨＤ)
１２１３ 変換クロック（ＭＣＬＫ）
１３０１ 画像処理手段の内部処理部
１３０２(Ｒ) 入力端子
１３０３(Ｒ) 黒オフセット補正部
１３０４(Ｒ) 信号線
１３０５(Ｒ) ＦＩＦＯ制御部
１３０６(Ｒ) ＤｕａｌＰｏｒｔ_ＲＡＭである。
１３０７(Ｒ) ＩＰＨｅｎａｂｌｅｘ（主走査有効画像イネーブルパルス）
１３０８(Ｒ) 線形補間部
１３０９(Ｒ) ５×１フィルタ
１３１０(Ｒ) ５×１フィルタ
１３１１(Ｒ) 画像置換部
１３１２(Ｒ) シェーディング補正部
１３１２(Ｒ)ａ メモリＩ／Ｆ
１３１３(Ｒ) シェーディングＲＡＭ
１３１５ スムージング部
１３１６ １０→８ｂｉｔ変換部
１３１７(Ｒ) Ｒｏｕｔ
１３１８ 点線
１３１９ 信号経路
１４０１ ビデオ（ｖｉｄｅｏ）信号入力
１４０２ 同期制御用のクロック
１４０３ ２ｂｉｔのモードセレクタ
１４０４ ゲート
１４０５ セレクタ
１４０６ 加算手段
１４０７ 条件
１４０８ 条件
１４０９ ＯＲゲート
１４１０ セレクタ
１４１１ “０００ｈ”
１４１２ 同期回路
１４１３ クロック(ＣＬＫ)
１４１４ ビデオ（ｖｉｄｅｏ）信号
１４１５ 点線
１４１６ ノイズ成分
１５０１ Ａ／Ｄコンバータ
１５０４ 画像処理部
【発明の属する技術分野】
本発明は、複写機、ファクシミリ、プリンタ等によりデータを処理するデータ処理装置に関する。
【０００２】
【従来の技術】
上述したようなデータ処理装置を構成する複数の機能ユニットには、各々の機能制御用の信号が相互に送受信されており、多機能化・高速化が進む中で、機能増加・並列処理等による回路規模の増大、電力消費の増加、伝送信号の増加等によってノイズ源は増加してきている。
【０００３】
従来の上述したようなデータ処理装置では、読取部で読み取られたデータは、原稿サイズの読み取り領域外に相当するデータにも拘らず、画像形成部へインターフェイスを介して送られていた。
【０００４】
【発明が解決しようとする課題】
しかし、従来のデータ処理装置では、読取部で読み取られたビデオ信号や、他のロジック系から回り込んでくる周波数成分によるノイズが発生していた。特に、読取部からデータ形成部へ送られるインターフェイスの箇所においてノイズが発生している。
【０００５】
データ処理装置のような事務機を含めた電子機器を製品として提供するためには、その製品仕様を各地域毎に取り決められた電磁妨害（ＥＭＩ）の規制内に収める必要があり、装置から外部に対してノイズ源とならないように装置側からの放射を無くしたり、弱めたりする対策を施す必要がある。
【０００６】
本発明は、上述した従来技術の有する問題点を解消するためになされたもので、その目的は、ユニット間伝送媒体等からのノイズの放射を低減することを可能にしたデータ処理装置を提供することである。
【０００７】
【課題を解決するための手段】
上記目的を達成するために本発明のデータ処理装置は、原稿の主走査及び副走査方向を走査してデータを読み取る読取手段と、該読取手段により読み取られたデータに対して所定の処理を行うデータ処理手段とを有するデータ処理装置において、前記原稿のサイズを判定する判定手段と、前記判定手段の判定結果に基づいて前記データの読取領域を設定する読取領域設定手段と、前記データ処理手段から出力された信号が前記読取領域設定手段により設定された読取領域外における信号である場合に該出力された信号を接地レベルに固定する固定手段とを有し、前記固定手段は、主走査１ライン毎に出力される主走査同期信号を前記原稿のサイズに等しい所定のカウント数だけカウントしたことに応じて、前記データ処理手段からの信号の出力を停止することを特徴とする。
【００１４】
【発明の実施の形態】
以下、本発明の一実施の形態を図面に基づき説明する。
【００１５】
図１は、本発明の一実施の形態に係る画像処理装置（データ処理装置）を含む画像形成装置の概略構成を示す側面図である。
【００１６】
尚、原稿自動搬送装置を用いて画像（データ）読み取りを行っても、原稿台に原稿を置いて画像（データ）読み取りを行っても、画像形成装置の実動作に違いは生じない。そこで、説明の簡略化のため、以下、原稿台に原稿を置いて画像（データ）読み取りを行った場合の画像形成装置の構成として説明する。
【００１７】
図１において、１００は画像形成装置で、大別して原稿読取部１０１と、イメージ出力部（プリンタ部）１０２とから成る。
【００１８】
原稿読取部１０１は、第１ミラー１０３、第２ミラー及び第３ミラー１０４、原稿照明手段１０５、原稿台ガラス１０６、ＣＣＤ（光電変換素子）１０７、原稿圧板（原稿自動搬送手段）１０８、リーダーコントローラ１０９、集光レンズ１１０、圧板検出スイッチ（ＳＷ）レバー１１１、反射型原稿サイズ検知センサ１１２及び第１ミラー台ユニット１１３を有している。原稿圧板１０８は、原稿を原稿台ガラス１０６に押し付け、原稿が浮き上がらないようにするために用いられるものである。
【００１９】
イメージ出力部１０２は、レーザーユニット１１４、現像器１１５、転写帯電器１１６、定着器１１７、排紙ローラ１１９、ホッパー１２０、両面パス１２１、被転写紙用カセット１２２，１２３、折り返しミラー１２４、システムコントローラ１２５、ＢＤ検知センサ１２６、クリーナ１２７、感光ドラム１２８、前露光手段１２９、搬送ベルト１３０、ソート手段１３１及び操作部１３２を有している。
【００２０】
画像形成装置１００において、原稿を画像読取部１０１にセットする際には、原稿圧板１０８を開き、原稿を原稿台ガラス１０６上にセットし、原稿圧板１０８を閉じると言った動作を伴う。この際に、原稿圧板１０８は、圧板検出スイッチ（ＳＷ）レバー１１１を押し込む動作を行い、この圧板検出スイッチレバー１１１の押し込まれ具合によって原稿圧板１０８の状態を検出する。圧板検出スイッチレバー１１１を検出するフォトセンサは、図１には不図示であるが、各々圧板閉じかけ状態・開状態を検出可能な位置関係に配置されている。
【００２１】
原稿圧板１０８の閉状態検出に伴い第１ミラー台ユニット１１３上にセットされた原稿照明手段１０５を点灯制御すると共に、反射型原稿サイズ検知センサ１１２をイネーブル（ＥＮＡＢＬＥ）状態に制御し、ＣＣＤ１０７の駆動制御を開始する。ＣＣＤ１０７の立ち上がり及び原稿照明手段１０５の光量立ち上がり時間が約３０ｍｓｅｃ位あるので、その時間分待機して、１回目の原稿サイズ検出を行い、２回目以降ＣＣＤ１０７の読み取り値と反射型原稿サイズ検知センサ１１２の検出結果を１００ｍｓｅｃ間隔でモニタし、その検出結果を元に正確な原稿のサイズを検出する。
【００２２】
原稿照明手段１０５によって照射された光は、被照射対象物（原稿）から光イメージ信号として反射し、第１ミラー１０３、第２ミラー及び第３ミラー１０４、集光レンズ１１０を介して、ＣＣＤ１０７に結像される。ＣＣＤ１０７によって読み取られたイメージ信号を元に、リーダーコントローラ１０９の内部で原稿の主走査幅を判定し、同時に、画像原稿の副走査方向の判定を反射型原稿サイズ検知センサ１１２によって行う。原稿サイズの検出が終了すると、システムコントローラ１２５を介して、操作部１２６に原稿サイズの検出結果が送信され、不図示の表示手段に原稿サイズの検出結果が表示される。
【００２３】
操作部１３２上の不図示のコピーボタンを押すと、原稿サイズの検出結果に応じた原稿走査を第１ミラー台ユニット１１３が行い、リーダーコントローラ１０９上で原稿イメージ信号を生成する。生成されたイメージ信号は、システムコントローラ１２５を介してイメージ出力部１０２へ送られる。
【００２４】
次に、イメージ出力部１０２の動作の流れを説明する。
【００２５】
システムコントローラ１２５より送られて来たイメージ信号は、レーザーユニット１１４によって折り返しミラー１２４を介して感光ドラム１２８に照射され、この感光ドラム１２８の周面に潜像が形成される。
【００２６】
この際、レーザーの書き込み動作は、ＢＤ検知センサ１２６によって主走査方向の同期制御が行われている。クリーナ１２７は、感光ドラム１２８上に残ったトナーを除去するものである。また、前露光手段１２９は、潜像を形成する前段階における露光を行うものである。感光ドラム１２８の周面に形成された潜像は、現像器１１５によってトナーが載せられ、転写帯電器１１６によって被転写紙１３３上にトナー画像が転写される。トナー像が転写された被転写紙１３３は、搬送ベルト１３０によって定着器１１７に搬送され、この定着器１１７によって熱定着され、補助ローラを介して排紙ローラ１１９によって装置外に排紙される。ソート手段１３１は、プリント出力を仕分けするものである。
【００２７】
ここで、操作部１３２より両面コピー動作が選択された場合には、ホッパー１２０が被転写紙１３３の経路を切り替え、両面パス１２１を介して再度転写帯電器１１６へ搬送される。
【００２８】
次に、本実施の形態に係る画像形成装置１００のユニット構成について、図２を用いて説明する。
【００２９】
図２は、本実施の形態に係る画像形成装置１００のユニット構成を示すブロック図であり、機能別にユニット構成となっている。
【００３０】
図２において、２０１は原稿イメージを読み取るＣＣＤユニット、２０２は画像形成装置１００のコントロールユニット（ＲＣＯＮ）、２０３はプリンタ部１０２との接続Ｉ／Ｆ（インターフェイス）ユニットである。これらのユニット間は、接続媒体２０４，２０５を介して接続されており、距離が近い場合には、ハーネス（束線）よりはカードケーブル（ＦＦＣ）等が用いられることが多い。また、図２において、２０６はＡ／Ｄコンバータ、２０９は画像処理装置（データ処理装置）、２１１は画像形成装置１００内部の敷居板である。
【００３１】
ＣＣＤユニット２０１では、ノイズの放射源となり易い部品としては、不図示のＣＣＤ及びＣＣＤドライバＩＣ（集積回路）等の比較的駆動負荷が大きい部品と、Ａ／Ｄコンバータ２０６が挙げられる。このＡ／Ｄコンバータ２０６において高速にアナログ・デジタル変換処理を行った場合に出力されるビデオ（ｖｉｄｅｏ）信号もノイズの発信源となり得るが、入力される全てのデータをこのＡ／Ｄコンバータ２０６で変換した際の負荷が大きく、電源・ＧＮＤ（接地）の変換時の電流引き込みに起因したノイズ２０７の発信源となり得る。これらが起因して放射ノイズ２０８が伝送媒体から出て行くのを停止する手法として、不必要な時にはＡ／Ｄコンバータ２０６の変換動作を停止させることが有効である。
【００３２】
ＲＣＯＮ２０２においては、ＣＣＤユニット２０１から入力されたビデオ信号を処理する画像処理手段（データ処理手段）２０９の内部で様々な画像処理（データ処理）を行うわけであるが、ビデオ信号の周波数成分に含まれたノイズ成分がＩ／Ｆユニット２０３への伝送媒体から符号２１０に示す様に放射されるのを抑制するために、画像処理手段２０９の最終出力段に近い部分に信号セレクト手段を設け、装置としてビデオ信号を用いない時には、このビデオ信号を全てＧＮＤ（接地）レベルに固定する固定手段を設け、ノイズ成分を分離する構成とした。
【００３３】
次に、本実施の形態に係る画像処理装置（データ処理装置）のハード構成について、図３を用いて説明する。
【００３４】
図３は、本実施の形態に係る画像処理装置（データ処理装置）のハード構成を示すブロック図である。
【００３５】
図３において、３０１はＣＰＵ（中央演算処理装置）、３０２はデータ・アドレスバス、３０３は画像処理・駆動制御部、３０４はフラッシュメモリ等のＲＯＭ（リードオンリーメモリ）、３０５はＲＡＭ（ランダムアクセスメモリ）、３０６はバックアップ用のＥＥＰ−ＲＯＭ、３０７はインバータ、３０８はランプ、３０９は圧板開閉状態検知手段、３１０はＤＣ電源（ＯＮ／ＯＦＦ機能付きのレギュレータ等）、３１１は光電変換素子、３１２はドライバＩＣ（集積回路）、３１３はスイッチ（ＳＷ）で、トランジスタ等により構成され、電源と後述する原稿サイズ検知センサ（１）３１４、原稿サイズ検知センサ（２）３１５間に挿入されている。３１４は原稿サイズ検知センサ（１）、３１５は原稿サイズ検知センサ（２）、３１６はインターフェイス（Ｉ／Ｆ）、３１７はＡ／Ｄコンバータである。
【００３６】
図３において、制御の中心はＣＰＵ３０１であり、このＣＰＵ３０１には、データ・アドレスバス３０２を介して、画像処理・駆動制御部３０３、プログラムを格納したＲＯＭ（フラッシュメモリ等）３０４及びＲＡＭ３０５が接続されている。画像処理・駆動制御部部３０３の機能としては、光電変換素子３１１の駆動クロック（ｄｒｉｖｅ＿ｃｌｏｃｋ）を出力し、ドライバＩＣ３１２を介して光電変換素子３１１を駆動する機能と、光電変換素子３１１からのアナログイメージ出力信号をＡ／Ｄコンバータ３１７を介してビデオ（ｖｉｄｅｏ）信号化された画像イメージに対しシェーディング補正・線形補間・フィルタ処理等を施す機能である。圧板開閉状態検知手段３０９による原稿圧板１０８（図１参照）の閉じ掛け状態の検知信号をＣＰＵ３０１が検出すると、このＣＰＵ３０１は、インバータ３０７に対しランプＯＮ信号を発信し、ランプ３０８は点灯を開始する。同様に、スイッチ（ＳＷ）３１３がＯＮされると、原稿サイズ検知センサ（１）３１４及び原稿サイズ検知センサ（２）３１５がイネーブル（ＥＮＡＢＬＥ）状態となり、原稿サイズ検出結果をＣＰＵ３０１にリアルタイムに戻す。更に、ＤＣ電源３１０に対しＯＮ信号を発信すると、電源が光電変換素子３１１に給電開始される。
【００３７】
尚、本実施の形態に係る画像処理装置は、画像処理・駆動制御部３０３とＡ／Ｄコンバータ３１７に対する停止制御を行うものであり、その詳細については後述する。
【００３８】
図１に示す画像形成装置１００には、第１ミラー台ユニット１１３（図１参照）を副走査方向に走査する不図示の光学モータが存在しており、原稿走査時のモータ駆動テーブルは、図４に示すような台形駆動となる。
【００３９】
この図４に示すモータ駆動テーブルに沿って、本実施の形態に係る画像処理装置のビデオ（ｖｉｄｅｏ）信号出力停止制御動作について説明する。
【００４０】
図４において、４０１は原稿を走査して読み取りを行う読み取りスキャン状態を示している。また、４０２は第１ミラー台ユニット１１３（図１参照）を高速でイニシャルポジションまで戻すバックスキャン状態を示す。また、４０３は画像有効領域期間（原稿画像データとしての有効領域）を示す画像イネーブル（ＥＮＡＢＬＥ）信号を併記したものである。４０５はＨＰ（ホームポジション）から所定位置に配置された不図示のシェーディングポジションへの移動制御を示している。４０６は原稿読み取り区間、４０７はビデオ（ｖｉｄｅｏ）信号出力停止区間である。
【００４１】
次に、本実施の形態に係る画像処理装置のビデオ（ｖｉｄｅｏ）信号出力停止制御動作について、図５のフローチャートに基づき説明する。
【００４２】
図５において、まず、ステップＳ５０１で、画像形成装置１００のコピーボタンをＯＮする。このコピーボタンのＯＮ信号が、原稿読み取り開始のトリガ信号となる。この時点では、既に原稿サイズが検出されており、次のステップＳ５０２で、コピーボタンのＯＮ操作と同期してイネーブル（ＥＮＡＢＬＥ）信号の設定が、主副走査イネーブル（ＥＮＡＢＬＥ）区間設定においてクロック生成部にて行われる（このクロック生成部に関しては後述する。）。
【００４３】
原稿走査に必要な条件が設定された後、次のステップＳ５０３で、第１ミラー台ユニット１１３（図１参照）は、光学系の調整のため、不図示のシェーディング調整用の白板読み取り位置に移動制御される。図４に示すモータ駆動テーブル上では４０５に相当する（本件では、第１ミラー台ユニット１１３のポジションとして、ホームポジション、シェーディングポジション、画先ポジションが順番に配置されている構成に基づいて説明している。）。次のステップＳ５０４で、シェーディング補正データのサンプリングが行われる期間は、画像ＥＮＡＢＬＥ（イネーブル）信号がＯＮ状態となり、前記サンプリングが終了するとＯＦＦ状態に戻される。
【００４４】
シェーディング補正データのサンプリングが終了すると、次のステップＳ５０５で、第１ミラー台ユニット１１３は原稿走査速度まで加速制御が行われ、目標速度に到達した時点で等速制御に切り換えられる。その後、次のステップＳ５０６で、画先信号が入力されるまで待ち、不図示の画先信号（原稿の先端を知らせる信号）の受信後に、次のステップＳ５０７で、画像イネーブル（ＥＮＡＢＬＥ）信号をＯＮし、図４に示すモータ駆動テーブル上の原稿読み取り区間４０６において原稿画像をビデオ（ｖｉｄｅｏ）信号として出力する。同時に画像イネーブル（ＥＮＡＢＬＥ）区間を設定するために、次のステップＳ５０８で、主走査同期信号をカウントアップする。前記ステップＳ５０８において、原稿サイズに等しい所定のカウント数だけ主走査同期信号をカウントした後に、次のステップＳ５０９で、読み取りイネーブル（ＥＮＡＢＬＥ）信号と、ビデオ（ｖｉｄｅｏ）信号の出力は停止される。即ち、図４に示すモータ駆動テーブル上のビデオ（ｖｉｄｅｏ）信号出力停止区間４０７は、ビデオ（ｖｉｄｅｏ）信号の出力が停止している。同時に、次のステップＳ５１０で、第１ミラー台ユニット１１３（図１参照）は、減速・停止制御が行われ、一旦停止後に、次のステップＳ５１１で、第１ミラー台ユニット１１３は、ホームポジションに向けてバックスキャン制御が行われる。第１ミラー台ユニット１１３が不図示のホームポジションに到達した時点で、次のステップＳ５１２で、第１ミラー台ユニット１１３は停止し、一連の画像形成プロセスが終了する。
【００４５】
以上では、画像形成プロセスに沿ったビデオ（ｖｉｄｅｏ）信号出力停止制御の説明を行ったが、実際のイネーブル（ＥＮＡＢＬＥ）信号のイメージを図６に示す。
【００４６】
図６（ａ）は、原稿台ガラス６０１上にＡ４Ｒ原稿６０２がセットされている状態を示す図である。この図６（ａ）中、領域６０３ａは画像形成装置１００の固定領域であり、ＣＣＤ１０７（図１参照）による主走査１ライン分の読み取り領域を示している。また、６０４ａが原稿サイズ検知センサ３１４，３１５（図３参照）によって決定される主走査イネーブル（ＥＮＡＢＬＥ）区間、また、６０５ａが原稿サイズ検知センサ３１４，３１５によって決定される副走査イネーブル（ＥＮＡＢＬＥ）区間である。
【００４７】
また、図６（ｂ）は、各種の信号の出力状態を示す図である。この図６（ｂ）中、６０３ｂは図６（ａ）における領域６０３ａで主走査１ライン毎に出力される主走査同期信号を示す。また、６０４ｂは原稿台ガラス１０６（図１参照）の突き当て位置「図６（ａ）における左上を突き当て基準位置とする。」を基準とし、図６（ａ）における原稿幅６０４ａを“Ｌ”区間として示している。また、６０５ｂは副走査イネーブル（ＥＮＡＢＬＥ）信号を示しており、図６（ａ）における原稿幅６０５ａに相当する。
【００４８】
次に、クロック生成部の構成について、図７及び図８を用いて説明する。
【００４９】
図７は、クロック生成部の概略構成を示すブロック図であり、同図において、７０１は画像処理手段の基本クロックとなる水晶発振器である。この水晶発振器７０１は、比較的低速のクロックを用いるが、生成されるクロックは高速クロックであり、且つ位相制御が細かく要求されることから、基本クロック（ＣＬＫ）生成部７０２によって、不図示のＰＬＬ回路を駆使し、より高速なクロック（ＴＧ１ＣＬＫ）７０３、クロック（ＣＬＫＨＰ）７０４、クロック（ＣＬＫＨＮ）７０５が生成され、且つ画像形成装置１００（図１参照）で決まる主走査同期信号（ＣＣＤＨＳＹＮＣ）７０６を生成する。
【００５０】
図７において、７１２は後述するＣＰＵ７１３用の水晶発振器であり、本件では画像処理手段の水晶発振器７０１とは異なる周波数を用いて構成したため敢えて別々に記載したが、システム上の問題が無ければ、これらを共通化することは可能である。また、７１４は画像処理手段のレジスタである。また、７１３はＣＰＵ（中央演算処理装置）で、レジスタ７１４に対して読み書きを行うことができ、データバス、アドレスバス、同期信号としてのＣＰＵクロック、書き込み用のライト（ｗｒｉｔｅ）信号及びレジスタ設定のリセット（ｒｅｓｅｔ）信号を送り、画像処理手段からの処理結果の読み取り及び設定値の書き込みを行うことができ、クロック生成部で作られる制御クロックを全て設定することができる。即ち、画像処理手段のクロック生成部がディフォルト設定として持っている初期値に対し、装置動作に最も適したクロックを設定し、装置電源投入時にＲＯＭ３０４（図３参照）から読み出した設定値をアドレスデコード（Ａｄｄｒｅｓｓ Ｄｅｃｏｄｅ）手段７１５で設定したクロック設定アドレスに設定し、データ（ｄａｔａ）保持部７１９を介して高速クロック生成部７０７に送られる。７１６はＣＰＵ７１３からの書き込み用のインターフェイスと、ＣＰＵ７１３とＡＳＩＣ内部からの書き込み用のインターフェイスであり、ＣＰＵ７１３側から読み取るデータをデータセレクタ（Ｄａｔａ Ｓｅｌｅｃｔｏｒ）７１７に書き込みデータバスから読み取るように構成したものである。７１８はアンド（ＡＮＤ）回路で、ＣＰＵ７１３からのリセット信号とＡＳＩＣ内部からのリセット信号とのアンド（ＡＮＤ）を取るように構成されており、ＣＰＵ７１３からの書き込みで動作を開始し、ＡＳＩＣ内部からの書き込みで動作終了後に設定値を元に戻せる構成となっている。７０７は高速クロック生成部で、データ保持部７１９に設定されたデータに応じて設定アドレスに対応したリングレジスタ７１１にデータが書き込まれ、アナプロクロック（ａｎａｐｒｏ ＣＬＫ）生成部７０９やＣＣＤクロック生成部７１０、画像処理手段の内部用の高速クロック生成部（内部ＣＬＫ生成部）７０８等、高速でパターンの繰り返しによって形成される制御信号生成用に用いられる。
【００５１】
図８は、各信号７０３，７０４，７０５，７０６の出力波形を示す図である。
【００５２】
図９及び図１０は、ＣＣＤ・ＡＰ制御用のクロック生成部の構成を示すブロック図であるが、上述の基本クロックを基にクロックが生成される。
【００５３】
図９は、ＣＣＤクロック生成部７１０の構成を、図１０は、アナプロクロック生成部７０９の構成を、それぞれ示すブロック図である。
【００５４】
図９において、９０１はＣＣＤクロック生成部７１０の回路構成を示している。９０２はこのＣＣＤクロック生成部７１０の動作の中心となる１４ビット（ｂｉｔ）カウンタで、ＣＣＤＨＳｙｎｃｘ(５０１ｏｒ３０６)の主走査同期信号によってロードされるロード値をカウンタ初期値とし、クロック（ＴＧ１ＣＬＫ）に同期してカウントアップする。
【００５５】
９０３，９０４，９０５はＣＣＤ駆動クロック（Ｆ１）９１０，ＣＣＤ駆動クロック（Ｆ２）９１１のブランキング期間を作るコンパレータであり、コンパレータ９０３に入力されているＦＢＬＫＳｔは、ＣＣＤ駆動クロック（Ｆ１）９１０，ＣＣＤ駆動クロック（Ｆ２）９１１のブランキング開始位置を示し、ＦＢＬＫＥｎｄは、ＣＣＤ駆動クロック（Ｆ１）９１０，ＣＣＤ駆動クロック（Ｆ２）９１１のブランキング終了位置を示している。コンパレータ９０４，９０５は、各々ＣＣＤ駆動クロック（Ｆ１）９１０，ＣＣＤ駆動クロック（Ｆ２）９１１の第１のブランキング位置の設定用であり、Ｆ１・Ｓｔ，Ｆ２・Ｓｔで各々の開始位置を設定し、Ｆ１・Ｅｎｄ，Ｆ２・Ｅｎｄで各々の終了位置を設定している。コンパレータ９０３と同じ場合には設定は同じになる。即ち、カウンタ９０２のカウント値によってパルスの開始位置と終了位置とを設定するものである。
【００５６】
コンパレータ９０３の出力とコンパレータ９０４，９０５の出力は、後段の回路でクロック（ＣＬＫＨＮ_ＣＬＫ）に同期を取った後、ＡＮＤ回路９２０，９２１で合成され、逆相のクロック（ＣＬＫＨＰ_ＣＬＫ）で再度位相制御された後に、リングレジスタ９０８，９０９によって生成される高速クロックと合成される。因みに、リングレジスタ９０８，９０９に入力されているＦ１Ｐａｔ，Ｆ２Ｐａｔは、リングレジスタ９０８，９０９に設定されるクロックパターンであり、例えば、“１０１０”のようなデータが設定されていれば１ビット（ｂｉｔ）毎に“Ｈ”、“Ｌ”を繰り返すクロックを設定でき、また、“１０００”のようなデータが設定されていれば“Ｈ”、“Ｌ”、“Ｌ”、“Ｌ”のパルスを繰り返すクロックを生成することができるものである。ＳＲＬＤはリングレジスタ９０８，９０９へＦ１Ｐａｔ(Ｆ１パターン)とＦ２Ｐａｔ(Ｆ２パターン)を読み込むロード信号である。
【００５７】
ここで、リングレジスタ９０８，９０９は、クロック（ＣＬＫＨＰ_ＣＬＫ）に同期制御されているため、上述したブランキング信号との合成時に位相がずれることは無い。ブランキング信号と高速リングレジスタ９０８，９０９で生成されたクロックパターンとの合成信号は、Ｄフリップフロップ９１０，９１１で再度位相制御された後に出力される。
【００５８】
尚、Ｄフリップフロップ９１０，９１１の前に設定されたＡＮＤ回路９２２，９２３は、クロック出力停止制御回路である。即ち、Ｃｓｔｐ信号９１６が“Ｈ”となった時には、Ｄフリップフロップ９１０，９１１への入力信号は“Ｌ”レベルとなり、出力信号は出なくなる。
【００５９】
同様に、９０６はＣＣＤ１０７（図１参照）の光電変換部に蓄積した電化を転送レジスタへシフトするシフト信号であり、ＳＨ・Ｓｔ，ＳＨ・Ｅｎｄでパルスの開始と終了位置をセットすると共に、Ｃｓｔｏｐ信号９１６によってクロックを停止制御することが可能である。
【００６０】
９１２，９１３はリングレジスタであり、ＳＲＬＤ信号によってロードされたＦＲＰａｔ(ＦＲパターン)とＦＣＰａｔ(ＦＣＰパターン)のクロックパターンを繰り返して出力する。ＦＲＢＬＫＨ，ＦＣＰＢＬＫＨは、各々ＦＲ，ＦＣＰ信号のブランキング区間のレベルを“Ｈ”とするか“Ｌ”とするかの設定手段である。ＦＲ，ＦＣＰ信号については後述する。
【００６１】
また、ＦＲＢＬＫＦｌａｇ，ＦＣＰＢＬＫＦｌａｇは、ＦＲ，ＦＣＰのＢＬＫモードの許可フラグを示している。９１４，９１５はＦＲ，ＦＣＰ信号のＢＬＫの位相制御を行う遅延回路である。ＦＣＰＤＶａｌｕｅ，ＦＲＤＶａｌｕｅは、各々遅延回路９１４，９１５の遅延を設定する設定値である。ＲＣＳＢＬＫは後述する遅延回路９１８，９１９のブランキング信号を示している。リングレジスタ９１２，９１３よって出力されたクロックと遅延回路９１４，９１５によってオフセット量を制御したブランキング信号は、Ｃｓｔｏｐ信号９１６により出力を停止することが可能である。９１８，９１９はＦＲ，ＦＣＰ信号の位相微調整用の遅延回路であり、ＦＲＤｅｌａｙ[１：０],ＦＣＰＤｅｌａｙ[１：０]によって、
“００”：ＧＮＤ（パルス出力なし）
“０１”：遅延なし
“１０”：＋１ｎｓｅｃ
“１１”：＋２ｎｓｅｃ
を設定する回路である。
【００６２】
遅延回路９１８，９１９の前段の回路９２４，９２５は位相コントロール回路であり、ＦＲＳｔＤ，ＦＣＰＳｔＤによってクロックの立ち上がりを半クロック分遅延させる設定及びＦＲＥｄＤ，ＦＣＰＥｄＤによってクロックの立ち下がりを半クロック分遅延させることが可能となる回路構成となっている。
【００６３】
ここで説明したＦＲ信号は、ＣＣＤ出力段のリセットパルスであり、ＣＣＤ１０７から出力された画素データの前画素の残電荷をリセットする働きを持たせたものである。また、ＦＣＰ信号は、ＣＣＤ１０７の画素毎のビットクランプ（１画素毎にＣＣＤ出力信号のフィードスルー部をＣＣＤ動作電圧にクランプする働き。）用のパルスである。
【００６４】
次に、アナプロクロック生成部７０９の説明を、図１０に基づき説明する。
【００６５】
図１０において、１００１はアナプロクロック生成部７０９の回路構成を示している。
【００６６】
図１０において、１００２は図９に示すカウンタ９０２によって生成されるＡＣＬＰ信号であり、アナログ信号処理時のレベルクランプ信号である。ＡＣＬＰＳｔは、ＡＣＬＰパルスの開始位置の設定であり、ＡＣＬＥｎｄは、ＡＣＬＰパルスの終了位置の設定である。Ａｓｔｏｐは、ＡＣＬＰの出力停止信号である。
【００６７】
１００３，１００４，１００５は、後述するＳＨＰ信号１００６、ＳＨＤ信号１００７、ＭＣＬＫ信号１００８生成用の高速リングレジスタである。ここで、ＳＨＰ信号１００６は、不図示のアナログ信号処理回路である相関二重サンプリング回路（ＣＤＳ回路）において、ＣＣＤ出力信号の基準レベルであるプリチャージ部（フィードスルー部）をサンプリングするパルスを示す。また、ＳＨＤ信号１００７は、ＣＤＳ回路において、ＣＣＤ出力信号のデータ部をサンプリングするパルスを示す。また、ＭＣＬＫ信号１００８は、本実施の形態に係る画像処理装置において停止制御を行うＡ／Ｄコンバータ３１７のアナログ・デジタル変換クロックである。
【００６８】
高速リングレジスタ１００３，１００４，１００５に関しては上述したので、その説明を省略するが、ＳＨＰ信号パターン（ＳＨＰＰａｔ）、ＳＨＤ信号パターン（ＳＨＤＰａｔ）及びＭＣＬＫ信号パターン（ＭＣＬＫＰａｔ）の各々のパターン設定情報が、ＳＲＬＤ信号によって高速リングレジスタ１００３，１００４，１００５にロードされ、繰り返しクロックとして出力される。また、ＳＨＰ，ＳＨＤ，ＭＣＬＫクロックは、高速リングレジスタ１００３，１００４，１００５の後段のＡＮＤ回路１００９，１０１０，１０１１に入力されるＡｓｔｏｐ信号によって全て停止制御される。出力段のＳＨＰＤｅｌａｙ[１：０],ＳＨＤＤｅｌａｙ[１：０],ＭＣＬＫＤｅｌａｙ[１：０]は、各々のクロックの出力信号の位相を微調整するディレイ（Ｄｅｌａｙ）回路である。
【００６９】
設定は以下の通りである。
【００７０】
“００”：ＧＮＤ（パルス出力なし）
“０１”：遅延なし
“１０”：＋１ｎｓｅｃ
“１１”：＋２ｎｓｅｃ
更に、ＡＮＤ回路１００９，１０１０，１０１１の後段の回路は位相コントロール回路である。ここでは、ＳＨＰＳｔＤ，ＳＨＤＳｔＤ，ＭＣＬＫＳｔＤによって、クロックの立ち上がりを半クロック分遅延させる設定が可能となり、また、ＳＨＰＥｄＤ，ＳＨＤＥｄＤ，ＭＣＬＫＥｄＤによって、クロックの立ち下がりを半クロック分遅延させることが可能となる回路構成となっている。
【００７１】
図１１は、図３におけるクロック生成部で用いる基本クロック７０３，７０４，７０６が回路動作に用いられていることを示す図である。
【００７２】
以上に説明した駆動パルス波形のイメージを図１２に示す。同図において、１２０１は、ＣＣＤ駆動用の同期信号（ＣＣＤＨｓｙｎｃｘ）であり、主走査同期信号である。また、１２０２は各種クロック生成用のＴＧ１ＣＬＫ同期のカウント出力（ＴＧ１ＣＬＫ）である。また、１２０３はカウンタ駆動クロック（ＴＧ１ＣＬＫ）である。また、１２０４及び１２０５は、ＣＣＤの転送クロック（Ｆ１）、（Ｆ２）である。また、１２０６は光電変換素子に蓄積された電化を転送レジスタにシフトするシフト信号（ＳＨ）である。また、１２０７は、ＣＣＤ出力段の残電荷を１画素毎にリセットするリセット信号（ＦＲ）である。また、１２０８はＣＣＤ出力信号のビットクランプ信号（ＦＣＰ）であり、ＣＣＤ出力信号のプリチャージ部（フィードスルー部）を１画素毎に基準レベル（ＣＣＤ動作電位）にクランプするパルスである。また、１２０９はＣＣＤ出力信号のイメージ波形（ＣＣＤ−ｏｕｔ）である。また、１２１０は不図示のアナログ処理回路のクランプ信号（ＡＣＬＰ）であり、ＣＣＤの遮光画素（オプティカルブラック）を回路動作レベルに保持するためのパルスである。また、１２１１及び１２１２は、ＡＣＬＰ１２１０と同様に、不図示のアナログ処理回路のサンプルホールドパルス（ＳＨＰ）、(ＳＨＤ)であり、相関二重サンプリング（ＣＤＳ）を行うに際して各々フィードスルー（プリチャージ）部のサンプルパルス、データ部のサンプルパルスを示している。１２１３は相関二重サンプリング後の出力をデジタル信号に変換するＡ／Ｄコンバータ用の変換クロック（ＭＣＬＫ）である。
【００７３】
次に、画像処理部におけるクロック生成部以外の処理について、図１３を用いて説明する。
【００７４】
尚、図１３中、(Ｒ),(Ｇ),(Ｂ)は、Ｒ，Ｇ，Ｂ信号を示しており、３つの信号をそれぞれ処理する処理回路に分かれていることを示している。しかし、(Ｒ),(Ｇ),(Ｂ)に対応する３つの処理回路は互いに同一構成の処理回路であるから、ここでは、(Ｒ)についてのみ説明し、(Ｇ),(Ｂ)については、図面の同一部分に、添え字(Ｇ),(Ｂ)を付した同一符号を付して、その説明は省略する。
【００７５】
図１３は、画像処理手段の内部処理部の構成を示すブロック図である。
【００７６】
図１３において、１３０１は画像処理手段の内部処理部、１３０２(Ｒ)のＲＩＮ[９：０]は、１０ビット（ｂｉｔ）のビデオ（ｖｉｄｅｏ）信号である。１３０３(Ｒ)は黒オフセット補正部であり、信号線１３０４(Ｒ)のＣＣＤＨｓｙｎｃｘに同期してＣＣＤ１０７のｏｄｄ，ｅｖｅｎ出力のレベル差及び、黒基準レベルへの併せ込みを行っている。１３０５(Ｒ)はＦＩＦＯ制御部であり、▲１▼１ライン遅延モード、▲２▼周波数変換モード、の２つのモードを持たせている。１ライン遅延モードは、後段の線形補間部１３０８(Ｒ)においてラインデータ間の補正に用いられる。周波数変換モードは、下記に示す通りＦＩＦＯの入出力のクロックを別のクロックで制御できる構成を持っていることを示している。１３０６(Ｒ)はＤｕａｌＰｏｒｔ_ＲＡＭである。
【００７７】
ＩＰＨｅｎａｂｌｅｘ（主走査有効画像イネーブルパルス）１３０７(Ｒ)によって有効画像領域（原稿領域）を選択して、ＤｕａｌＰｏｒｔ_ＲＡＭ１３０６(Ｒ)に書き込み、読み出し制御可能な構成である。また、ＤｕａｌＰｏｒｔ_ＲＡＭ１３０６(Ｒ)は、書き込み、読み出しクロックを別々に設定することが可能であり、放射ノイズ低減手段として用いられるＳＳＣＧクロックを読み出しに用いることによって、画像処理部の後段の処理にＳＳＣＧを掛けることも可能な構成である。
【００７８】
ＦＩＦＯ制御部１３０５(Ｒ)の後段の１３０８(Ｒ)は線形補間部である。この線形補間部１３０８(Ｒ)で設定される係数は１／（１０ｂｉｔ）から１迄であり、ＦＩＦＯ制御部１３０５(Ｒ)で１ライン遅延したデータに対して補正を行うものである。５×１フィルタ１３０９(Ｒ)は、フラグパルス(ＩＰＲＦｌａｇ・Ｅｎａｂｌｅｘ)によって指定した領域に予め設定された係数を掛けて処理するもので，画像上の特異点に対するフィルタ処理として使用可能である。１３１１(Ｒ)は画像置換部であり、フラグパルスで指定したエリア外の両側のデータをエリア内の両端部から内側に順次置き換える機能を有している。
【００７９】
即ち、ａａａ ｘｘｘｘｘ ｘｘｘｘｘ ｂｂ（指定エリアデータ：ｘ，エリア外両端データ：ａ，ｂ）を置換後は、ａａａ ａａａａａ ｂｂｂｂｂ ｂｂのような変換を行う。フィルタ処理で補正できないデータを不都合の無いように修正する手法である。
【００８０】
尚、５×１フィルタ１３０９(Ｒ)及び画像置換部１３１１(Ｒ)は、図１３中の矢印に示した通り、不図示のモード設定によって、シェーディング補正部１３１２(Ｒ)の前後に選択的に切り換えることが可能である。シェーディング補正部１３１２(Ｒ)は、メモリＩ／Ｆ１３１２(Ｒ)ａを介して、シェーディングＲＡＭ１３１３(Ｒ)に対して所定のライン数分の累積加算を行い、平均値化を容易にするため、加算ライン数は１，２，４，８，１６，３２，６４のいずれかとする。シェーディングＲＡＭ１３１３(Ｒ)は、入力１０ビット（ｂｉｔ）に対して１６ビット（ｂｉｔ）幅／画素とし、リード（ｒｅａｄ）／ライト（ｗｒｉｔｅ）を２画素パラレルで行うため、メモリは３２ビット（ｂｉｔ）幅に設定するものとする。シェーディングＲＡＭ１３１３(Ｒ)に加算されたデータは平均値化のため、ビットシフトによって平均値を求め、補正係数算出後にシェーディングＲＡＭ１３１３(Ｒ)に上書きされる。
【００８１】
尚、算出係数にはリミッタが設定され、異常な係数は上限値に抑えられる。
【００８２】
シェーディング補正が完了した後に、スムージング部１３１５によって主走査方向に隣接する２画素、若しくは４画素を用いてスムージング処理を施し、１０→８ｂｉｔ変換部１３１６に送られる。この１０→８ｂｉｔ変換部１３１６は、幾つかの機能を持たせて構成されている。各々の機能は、不図示のモード設定手段によって、以下の機能を逐次選択可能としている。
【００８３】
＜ビット処理のモード選択＞
“００”＝出力０００ｈに固定(１０ｂｉｔマスク)
“０１”＝スルー(下位２ｂｉｔを参照しなければ、当然切り捨てとなる。)
“１０”＝四捨五入。（下位２ｂｉｔ目が“１”のとき）
“１１”＝切り上げ。（下位２ｂｉｔが“００”でないとき）
この機能の“００”設定を用い、画像イネーブル（ＥＮＡＢＬＥ）領域外におけるビデオ（ｖｉｄｅｏ）出力をＧＮＤレベルに固定することにより、信号経路１３１９に載って来るノイズ成分を遮断する効果を得ることができる。点線１３１８は、回路的にノイズ成分が分離可能となるイメージを示している。
【００８４】
また、１０→８ｂｉｔ変換部１３１６の他の機能としては、１０ｂｉｔデータをスルーで流す機能及び１０ｂｉｔ→８ｂｉｔ変換機能における四捨五入・切り上げ変換機能が用意されている。変換後のビデオ（ｖｉｄｅｏ）信号は、Ｒｏｕｔ１３１７(Ｒ)から画像処理部外に出力される。
【００８５】
図１４は、図１３に示す１０→８ｂｉｔ変換部１３１６の構成を示すブロック図であり、同図において、１４０１は図１３のスムージング部１３１５からのビデオ（ｖｉｄｅｏ）信号入力を示している。１４０２は同期制御用のクロックであり、ゲート１４０４を介して位相制御される。１４０３は２ｂｉｔのモードセレクタであり、上記４モードの設定を選択的に設定可能である。ゲート１４０４を通ったビデオ（ｖｉｄｅｏ）信号は、モードセレクタ１４０３のモード設定に応じたビデオ（ｖｉｄｅｏ）信号変換を行うものであるが、スルー設定“０１”の場合には、セレクタ１４０５の“０”端子に入力され、セレクタ１４０５を通って同期回路１４１２によるクロック(ＣＬＫ)１４１３同期のビデオ（ｖｉｄｅｏ）信号１４１４として出力される。
【００８６】
また、１０ｂｉｔデータを８ｂｉｔデータに変換する手法として、四捨五入と切り上げを選択可能な構成を持ち、四捨五入による８ｂｉｔ化の場合には“１０”を設定し、且つ１４０７に示す条件［上位８ｂｉｔが“１１１１ １１１１”ではなく、且つ下位２ｂｉｔ目が“１”］の時、加算手段１４０６により全体に“００００ ０００１ ００”を加算する。
【００８７】
また、モード設定によりＯＲゲート１４０９は条件を満たしていることをセレクタ１４０５に設定するため、加算結果がセレクタ１４１０に導かれる。切り上げによる８ｂｉｔ化の場合には、“１１”を設定し、且つ１４０７に示す条件［上位８ｂｉｔが“１１１１ １１１１”ではなく、且つ下位２ｂｉｔ目が“００”"ではない］時、加算手段１４０６により全体に“００００ ０００１ ００”を加算する。また、モード設定によりＯＲゲート１４０９は条件を満たしていることをセレクタ１４０５に設定するため、加算結果がセレクタ１４１０に導かれる。
【００８８】
最後に、ビデオ（ｖｉｄｅｏ）信号をＧＮＤレベルに固定する場合には、“００”を設定し、セレクタ１４１０から直接“０００ｈ”１４１１をセレクトし、同期回路１４１２でＣＬＫ１４１３に同期を取ったビデオ（ｖｉｄｅｏ）信号として出力される。
【００８９】
このような手段を用い、点線１４１５で示すセレクタ１４１０の入力段と出力段との間で回路的にノイズ成分１４１６を遮断すると共に、ビデオ（ｖｉｄｅｏ）信号を全てＧＮＤレベルとすることで、装置動作に必要の無いクロックの停止による放射ノイズ低減を実現するものである。
【００９０】
以上に説明した制御クロックの停止制御イメージを図１５に示す。同図（ａ）は、後述するＡ／Ｄコンバータ１５０３のＭＣＬＫ停止に伴うビデオ（ｖｉｄｅｏ）信号出力の状態を、同図（ｂ）は、本実施の形態に係る構成において、最も効果の大きい画像処理部のビデオ（ｖｉｄｅｏ）信号出力のＧＮＤレベル固定イメージを、それぞれ示したものである。
【００９１】
図１５（ａ）において、１５０１はＡ／Ｄコンバータであり、アナログ信号であるｖｉｄｅｏ−ｉｎとＡ／Ｄ変換クロックであるＭＣＬＫとが入力され、ＭＣＬＫが供給されている状態を１５０２に示した。また、途中でＭＣＬＫクロックを停止制御した場合のＡ／Ｄコンバータ１５０１の出力信号を１５０３に示した。この符号１５０３に示すように、ＭＣＬＫ停止制御直前のビデオ（ｖｉｄｅｏ）信号出力レベルが各ビットで保持される。
【００９２】
図１４において説明した１０ｂｉｔ→８ｂｉｔ変換回路のデータセレクト手段を利用した例で説明したが、実際には個別に“ビデオ（ｖｉｄｅｏ）信号スルー”と“ＧＮＤ固定”とをセレクトし、回路的にビデオ（ｖｉｄｅｏ）信号の系を切断可能な構成を持たせることが重要である。
【００９３】
図１５（ｂ）において、１５０４は画像処理部であり、ビデオ（ｖｉｄｅｏ）信号出力スルー状態からビデオ（ｖｉｄｅｏ）信号出力“Ｌ”固定に設定された状態を１５０５に示した。
【００９４】
（その他の実施の形態）
本発明は、複数の機器（例えば、ホストコンピュータ、インターフェイス機器、リーダー、プリンタ等）から構成されるシステムに適用しても、１つの機器からなる装置（例えば、複写機、ファクシミリ装置等）に適用してもよい。
【００９５】
また、上述した実施の形態の機能を実現するソフトウェアのプログラムコードを記憶した記憶媒体を、システム或いは装置に供給し、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵ等）が記憶媒体に格納されたプログラムコードを読み出して実行することによっても、本発明が達成されることは言うまでもない。
【００９６】
この場合、記憶媒体から読み出されたプログラムコード自体が上述した実施の形態の機能を実現することになり、そのプログラムコードを記憶した記憶媒体は本発明を構成することになる。
【００９７】
また、プログラムコードを供給するための記憶媒体としては、例えば、ＲＡＭ、ＮＶ−ＲＡＭ、フロッピー（登録商標）ディスク、ハードディスク、光ディスク、光磁気ディスク、ＭＯ、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷ、ＤＶＤ（ＤＶＤ−ＲＯＭ、ＤＶＤ−Ｒ、ＤＶＤ−ＲＷ等）、磁気テープ、不揮発性のメモリカード、他のＲＯＭ等の上記プログラムコードを記憶できるものであれば良く、或いはネットワークを介したダウンロード等を用いることができる。
【００９８】
また、コンピュータが読み出したプログラムコードを実行することにより、上述した実施の形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼動しているＯＳ（オペレーティングシステム）等が実際の処理の一部または全部を行い、その処理によって上述した実施の形態の機能が実現される場合も含まれることは言うまでもない。
【００９９】
更に、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵ等が実際の処理の一部または全部を行い、その処理によって上述した実施の形態の機能が実現される場合も含まれることは言うまでもない。
【０１００】
【発明の効果】
以上説明したように本発明によれば、原稿データを読み取っている読み取り領域以外における様々な信号を接地レベルにすることにより、放射ノイズを低減することができる。しかも、スタンバイ中のように明らかに制御クロックを装置として用いない状況下では放射源が動作していないため、放射ノイズ自体が問題となることはない。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る画像処理装置を含む画像形成装置の概略構成を示す側面図である。
【図２】本発明の一実施の形態に係る画像処理装置を含む画像形成装置における放射ノイズの発生源をイメージした図である。
【図３】本発明の一実施の形態に係る画像処理装置のハード構成を示すブロック図である。
【図４】本発明の一実施の形態に係る画像処理装置を含む画像形成装置におけるクロック停止制御タイミングを示す図である。
【図５】本発明の一実施の形態に係る画像処理装置を含む画像形成装置におけるクロック停止制御動作の流れを示すフローチャートである。
【図６】本発明の一実施の形態に係る画像処理装置を含む画像形成装置における原稿と主副画像イネーブル（ＥＮＡＢＬＥ）区間を示す図である。
【図７】本発明の一実施の形態に係る画像処理装置を含む画像形成装置におけるクロック生成部の構成を示すブロック図である。
【図８】本発明の一実施の形態に係る画像処理装置を含む画像形成装置のクロック生成部における各信号の出力状態を示す図である。
【図９】本発明の一実施の形態に係る画像処理装置を含む画像形成装置におけるＣＣＤ＿ＣＬＫ生成部の構成を示すブロック図である。
【図１０】本発明の一実施の形態に係る画像処理装置を含む画像形成装置におけるａｎａｐｒｏ＿ＣＬＫ生成部の構成を示すブロック図である。
【図１１】本発明の一実施の形態に係る画像処理装置を含む画像形成装置におけるクロック生成部で用いる基本クロックが回路動作に用いられていることを示す図である。
【図１２】本発明の一実施の形態に係る画像処理装置を含む画像形成装置におけるクロック生成部で生成されるクロック信号を示す図である。
【図１３】本発明の一実施の形態に係る画像処理装置における画像処理手段の構成を示すブロック図である。
【図１４】本発明の一実施の形態に係る画像処理装置における画像処理手段のビデオ（ｖｉｄｅｏ）信号出力選択回路の構成を示すブロック図である。
【図１５】本発明の一実施の形態に係る画像処理装置における制御信号の制御イメージを示す図である。
【符号の説明】
１００ 画像形成装置
１０１ 原稿読取部
１０２ イメージ出力部（プリンタ部）
１０３ 第１ミラー
１０４ 第２ミラー及び第３ミラー
１０５ 原稿照明手段
１０６ 原稿台ガラス
１０７ ＣＣＤ（光電変換素子）
１０８ 原稿圧板（原稿自動搬送手段）
１０９ リーダーコントローラ
１１０ 集光レンズ
１１１ 圧板検出スイッチ（ＳＷ）レバー
１１２ 反射型原稿サイズ検知センサ
１１３ 第１ミラー台ユニット
１１４ レーザーユニット
１１５ 現像器
１１６ 転写帯電器
１１７ 定着器
１１９ 排紙ローラ
１２０ ホッパー
１２１ 両面パス
１２２ 被転写紙用カセット
１２３ 被転写紙用カセット
１２４ 折り返しミラー
１２５ システムコントローラ
１２６ ＢＤ検知センサ
１２７ クリーナ
１２８ 感光ドラム
１２９ 前露光手段
１３０ 搬送ベルト
１３１ ソート手段
１３２ 操作部
２０１ ＣＣＤユニット
２０２ コントロールユニット（ＲＣＯＮ）
２０３ 接続Ｉ／Ｆ（インターフェイス）ユニット
２０４ 接続媒体
２０５ 接続媒体
２０６ Ａ／Ｄコンバータ
２０７ ノイズ
２０８ 放射ノイズ
２０９ 画像処理装置（データ処理装置）
２１０ ノイズ成分
２１１ 画像形成装置内部の敷居板である。
３０１ ＣＰＵ（中央演算処理装置）
３０２ データ・アドレスバス
３０３ 画像処理・駆動制御部
３０４ ＲＯＭ（リードオンリーメモリ）
３０５ ＲＡＭ（ランダムアクセスメモリ）
３０６ バックアップ用のＥＥＰ−ＲＯＭ
３０７ インバータ
３０８ ランプ
３０９ 圧板開閉状態検知手段
３１０ ＤＣ電源（ＯＮ／ＯＦＦ機能付きのレギュレータ等）
３１１ 光電変換素子
３１２ ドライバＩＣ（集積回路）
３１３ スイッチ（ＳＷ）
３１４ 原稿サイズ検知センサ（１）
３１５ 原稿サイズ検知センサ（２）
３１６ インターフェイス（Ｉ／Ｆ）
３１７ Ａ／Ｄコンバータ
７０１ 水晶発振器
７０２ 基本クロック（ＣＬＫ）生成部
７０３ クロック（ＴＧ１ＣＬＫ）
７０４ クロック（ＣＬＫＨＰ）
７０５ クロック（ＣＬＫＨＮ）
７０６ 主走査同期信号（ＣＣＤＨＳＹＮＣ）７０６
７０７ 高速クロック生成部
７１２ 水晶発振器
７１３ ＣＰＵ（中央演算処理装置）
７１４ レジスタ
７１５ アドレスデコード（Ａｄｄｒｅｓｓ Ｄｅｃｏｄｅ）手段
７１６ インターフェイス
７１７ データセレクタ（Ｄａｔａ Ｓｅｌｅｃｔｏｒ）
７１８ アンド（ＡＮＤ）回路
７１９ データ（ｄａｔａ）保持
９０１ ＣＣＤクロック生成部の回路
９０２ １４ビット（ｂｉｔ）カウンタ
９０３ コンパレータ
９０４ コンパレータ
９０５ コンパレータ
９０６ シフト信号
９０８ リングレジスタ
９０９ リングレジスタ
９１０ ＣＣＤ駆動クロック（Ｆ１）
９１１ ＣＣＤ駆動クロック（Ｆ２）
９１２ リングレジスタ
９１３ リングレジスタ
９１４ 遅延回路
９１５ 遅延回路
９１６ Ｃｓｔｏｐ信号
９１７ Ｃｓｔｏｐ信号
９１８ 遅延回路
９１９ 遅延回路
９２０ ＡＮＤ回路
９２１ ＡＮＤ回路
９２２ ＡＮＤ回路
９２３ ＡＮＤ回路
９２４ 位相コントロール回路
９２５ 位相コントロール回路
１００１ アナプロクロック生成部の回路
１００２ ＡＣＬＰ信号
１００３ 高速リングレジスタ
１００４ 高速リングレジスタ
１００５ 高速リングレジスタ
１００６ ＳＨＰ信号
１００７ ＳＨＤ信号
１００８ ＭＣＬＫ信号
１００９ ＡＮＤ回路
１０１０ ＡＮＤ回路
１０１１ ＡＮＤ回路
１２０１ ＣＣＤ駆動用の同期信号（ＣＣＤＨｓｙｎｃｘ）
１２０２ ＴＧ１ＣＬＫ同期のカウント出力（ＴＧ１ＣＬＫ）
１２０３ カウンタ駆動クロック（ＴＧ１ＣＬＫ）
１２０４ ＣＣＤの転送クロック（Ｆ１）
１２０５ ＣＣＤの転送クロック（Ｆ２）
１２０６ シフト信号（ＳＨ）
１２０７ リセット信号（ＦＲ）
１２０８ ビットクランプ信号（ＦＣＰ）
１２０９ ＣＣＤ出力信号のイメージ波形（ＣＣＤ−ｏｕｔ）
１２１０ クランプ信号（ＡＣＬＰ）
１２１１ サンプルホールドパルス（ＳＨＰ）
１２１２ サンプルホールドパルス(ＳＨＤ)
１２１３ 変換クロック（ＭＣＬＫ）
１３０１ 画像処理手段の内部処理部
１３０２(Ｒ) 入力端子
１３０３(Ｒ) 黒オフセット補正部
１３０４(Ｒ) 信号線
１３０５(Ｒ) ＦＩＦＯ制御部
１３０６(Ｒ) ＤｕａｌＰｏｒｔ_ＲＡＭである。
１３０７(Ｒ) ＩＰＨｅｎａｂｌｅｘ（主走査有効画像イネーブルパルス）
１３０８(Ｒ) 線形補間部
１３０９(Ｒ) ５×１フィルタ
１３１０(Ｒ) ５×１フィルタ
１３１１(Ｒ) 画像置換部
１３１２(Ｒ) シェーディング補正部
１３１２(Ｒ)ａ メモリＩ／Ｆ
１３１３(Ｒ) シェーディングＲＡＭ
１３１５ スムージング部
１３１６ １０→８ｂｉｔ変換部
１３１７(Ｒ) Ｒｏｕｔ
１３１８ 点線
１３１９ 信号経路
１４０１ ビデオ（ｖｉｄｅｏ）信号入力
１４０２ 同期制御用のクロック
１４０３ ２ｂｉｔのモードセレクタ
１４０４ ゲート
１４０５ セレクタ
１４０６ 加算手段
１４０７ 条件
１４０８ 条件
１４０９ ＯＲゲート
１４１０ セレクタ
１４１１ “０００ｈ”
１４１２ 同期回路
１４１３ クロック(ＣＬＫ)
１４１４ ビデオ（ｖｉｄｅｏ）信号
１４１５ 点線
１４１６ ノイズ成分
１５０１ Ａ／Ｄコンバータ
１５０４ 画像処理部
Claims (3)
- 原稿の主走査及び副走査方向を走査してデータを読み取る読取手段と、該読取手段により読み取られたデータに対して所定の処理を行うデータ処理手段とを有するデータ処理装置において、
前記原稿のサイズを判定する判定手段と、
前記判定手段の判定結果に基づいて前記データの読取領域を設定する読取領域設定手段と、
前記データ処理手段から出力された信号が前記読取領域設定手段により設定された読取領域外における信号である場合に該出力された信号を接地レベルに固定する固定手段とを有し、
前記固定手段は、主走査１ライン毎に出力される主走査同期信号を前記原稿のサイズに等しい所定のカウント数だけカウントしたことに応じて、前記データ処理手段からの信号の出力を停止することを特徴とするデータ処理装置。 - 前記固定手段は、前記読取手段内のＡ／Ｄ変換手段に入力されるＡ／Ｄ変換クロックの供給を停止させることにより、前記Ａ／Ｄ変換手段の変換動作を停止させることを特徴とする請求項１記載のデータ処理装置。
- 前記固定手段は、設定手段により選択可能な、１０ビットから８ビットへ変換する機能を含む複数の機能を有する変換手段を備え、前記変換手段は、前記読取領域外における信号の出力を接地レベルに固定することを特徴とする請求項１又は２記載のデータ処理装置。
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