JP2005303633A - パルス幅変調装置および方法 - Google Patents

Abstract

【課題】
遅延クロックを用いてパルス幅変調を実現する場合に、回路規模を増加させることなく、複数の周波数で利用することのできるパルス幅変調装置および方法を提供する。
【解決手段】
分周回路４が基本クロック信号を分周して分周クロック信号を生成し、変調データ生成回路がパルス幅変調の対象となる画像データに基づいて分周クロック信号に対応する第１の変調データを生成し、変換回路５が第１の変調データを基本クロック信号に対応する第２の変調データに変換し、パルス幅変調回路３が第２の変調データに基づいてパルス幅変調を行う。
【選択図】 図１

Description

本発明は、パルス幅変調装置および方法に関し、特に、基本クロック信号に基づいて生成された複数のクロック信号をエッジクロックとしてパルス幅変調を行うパルス幅変調装置および方法に関する。

プリンタ等の画像形成装置では、パルス幅変調（ＰＷＭ）により、描画する画素を決定することが多々ある。パルス幅変調により描画する画素の大きさを決定する画像形成装置内のパルス幅変調装置は、例えば、図１２に示すようなものとなる。

図１２に示すパルス幅変調装置は、変調データ生成回路１０１と、遅延クロック生成回路１０２、パルス幅変調回路１０３により構成される。

変調データ生成回路１０１は、入力される画像データと基本クロック信号に基づいて、パルス幅データと位置データを出力する。この変調データ生成回路１０１は、一般に、ロジック回路で構成される。

遅延クロック生成回路１０２は、入力される基本クロック信号に基づいて、基本クロックと同周期の複数の遅延クロック信号を生成する。この遅延クロック生成回路１０２は、一般に、ゲート回路で構成される。

パルス幅変調回路１０３は、変調データ生成回路１０１が出力するパルス幅データおよび位置データ、遅延クロック生成回路１０２が出力する複数の遅延クロック信号に基づいて、画像形成装置のエンジンが画素を描画するための出力データを出力する。このパルス幅変調回路１０３は、一般に、ゲート回路で構成される。

ここで、遅延クロック生成回路１０２の構成について説明する。図１３は、遅延クロック生成回路１０２の構成を示した図である。なお、同図においては、遅延クロック生成回路１０２は、４つの遅延クロック信号を出力するものとする。

同図に示すように、遅延クロック生成回路１０２は、位相比較回路１２１と制御回路１２２、直列接続された４つの遅延回路１２３（１２３−１〜１２３−４）を具備して構成される。なお、遅延回路１２３の数は、出力する遅延クロック信号の数に応じた値となる。

また、遅延回路１２３−ｎ（１２３−１〜１２３−４のそれぞれ）は、図１４に示すように、直列接続された複数の遅延素子１２４（１２４−１〜１２４−ｍ）と、選択回路１２５を具備して構成される。

遅延素子１２４は、バッファ等の素子であり、入力された信号を一定時間遅れて出力する。したがって、各遅延素子１２４の出力は、順に一定時間遅れたものとなり、選択回路１２５が、制御回路１２２から入力される選択信号にしたがって、複数の遅延素子１２４の出力のいずれかを選択して出力する。

制御回路１２２は、基本クロック信号と遅延回路１２３−４が出力する遅延クロック信号の位相が一致するように、各遅延回路１２３に選択信号を与える。この選択信号は、位相比較回路１２１の比較結果に基づいて決定される。その結果、４つの遅延クロック信号は、それぞれ、基本クロック信号の周期Ｔの４分の１であるＴ／４だけ、位相が異なるものとなる。

このような構成より、遅延クロック生成回路１０２は、基本クロック信号と同周期の遅延クロック信号を複数生成する。また、生成する遅延クロック信号の１つは、基本クロック信号と位相も等しいものとなる。

なお、このような遅延クロック信号を生成する回路としては、特許文献１に記載されたもの等がある。

次に、パルス変調回路１０３での出力データの生成について説明する。パルス変調回路１０３では、変調データ生成回路１０１が出力するパルス幅データおよび位置データ、遅延クロック生成回路１０２が出力する複数の遅延クロック信号に基づいて、出力データを生成するが、基本クロック信号の周期がＴの場合に、パルス幅データが「２（２／４）」、位置データが「中央」であったとすると、パルス幅変調回路１０３は、図１５に示すように、遅延クロック信号Ｋ１の立ち上がりエッジと遅延クロック信号Ｋ３の立ち上がりエッジを用いて、１画素に対して２／４の大きさの画素を描画するための出力データを生成する。
特開平８−３２１７５３号公報

ところで、上述の図１２に示したパルス幅変調装置の構成では、変調データ生成回路１０１から出力されるパルス幅データと位置データの周期は、基本クロック信号と同じ周期である。このため、パルス幅データと位置データの周期が長くなった場合には、基本クロック信号の周期も長くなる。

従って、基本クロック信号の周期が長くなる場合、つまり、低周波数での処理に対応するためには、遅延回路１２３内の遅延素子１２４の数を増加する必要があり、結果として、遅延クロック生成回路１０２の回路規模が増大していくこととなる。

例えば、図１５に示したように、４つの遅延クロック信号でパルス幅変調を行う場合、周期Ｔの基本クロック信号に対する遅延クロック信号Ｋ１の遅延時間はＴ／４であるが、図１６に示すように、周期２Ｔの基本クロック信号に対する遅延クロック信号Ｋ１の遅延時間は、Ｔ／２となる。この場合、遅延素子１２４の数は、２倍の数が必要となり、単純に考えて遅延クロック生成回路１０２の回路規模は、２倍となる。

パルス幅変調装置では、描画する画像の解像度により、基本クロック信号の周波数を異ならせる必要がある。このためには、対応周波数毎に回路を構成するか、周波数対応範囲を広くする必要がある。いずれの場合も、回路規模の増加や各解像度に必要な周波数毎に入力するクロックの周波数を切り替えなければならないという問題点がある。また高い周波数のみ使う装置の場合は、全く使われない遅延素子の回路が存在してしまう。

そこで、本発明は、遅延クロックを用いてパルス幅変調を実現する場合に、回路規模を増加させることなく、複数の周波数で利用することのできるパルス幅変調装置および方法を提供することを目的とする。

上述した目的を達成するため、請求項１の発明は、基本クロック信号に基づいて生成された複数のクロック信号をエッジクロックとしてパルス幅変調を行うパルス幅変調装置において、前記基本クロック信号を分周した分周クロック信号を生成する分周手段と、パルス幅変調の対象となる入力データに基づいて、前記分周手段が生成した分周クロック信号に対応する第１の変調データを生成するデータ生成手段と、前記データ生成手段が生成した第１の変調データを、前記基本クロック信号に対応する第２の変調データに変換するデータ変換手段とを具備し、前記データ変換手段が変換した第２の変調データに基づいてパルス幅変調を行うことを特徴とする。

また、請求項２の発明は、請求項１の発明において、前記第１の変調データの数と前記第２の変調データの数との比が、前記分周クロック信号の周波数と前記基本クロック信号の周波数との比と同じであることを特徴とする。

また、請求項３の発明は、請求項１の発明において、前記データ変換手段は、前記分周クロック信号の周波数と前記基本クロック信号の周波数との比率毎に設定されたテーブルを用いて、前記第１の変調データを前記第２の変調データに変換することを特徴とする。

また、請求項４の発明は、請求項１の発明において、前記クロック信号は、前記基本クロック信号を遅延させて生成されることを特徴とする。

また、請求項５の発明は、請求項１の発明において、前記クロック信号は、前記基本クロック信号を逓倍し、該逓倍した基本クロック信号を分周するとともに位相をシフトして生成されることを特徴とする。

また、請求項６の発明は、基本クロック信号に基づいて生成された複数のクロック信号をエッジクロックとしてパルス幅変調を行うパルス幅変調方法において、前記基本クロック信号を分周して分周クロック信号を生成し、パルス幅変調の対象となる入力データに基づいて、前記分周クロック信号に対応する第１の変調データを生成し、前記第１の変調データを前記基本クロック信号に対応する第２の変調データに変換し、該変換した第２の変調データに基づいてパルス幅変調を行うことを特徴とする。

また、請求項７の発明は、請求項６の発明において、前記第１の変調データの数と前記第２の変調データの数との比が、前記分周クロック信号の周波数と前記基本クロック信号の周波数との比と同じであることを特徴とする。

また、請求項８の発明は、請求項６の発明において、前記分周クロック信号の周波数と前記基本クロック信号の周波数との比率毎に設定されたテーブルを用いて、前記第１の変調データを前記第２の変調データに変換することを特徴とする。

また、請求項９の発明は、請求項６の発明において、前記クロック信号は、前記基本クロック信号を遅延させて生成されることを特徴とする。

また、請求項１０の発明は、請求項６の発明において、前記クロック信号は、前記基本クロック信号を逓倍し、該逓倍した基本クロック信号を分周するとともに位相をシフトして生成されることを特徴とする。

本発明によれば、対応周波数によらず回路を共通に使えるという利点を有することとなり、回路の規模を増大させることなく、広範囲の周波数に対応するパルス幅変調を行うことが可能となる。これにより、画像形成装置においても回路の変更なしに、画像データの周波数の切り替えのみで共通な回路の使用が可能となる。

また、本発明は、素子間の遅延時間の微調整が必要となる回路部を変更する必要が無く、微調整を要しない部分をロジック部分として構成することができるので、容易に回路変更が可能となる。

以下、本発明に係るパルス幅変調装置および方法の一実施の形態について、添付図面を参照して、詳細に説明する。

図１は、本発明を適用した画像形成装置のパルス幅変調装置の構成を示した図である。同図に示すように、本発明を適用したパルス幅変調装置は、変調データ生成回路１と、遅延クロック生成回路２、パルス幅変調回路３、分周回路４、変換回路５を具備して構成される。

分周回路４は、入力された基本クロック信号をスルー（分周せず）または２分周、４分周して分周クロック信号を出力する。

変調データ生成回路１は、入力される画像データと分周回路４が出力する分周クロック信号に基づいて、パルス幅データＡと位置データＡを出力する。この変調データ生成回路１は、分周クロック信号に基づいてパルス幅データＡと位置データを出力Ａするが、基本的には、図１２に示した変調回路１０１と同様のものである。

変換回路５は、変調データ生成回路１が生成したパルス幅データＡと位置データＡを、変換テーブルを用いて、基本クロック信号に対応するパルス幅データＢと位置データＢに変換する。変換に用いる変換テーブルは、分周クロックの周波数によって異なるものを用いる。例えば、分周回路４が基本クロック信号を２分周した場合には、図２に示すような変換テーブルを用い、分周回路４が基本クロック信号を４分周した場合には、図３および図４に示すような変換テーブルを用いる。また、分周回路４が、基本クロック信号をスルーした場合には、変換回路５は、パルス幅データＡと位置データＡを、そのまま、パルス幅データＢと位置データＢとして出力する。

遅延クロック生成回路２は、入力される基本クロック信号に基づいて、基本クロックと同周期の複数の遅延クロック信号を生成する。この遅延クロック生成回路２は、基本的には、図１２に示した遅延クロック生成回路１０２と同様のものであるが、基本クロック信号に対する最低動作周波数を１／Ｔ（周期Ｔの基本クロック信号）としている。

パルス幅変調回路３は、変換回路５が出力するパルス幅データＢおよび位置データＢ、遅延クロック生成回路２が出力する複数の遅延クロック信号に基づいて、画像形成装置のエンジンが画素を描画するための出力データを出力する。このパルス幅変調回路３は、基本的には、図１２に示したパルス幅変調回路１０３と同様のものである。

次に、図１に示したパルス幅変調装置の動作を、具体例に基づいて説明する。図５は、基本クロック信号の周期Ｔと同じ周期の出力データをパルス幅変調回路３から出力する場合のタイミングチャートである。

パルス幅変調回路３から基本クロック信号の周期Ｔと同じ周期の出力データを出力する場合、分周回路４は、基本クロック信号を分周せずに、そのまま、分周クロック信号として出力する。したがって、分周クロック信号の周期は、基本クロック信号の周期と同じＴとなる。

また、変調データ生成回路１は、分周クロック信号の周波数に対応するパルス幅データＡと位置データＡを生成する。例えば、変調データ生成回路１は、パルス幅データＡとして「２／４」を生成し、位置データＡとして「中央」を生成する。

変換回路５は、パルス幅データＡと位置データＡを基本クロック信号の周波数に対応するパルス幅データＢと位置データＢに変換するが、分周クロック信号の周波数が基本クロック信号の周波数と同じ場合には、パルス幅データＡと位置データＡを、そのまま、パルス幅データＢと位置データＢとして出力する。したがって、パルス幅データＢは「２／４」、位置データＢは「中央」となる。

その結果、パルス幅変調回路３は、遅延クロック信号Ｋ１の立ち上がりエッジと遅延クロック信号Ｋ３の立ち上がりエッジを用いて、１画素に対して２／４の大きさの画素を描画するための出力データを生成する。

なお、パルス幅変調回路３から基本クロック信号の周期Ｔと同じ周期の出力データを出力する場合には、パルス幅変調装置の動作は、実質的には、従来のパルス幅変調装置（図１２参照）の動作と同様となる。

次に、基本クロック信号の周期Ｔの２倍の周期の出力データをパルス幅変調回路３から出力する場合について説明する。なお、ここでは、パルス幅データＡと位置データＡが、それぞれ、「４／８」と「中央」、「４／８」と「左」、「６／８」と「右」の場合を例として説明を行う。

図６は、基本クロック信号の周期Ｔの２倍の周期で、４／８の画素を中央に描画する出力データをパルス幅変調回路３から出力する場合のタイミングチャートである。

パルス幅変調回路３から基本クロック信号の周期Ｔの２倍である周期２Ｔの出力データを出力する場合、分周回路４は、基本クロック信号を２分周して出力する。したがって、分周クロック信号の周期は、基本クロック信号の周期の２倍の２Ｔとなる。

また、変調データ生成回路１は、分周クロック信号の周波数に対応するパルス幅データＡと位置データＡを生成し、生成したパルス幅データＡと位置データＡを分周クロック信号に同期して出力する。ここでは、分周クロック信号の周期が２Ｔであるため、分解能が８のパルス幅データを生成し（遅延クロック信号の数が４で、基本クロック信号での分解能が４であることを前提としている）、例えば、パルス幅データＡとして「４／８」、位置データＡとして「中央」を生成する。

変換回路５は、パルス幅データＡと位置データＡを基本クロック信号の周波数Ｔに対応するパルス幅データＢと位置データＢに変換し、基本クロック信号に同期して出力する。ここでは、分周回路４が２分周を行っているため、変換回路５は、図２に示す変換テーブルを用いて変換を行う。したがって、パルス幅データＡと位置データＡが、それぞれ、「４／８」と「中央」であれば、１番目のパルス幅データＢと位置データＢが、それぞれ、「２／４」と「右」となり、２番目のパルス幅データＢと位置データＢが、それぞれ、「２／４」と「左」となる。

その結果、パルス幅変調回路３は、遅延クロック信号Ｋ２の立ち上がりエッジと遅延クロック信号Ｋ４の立ち上がりエッジを用いて、１番目のパルス幅データＢと位置データＢに基づく右寄せで２／４の大きさの画素を描画するための出力データを生成し、遅延クロック信号Ｋ４の立ち上がりエッジと遅延クロック信号Ｋ２の立ち上がりエッジを用いて、２番目のパルス幅データＢと位置データＢに基づく左寄せで２／４の大きさの画素を描画するための出力データを生成する。ただし、１番目のパルス幅データＢと位置データＢに基づく画素は、実際には、２／８の大きさで、２番目のパルス幅データＢと位置データＢに基づく画素は、実際には、２／８の大きさである。これらの出力データは、結果として、１画素に対して４／８の大きさの画素を中央に描画するためのものとなる。

図７は、基本クロック信号の周期Ｔの２倍の周期で、４／８の画素を左寄せで描画する出力データをパルス幅変調回路３から出力する場合のタイミングチャートである。

パルス幅変調回路３から基本クロック信号の周期Ｔの２倍である周期２Ｔの出力データを出力する場合、分周回路４は、基本クロック信号を２分周して出力する。したがって、分周クロック信号の周期は、基本クロック信号の周期の２倍の２Ｔとなる。

また、変調データ生成回路１は、分周クロック信号の周波数に対応するパルス幅データＡと位置データＡを生成し、生成したパルス幅データＡと位置データＡを分周クロック信号に同期して出力する。ここでは、分周クロック信号の周期が２Ｔであるため、分解能が８のパルス幅データを生成し（遅延クロック信号の数が４で、基本クロック信号での分解能が４であることを前提としている）、例えば、パルス幅データＡとして「４／８」、位置データＡとして「左」を生成する。

変換回路５は、パルス幅データＡと位置データＡを基本クロック信号の周波数Ｔに対応するパルス幅データＢと位置データＢに変換し、基本クロック信号に同期して出力する。ここでは、分周回路４が２分周を行っているため、変換回路５は、図２に示す変換テーブルを用いて変換を行う。したがって、パルス幅データＡと位置データＡが、それぞれ、「４／８」と「左」であれば、１番目のパルス幅データＢと位置データＢが、それぞれ、「４／４」と「左」となり、２番目のパルス幅データＢと位置データＢが、それぞれ、「０／４」と「左」となる。

その結果、パルス幅変調回路３は、遅延クロック信号Ｋ４の立ち上がりエッジと遅延クロック信号Ｋ４の次の立ち上がりエッジを用いて、１番目のパルス幅データＢと位置データＢに基づく左寄せで４／４の大きさの画素を描画するための出力データを生成するが、２番目のパルス幅データＢの大きさは０であるため、２番目のパルス幅データＢでは、画素を描画しない出力データを生成する。ただし、１番目のパルス幅データＢと位置データＢに基づく画素は、実際には、４／８の大きさである。これらの出力データは、結果として、１画素に対して４／８の大きさの画素を左寄せで描画するためのものとなる。

図８は、基本クロック信号の周期Ｔの２倍の周期で、６／８の画素を右寄せで描画する出力データをパルス幅変調回路３から出力する場合のタイミングチャートである。

パルス幅変調回路３から基本クロック信号の周期Ｔの２倍である周期２Ｔの出力データを出力する場合、分周回路４は、基本クロック信号を２分周して出力する。したがって、分周クロック信号の周期は、基本クロック信号の周期の２倍の２Ｔとなる。

また、変調データ生成回路１は、分周クロック信号の周波数に対応するパルス幅データＡと位置データＡを生成し、生成したパルス幅データＡと位置データＡを分周クロック信号に同期して出力する。ここでは、分周クロック信号の周期が２Ｔであるため、分解能が８のパルス幅データを生成し（遅延クロック信号の数が４で、基本クロック信号での分解能が４であることを前提としている）、例えば、パルス幅データＡとして「６／８」、位置データＡとして「右」を生成する。

変換回路５は、パルス幅データＡと位置データＡを基本クロック信号の周波数Ｔに対応するパルス幅データＢと位置データＢに変換し、基本クロック信号に同期して出力する。ここでは、分周回路４が２分周を行っているため、変換回路５は、図２に示す変換テーブルを用いて変換を行う。したがって、パルス幅データＡと位置データＡが、それぞれ、「６／８」と「右」であれば、１番目のパルス幅データＢと位置データＢが、それぞれ、「２／４」と「右」となり、２番目のパルス幅データＢと位置データＢが、それぞれ、「４／４」と「右」となる。

その結果、パルス幅変調回路３は、遅延クロック信号Ｋ２の立ち上がりエッジと遅延クロック信号Ｋ４の立ち上がりエッジを用いて、１番目のパルス幅データＢと位置データＢに基づく右寄せで２／４の大きさの画素を描画するための出力データを生成し、遅延クロック信号Ｋ４の立ち上がりエッジと遅延クロック信号Ｋ４の次の立ち上がりエッジを用いて、２番目のパルス幅データＢと位置データＢに基づく右寄せで４／４の大きさの画素を描画するための出力データを生成する。ただし、１番目のパルス幅データＢと位置データＢに基づく画素は、実際には、２／８の大きさで、２番目のパルス幅データＢと位置データＢに基づく画素は、実際には、４／８の大きさである。これらの出力データは、結果として、１画素に対して６／８の大きさの画素を右寄せで描画するためのものとなる。

次に、基本クロック信号の周期Ｔの４倍の周期の出力データをパルス幅変調回路３から出力する場合について説明するが、出力データの周期が４Ｔの場合でも、基本的な動作は、周期が２Ｔの場合と同様なので、ここでは、概略のみを説明する。

パルス幅変調回路３から基本クロック信号の周期Ｔの４倍である周期４Ｔの出力データを出力する場合、分周回路４は、基本クロック信号を４分周して出力する。したがって、分周クロック信号の周期は、基本クロック信号の周期の２倍の４Ｔとなる。

また、変調データ生成回路１は、分周クロック信号の周波数に対応するパルス幅データＡと位置データＡを生成し、生成したパルス幅データＡと位置データＡを分周クロック信号に同期して出力する。ここでは、分周クロック信号の周期が４Ｔであるため、分解能が１６のパルス幅データを生成し（遅延クロック信号の数が４で、基本クロック信号での分解能が４であることを前提としている）、例えば、パルス幅データＡとして「７／１６」、位置データＡとして「中央」を生成する。

変換回路５は、パルス幅データＡと位置データＡを基本クロック信号の周波数Ｔに対応するパルス幅データＢと位置データＢに変換し、基本クロック信号に同期して出力する。ここでは、分周回路４が４分周を行っているため、変換回路５は、図３および図４に示す変換テーブルを用いて変換を行う。したがって、パルス幅データＡと位置データＡが、それぞれ、「７／１６」と「中央」であれば、１番目のパルス幅データＢと位置データＢが、それぞれ「０／４」と「右」、２番目のパルス幅データＢと位置データＢが、それぞれ「４／４」と「右」、３番目のパルス幅データＢと位置データＢが、それぞれ「３／４」と「左」、４番目のパルス幅データＢと位置データＢが、それぞれ「０／４」と「左」となる。

その結果、パルス幅変調回路３は、パルス幅データＢが「０／４」である場合には、画素を描画しない出力データを生成するが、２番目のパルス幅データＢと位置データＢは、それぞれ「４／４」と「右」であるため、遅延クロック信号Ｋ４の立ち上がりエッジと遅延クロック信号Ｋ４の次に立ち上がりエッジを用いて、右寄せで４／４の大きさの画素を描画するための出力データを生成し、３番目のパルス幅データＢと位置データＢは、それぞれ「３／４」と「左」であるため、遅延クロック信号Ｋ４の立ち上がりエッジと遅延クロック信号Ｋ３の立ち上がりエッジを用いて、左寄せで３／４の大きさの画素を描画するための出力データを生成する。ただし、２番目のパルス幅データＢと位置データＢに基づく画素は、実際には、４／１６の大きさで、３番目のパルス幅データＢと位置データＢに基づく画素は、実際には、３／１６の大きさである。これらの出力データは、結果として、１画素に対して７／１６の大きさの画素を中央に描画するためのものとなる。

このような構成により、図１に示したパルス幅変調装置は、遅延クロック生成回路２の対応最低周波数よりもさらに低い周波数で変調した出力データを出力する場合でも、遅延クロック生成回路２の回路規模を増やすことなく変換回路５のデータ変換により、低い周波数に変調した出力データを出力可能となる。

また、さらに低い周波数であっても、変換回路５の変換パターンを拡張すれば、遅延クロック生成回路２の回路規模および回路構成を全く変更せずに、２分周、４分周に加え、８分周、１６分周、Ｎ分周とすることで対応でき、その対応周波数の下限は、限りなく０に近くなる。また、見かけ上、遅延クロック信号のエッジが２倍、４倍、Ｎ倍と増えることにより、出力データの分解能も２倍、４倍、Ｎ倍に増加する。

ここで、本発明を適用した場合の回路規模について説明する。図９は、本発明を適用した場合の遅延クロック生成回路の回路規模と、従来の技術による遅延クロック生成回路の回路規模を示したものである。なお、図９においては、基本クロックの対応周波数を１００ＭＨｚ〜５０ＭＨｚとして、遅延クロック信号の数を「４」とした場合の回路規模を「１」としている。

本発明を適用した場合、図９（ａ）に示すように、基本クロックの２分の１の周波数帯である５０ＭＨｚ〜２５ＭＨｚでは、回路規模は、「１」のままであり、分解能「４」、「８」は、回路Ａが共通に使用できる。さらに４分の１の周波数帯である２５ＭＨｚ〜１２．５ＭＨｚでも、回路規模は「１」であり、分解能「４」、「８」、「１６」の場合でも回路Ａが共通に使用できる。

これに対して、従来の技術では、図９（ｂ）に示すように、基本クロックの２分の１の周波数帯である５０ＭＨｚ〜２５ＭＨｚでは、回路規模は、「２」となり、各分解能で異なる回路を使用する必要がある。また、４分の１の周波数帯である２５ＭＨｚ〜１２．５ＭＨｚでは、回路規模は「４」となり、各分解能で異なる回路を使用する必要がある。

図１０は、実施例２における本発明を適用した画像形成装置のパルス幅変調装置の構成を示した図である。同図に示すように、実施例２におけるパルス幅変調装置は、変調データ生成回路１１と、同期エッジクロック生成回路１２、パルス幅変調回路１３、分周回路１４、変換回路１５、逓倍回路１６を具備して構成される。

分周回路１４は、入力された基本クロック信号をスルー（分周せず）または２分周、４分周して分周クロック信号を出力する。

変調データ生成回路１１は、入力される画像データと分周回路１４が出力する分周クロック信号に基づいて、パルス幅データＡと位置データＡを出力する。この変調データ生成回路１１は、分周クロック信号に基づいてパルス幅データＡと位置データを出力Ａするが、基本的には、図１２に示した変調回路１０１と同様のものである。

変換回路１５は、変調データ生成回路１１が生成したパルス幅データＡと位置データＡを、変換テーブルを用いて、基本クロック信号に対応するパルス幅データＢと位置データＢに変換する。変換に用いる変換テーブルは、実施例１の変換回路５と同様に、分周クロックの周波数によって異なるものを用いる。分周回路１４が基本クロック信号を２分周した場合には、図２に示すような変換テーブルを用い、分周回路１４が基本クロック信号を４分周した場合には、図３および図４に示すような変換テーブルを用いる。また、分周回路１４が、基本クロック信号をスルーした場合には、変換回路１５は、パルス幅データＡと位置データＡを、そのまま、パルス幅データＢと位置データＢとして出力する。

逓倍回路１６は、基本クロック信号を４逓倍し、これを逓倍クロック信号として出力する。なお、ここでは、実施例１の遅延クロック信号の数に合わせたエッジクロック信号を用いることを前提として、逓倍回路１６で基本クロック信号を４逓倍しているが、必ずしも４逓倍である必要はない。

同期エッジクロック生成回路１２は、逓倍回路１６が出力する逓倍クロック信号を４分周するとともに、その周期を１／４周期づつシフトした４つのエッジクロック信号を生成する。

パルス幅変調回路１３は、変換回路５が出力するパルス幅データＢおよび位置データＢ、同期エッジクロック生成回路１２が出力する複数の遅延クロック信号に基づいて、画像形成装置のエンジンが画素を描画するための出力データを出力する。このパルス幅変調回路１３は、基本的には、図１２に示したパルス幅変調回路１０３と同様のものである。

次に、図１０に示したパルス幅変調装置の動作を具体例に基づいて説明する。図１１は、基本クロック信号の周期Ｔの２倍の周期で、４／８の画素を中央に描画する出力データをパルス幅変調回路１３から出力する場合のタイミングチャートである。

パルス幅変調回路１３から基本クロック信号の周期Ｔの２倍である周期２Ｔの出力データを出力する場合、分周回路１４は、基本クロック信号を２分周して出力する。したがって、分周クロック信号の周期は、基本クロック信号の周期の２倍の２Ｔとなる。

また、変調データ生成回路１１は、分周クロック信号の周波数に対応するパルス幅データＡと位置データＡを生成し、生成したパルス幅データＡと位置データＡを分周クロック信号に同期して出力する。ここでは、分周クロック信号の周期が２Ｔであるため、分解能が８のパルス幅データを生成し（同期エッジクロック信号の数が４で、基本クロック信号での分解能が４であることを前提としている）、例えば、パルス幅データＡとして「４／８」、位置データＡとして「中央」を生成する。

変換回路１５は、パルス幅データＡと位置データＡを基本クロック信号の周波数Ｔに対応するパルス幅データＢと位置データＢに変換し、基本クロック信号に同期して出力する。ここでは、分周回路４が２分周を行っているため、変換回路１５は、図２に示す変換テーブルを用いて変換を行う。したがって、パルス幅データＡと位置データＡが、それぞれ、「４／８」と「中央」であれば、１番目のパルス幅データＢと位置データＢが、それぞれ、「２／４」と「右」となり、２番目のパルス幅データＢと位置データＢが、それぞれ、「２／４」と「左」となる。

その結果、パルス幅変調回路１３は、同期エッジクロック信号Ｄ２の立ち上がりエッジと同期エッジクロック信号Ｄ４の立ち上がりエッジを用いて、１番目のパルス幅データＢと位置データＢに基づく右寄せで２／４の大きさの画素を描画するための出力データを生成し、同期エッジクロック信号Ｄ４の立ち上がりエッジと同期エッジクロック信号Ｄ２の立ち上がりエッジを用いて、２番目のパルス幅データＢと位置データＢに基づく左寄せで２／４の大きさの画素を描画するための出力データを生成する。ただし、１番目のパルス幅データＢと位置データＢに基づく画素は、実際には、２／８の大きさで、２番目のパルス幅データＢと位置データＢに基づく画素は、実際には、２／８の大きさである。これらの出力データは、結果として、１画素に対して４／８の大きさの画素を中央に描画するためのものとなる。

本発明を適用した画像形成装置内のパルス幅変調装置の構成を示した図である。 分周回路４が基本クロック信号を２分周した場合に変換回路５が利用するの変換テーブルを示した図である。 分周回路４が基本クロック信号を４分周した場合に変換回路５が利用するの変換テーブルを示した図（１）である。 分周回路４が基本クロック信号を４分周した場合に変換回路５が利用するの変換テーブルを示した図（２）である。 基本クロック信号の周期Ｔと同じ周期の出力データをパルス幅変調回路３から出力する場合のタイミングチャートである。 基本クロック信号の周期Ｔの２倍の周期で、４／８の画素を中央に描画する出力データをパルス幅変調回路３から出力する場合のタイミングチャートである。 基本クロック信号の周期Ｔの２倍の周期で、４／８の画素を左寄せで描画する出力データをパルス幅変調回路３から出力する場合のタイミングチャートである。 基本クロック信号の周期Ｔの２倍の周期で、６／８の画素を右寄せで描画する出力データをパルス幅変調回路３から出力する場合のタイミングチャートである。 本発明を適用した場合の遅延クロック生成回路の回路規模と、従来の技術による遅延クロック生成回路の回路規模を示したものである。 実施例２における本発明を適用した画像形成装置内のパルス幅変調装置の構成を示した図である。 基本クロック信号の周期Ｔの２倍の周期で、４／８の画素を中央に描画する出力データをパルス幅変調回路１３から出力する場合のタイミングチャートである。 従来のパルス幅変調装置の構成例を示した図である。 遅延クロック生成回路１０２の構成を示した図である。 遅延回路１２３−ｎ構成を示した図である。 基本クロック信号の周期がＴの場合のタイミングチャートである。 基本クロック信号の周期が２Ｔの場合のタイミングチャートである。

符号の説明

１ 変調データ生成回路
２ 遅延クロック生成回路
３ パルス幅変調回路
４ 分周回路
５ 変換回路
１１ 変調データ生成回路
１２ 同期エッジクロック生成回路
１３ パルス幅変調回路
１４ 分周回路
１５ 変換回路
１６ 逓倍回路
１０１ 変調データ生成回路
１０２ 遅延クロック生成回路
１０３ パルス幅変調回路
１２１ 位相比較回路
１２２ 制御回路
１２３−１〜１２３−４、１２３−ｎ 遅延回路
１２４−１〜１２４−ｍ 遅延素子
１２５ 選択回路

Claims (10)

1. 基本クロック信号に基づいて生成された複数のクロック信号をエッジクロックとしてパルス幅変調を行うパルス幅変調装置において、
   前記基本クロック信号を分周した分周クロック信号を生成する分周手段と、
   パルス幅変調の対象となる入力データに基づいて、前記分周手段が生成した分周クロック信号に対応する第１の変調データを生成するデータ生成手段と、
   前記データ生成手段が生成した第１の変調データを、前記基本クロック信号に対応する第２の変調データに変換するデータ変換手段と
   を具備し、
   前記データ変換手段が変換した第２の変調データに基づいてパルス幅変調を行う
   ことを特徴とするパルス幅変調装置。
2. 前記第１の変調データの数と前記第２の変調データの数との比が、前記分周クロック信号の周波数と前記基本クロック信号の周波数との比と同じであることを特徴とする請求項１記載のパルス幅変調装置。
3. 前記データ変換手段は、
   前記分周クロック信号の周波数と前記基本クロック信号の周波数との比率毎に設定されたテーブルを用いて、前記第１の変調データを前記第２の変調データに変換することを特徴とする請求項１記載のパルス幅変調装置。
4. 前記クロック信号は、
   前記基本クロック信号を遅延させて生成されることを特徴とする請求項１記載のパルス幅変調装置。
5. 前記クロック信号は、
   前記基本クロック信号を逓倍し、該逓倍した基本クロック信号を分周するとともに位相をシフトして生成されることを特徴とする請求項１記載のパルス幅変調装置。
6. 基本クロック信号に基づいて生成された複数のクロック信号をエッジクロックとしてパルス幅変調を行うパルス幅変調方法において、
   前記基本クロック信号を分周して分周クロック信号を生成し、パルス幅変調の対象となる入力データに基づいて、前記分周クロック信号に対応する第１の変調データを生成し、前記第１の変調データを前記基本クロック信号に対応する第２の変調データに変換し、該変換した第２の変調データに基づいてパルス幅変調を行うことを特徴とするパルス幅変調方法。
7. 前記第１の変調データの数と前記第２の変調データの数との比が、前記分周クロック信号の周波数と前記基本クロック信号の周波数との比と同じであることを特徴とする請求項６記載のパルス幅変調方法。
8. 前記分周クロック信号の周波数と前記基本クロック信号の周波数との比率毎に設定されたテーブルを用いて、前記第１の変調データを前記第２の変調データに変換することを特徴とする請求項６記載のパルス幅変調方法。
9. 前記クロック信号は、
   前記基本クロック信号を遅延させて生成されることを特徴とする請求項６記載のパルス幅変調方法。
10. 前記クロック信号は、
    前記基本クロック信号を逓倍し、該逓倍した基本クロック信号を分周するとともに位相をシフトして生成されることを特徴とする請求項６記載のパルス幅変調方法。

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