JP3109550B2 - 位相同期発振器 - Google Patents
位相同期発振器Info
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- JP3109550B2 JP3109550B2 JP04215867A JP21586792A JP3109550B2 JP 3109550 B2 JP3109550 B2 JP 3109550B2 JP 04215867 A JP04215867 A JP 04215867A JP 21586792 A JP21586792 A JP 21586792A JP 3109550 B2 JP3109550 B2 JP 3109550B2
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- Japan
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- clock
- phase
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は位相同期発振器に関す
る。
る。
【０００２】
【従来の技術】位相同期発振器（以下ＰＬＬ）は、入力
参照クロックに位相同期した出力クロックを発生し、入
力参照クロックの位相ジッタを抑圧したり、入力参照ク
ロックを逓倍したりするものである。一般にＰＬＬは位
相比較器や制御発振器を用いて構成されるが、制御発振
器は通常、ＶＣＸＯ（電圧制御水晶発振器）や電流源と
コンデンサによる発振器などのアナログ回路による発振
回路を用いていた。また、従来、一部では動作クロック
をカウンタで分周して出力クロックを作り、その際にカ
ウンタのカウント値を修正して制御発振器を構成するデ
ィジタル回路によるＰＬＬも使用されている。
参照クロックに位相同期した出力クロックを発生し、入
力参照クロックの位相ジッタを抑圧したり、入力参照ク
ロックを逓倍したりするものである。一般にＰＬＬは位
相比較器や制御発振器を用いて構成されるが、制御発振
器は通常、ＶＣＸＯ（電圧制御水晶発振器）や電流源と
コンデンサによる発振器などのアナログ回路による発振
回路を用いていた。また、従来、一部では動作クロック
をカウンタで分周して出力クロックを作り、その際にカ
ウンタのカウント値を修正して制御発振器を構成するデ
ィジタル回路によるＰＬＬも使用されている。
【０００３】
【発明が解決しようとする課題】この従来のディジタル
回路によるＰＬＬは、位相制御の精度が動作クロックの
周期以上には細かくならないという問題点があった。
回路によるＰＬＬは、位相制御の精度が動作クロックの
周期以上には細かくならないという問題点があった。
【０００４】本発明の目的は、アナログ回路を使用せず
に、インバータ回路やフリップフロップ回路などのディ
ジタル回路を用いた高精度のＰＬＬを提供することにあ
る。
に、インバータ回路やフリップフロップ回路などのディ
ジタル回路を用いた高精度のＰＬＬを提供することにあ
る。
【０００５】
【課題を解決するための手段】本発明の位相同期発振器
（ＰＬＬ）は、Ｎ個（Ｎは奇数）のインバータを直列に
リング状に接続して構成され各インバータの出力がこの
リングを２周回する間に前記各インバータの出力に一定
周期Ｔの周期的パルスを発生するリングオシレータと、
前記Ｎ個のインバータからのＮ個出力のうちの１出力を
選択して出力クロックとする選択回路と、前記出力クロ
ックから切換タイミングを生成する遅延回路とを有する
制御発振回路と； 前記切換タイミング毎に、 入力参照クロックと前記出力
クロックとの位相差を比較して比較結果を出力する位相
比較回路と； 前記比較結果を受けて、前記切換タイミング毎に、前記
出力クロックが前記入力参照クロックに位相同期するよ
うに前記Ｎ個出力のうちから１出力を選択するよう前記
選択回路を制御する制御回路と； を有する ことを特徴とする。
（ＰＬＬ）は、Ｎ個（Ｎは奇数）のインバータを直列に
リング状に接続して構成され各インバータの出力がこの
リングを２周回する間に前記各インバータの出力に一定
周期Ｔの周期的パルスを発生するリングオシレータと、
前記Ｎ個のインバータからのＮ個出力のうちの１出力を
選択して出力クロックとする選択回路と、前記出力クロ
ックから切換タイミングを生成する遅延回路とを有する
制御発振回路と； 前記切換タイミング毎に、 入力参照クロックと前記出力
クロックとの位相差を比較して比較結果を出力する位相
比較回路と； 前記比較結果を受けて、前記切換タイミング毎に、前記
出力クロックが前記入力参照クロックに位相同期するよ
うに前記Ｎ個出力のうちから１出力を選択するよう前記
選択回路を制御する制御回路と； を有する ことを特徴とする。
【０００６】
【０００７】また、本発明の位相同期発振器（ＰＬＬ）
は、リング状に接続されたＮ個（Ｎは奇数）のインバー
タからＮ個の出力を発生し、番号ｎ（＝０、〜、Ｎ−
１）の出力が、番号０の出力に対して時間ｎ・Ｔ/Ｎだ
けの位相差を有する周期Ｔの周期的パルスを発生するよ
う構成されたリングオシレータと、前記Ｎ個の出力うち
の１出力を選択して出力クロックとする選択回路と、前
記出力クロックから切換タイミングを生成する遅延回路
と、を有する制御発振回路と； 前記切換タイミング毎に、入力参照クロックと前記出力
クロックとの位相差を比較して比較結果を出力する位相
比較回路と； 前記比較結果を受けて、前記切換タイミング毎に、既に
選択されている番号ｎ＝ｉ（＝０、〜、Ｎ−１）の出力
から新たなる番号ｎ＝ｉ＋Ｍの出力に切り換え選択して
前記出力クロックが前記入力参照クロックに位相同期す
るために必要な整数値Ｍを得て、新たなる番号ｎ＝ｉ＋
Ｍの出力を出力クロックとして前記切換タイミングで選
択するよう前記選択回路を制御する制御回路と； を有することを特徴とする。
は、リング状に接続されたＮ個（Ｎは奇数）のインバー
タからＮ個の出力を発生し、番号ｎ（＝０、〜、Ｎ−
１）の出力が、番号０の出力に対して時間ｎ・Ｔ/Ｎだ
けの位相差を有する周期Ｔの周期的パルスを発生するよ
う構成されたリングオシレータと、前記Ｎ個の出力うち
の１出力を選択して出力クロックとする選択回路と、前
記出力クロックから切換タイミングを生成する遅延回路
と、を有する制御発振回路と； 前記切換タイミング毎に、入力参照クロックと前記出力
クロックとの位相差を比較して比較結果を出力する位相
比較回路と； 前記比較結果を受けて、前記切換タイミング毎に、既に
選択されている番号ｎ＝ｉ（＝０、〜、Ｎ−１）の出力
から新たなる番号ｎ＝ｉ＋Ｍの出力に切り換え選択して
前記出力クロックが前記入力参照クロックに位相同期す
るために必要な整数値Ｍを得て、新たなる番号ｎ＝ｉ＋
Ｍの出力を出力クロックとして前記切換タイミングで選
択するよう前記選択回路を制御する制御回路と； を有することを特徴とする。
【０００８】さらに、前記制御回路は、前記入力参照ク
ロックと前記出力クロックとが同期するまで、前記切換
タイミング毎に、前記整数値Ｍを適応的に修正すること
を特徴とする。
ロックと前記出力クロックとが同期するまで、前記切換
タイミング毎に、前記整数値Ｍを適応的に修正すること
を特徴とする。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明のＰＬＬの一実施例を示すブロック
図、図２は図１における制御発振回路の動作原理を説明
するためのタイムチャート、図３は本実施例のＰＬＬの
動作を説明するためのタイムチャートである。
る。図１は本発明のＰＬＬの一実施例を示すブロック
図、図２は図１における制御発振回路の動作原理を説明
するためのタイムチャート、図３は本実施例のＰＬＬの
動作を説明するためのタイムチャートである。
【００１０】本実施例のＰＬＬは図１に示すように、制
御発振回路１と、位相比較回路２と、制御回路３とから
なる。制御発振回路１はＮ＝９個のインバータ１０１，
〜１０９を直列に接続してリング状にしたリングオシレ
ータ（以下ＯＳＣ）１１と、ＯＳＣ１１の９個のインバ
ータ１０１，〜１０９出力から１つを選択して出力クロ
ックＣＬＫとする選択回路（以下ＳＥＬ）１２と、ＳＥ
Ｌ１２の切換タイミングＣＬＫｄｅｌａｙを作成する遅
延回路（以下ＤＬＹ）１３と、切換タイミングＣＬＫｄ
ｅｌａｙに同期してＳＥＬ１２の制御を切り換えるため
に必要なレジスタ（以下ＲＥＧ）１４とで構成される。
位相比較回路２は入力参照クロックＣＬＫｒｅｆと出力
クロックＣＬＫとの位相差を比較して比較結果を出力す
る。制御回路３は位相比較回路２の結果を入力として制
御発振回路１のＳＥＬ１２に制御信号を入力する。
御発振回路１と、位相比較回路２と、制御回路３とから
なる。制御発振回路１はＮ＝９個のインバータ１０１，
〜１０９を直列に接続してリング状にしたリングオシレ
ータ（以下ＯＳＣ）１１と、ＯＳＣ１１の９個のインバ
ータ１０１，〜１０９出力から１つを選択して出力クロ
ックＣＬＫとする選択回路（以下ＳＥＬ）１２と、ＳＥ
Ｌ１２の切換タイミングＣＬＫｄｅｌａｙを作成する遅
延回路（以下ＤＬＹ）１３と、切換タイミングＣＬＫｄ
ｅｌａｙに同期してＳＥＬ１２の制御を切り換えるため
に必要なレジスタ（以下ＲＥＧ）１４とで構成される。
位相比較回路２は入力参照クロックＣＬＫｒｅｆと出力
クロックＣＬＫとの位相差を比較して比較結果を出力す
る。制御回路３は位相比較回路２の結果を入力として制
御発振回路１のＳＥＬ１２に制御信号を入力する。
【００１１】まず図２を用いて制御発振回路の動作につ
いて詳しく説明する。図１の９個のインバータ１０１，
〜１０９の出力Ｐ１，〜Ｐ９は図２に示すように各イン
バータの出力に発振周期Ｔの周期的パルスを発振する。
リング一周の遅延時間は発振周期Ｔの半分である。各イ
ンバータの出力に付与されたＰ１，〜Ｐ９は、インバー
タ１０１，〜１０９の接続順に付与されたＰ番号であ
る。各インバータの出力に、このＰ番号にかわる、新た
な＃番号（＝０、〜、Ｎ―１）を各インバータの出力に
付与する。＃番号＝ｎ（以降、＃ｎ）の出力には、＃番
号＝０（以降、＃０）の出力に対して時間ｎ・Ｔ／Ｎ
（＝９）だけの位相差を有する発振周期Ｔの周期的パル
スが発生する。すなわち、＃０〜＃８の順番でインバー
タ出力を並べるとそれぞれのインバータ出力の周期的パ
ルスが時間Ｔ／Ｎ（＝９）ずつずれるように順番に並
ぶ。従って＃番号の方で考えると、ＳＥＬ１２において
Ｍｏｄｕｌｏ９で考えて今選択されている＃番号よりも
少ない＃番号のインバータ出力を選択すると出力クロッ
クの位相は進み、今選択されている＃番号よりも大きい
＃番号のインバータ出力を選択すると出力クロックの位
相は遅れることになる。すなわち図２のＭ＝−２とＭ＝
２の場合の図に示すように、切換タイミングＣＬＫｄｅ
ｌａｙ毎にＳＥＬ１２においてＭｏｄｕｌｏ９で考えて
＃番号が２番ずつ小さい番号のものを選択した場合（Ｍ
＝−２）には、＃０→＃７→＃５→＃３と選択していく
ので、出力クロックの位相は進み、周波数は高くなる。
一方＃番号が２番ずつ大きい番号のものを選択すると
（Ｍ＝２）、＃０→＃２→＃４の順番に選択していくの
で、出力クロックの位相は遅れ、周波数は低くなる。
いて詳しく説明する。図１の９個のインバータ１０１，
〜１０９の出力Ｐ１，〜Ｐ９は図２に示すように各イン
バータの出力に発振周期Ｔの周期的パルスを発振する。
リング一周の遅延時間は発振周期Ｔの半分である。各イ
ンバータの出力に付与されたＰ１，〜Ｐ９は、インバー
タ１０１，〜１０９の接続順に付与されたＰ番号であ
る。各インバータの出力に、このＰ番号にかわる、新た
な＃番号（＝０、〜、Ｎ―１）を各インバータの出力に
付与する。＃番号＝ｎ（以降、＃ｎ）の出力には、＃番
号＝０（以降、＃０）の出力に対して時間ｎ・Ｔ／Ｎ
（＝９）だけの位相差を有する発振周期Ｔの周期的パル
スが発生する。すなわち、＃０〜＃８の順番でインバー
タ出力を並べるとそれぞれのインバータ出力の周期的パ
ルスが時間Ｔ／Ｎ（＝９）ずつずれるように順番に並
ぶ。従って＃番号の方で考えると、ＳＥＬ１２において
Ｍｏｄｕｌｏ９で考えて今選択されている＃番号よりも
少ない＃番号のインバータ出力を選択すると出力クロッ
クの位相は進み、今選択されている＃番号よりも大きい
＃番号のインバータ出力を選択すると出力クロックの位
相は遅れることになる。すなわち図２のＭ＝−２とＭ＝
２の場合の図に示すように、切換タイミングＣＬＫｄｅ
ｌａｙ毎にＳＥＬ１２においてＭｏｄｕｌｏ９で考えて
＃番号が２番ずつ小さい番号のものを選択した場合（Ｍ
＝−２）には、＃０→＃７→＃５→＃３と選択していく
ので、出力クロックの位相は進み、周波数は高くなる。
一方＃番号が２番ずつ大きい番号のものを選択すると
（Ｍ＝２）、＃０→＃２→＃４の順番に選択していくの
で、出力クロックの位相は遅れ、周波数は低くなる。
【００１２】ここで、ＤＬＹ１３は、出力クロックがハ
イレベルで安定している時にＳＥＬ１２を切り換えるた
めの切換タイミングＣＬＫｄｅｌａｙを作成している。
イレベルで安定している時にＳＥＬ１２を切り換えるた
めの切換タイミングＣＬＫｄｅｌａｙを作成している。
【００１３】次に制御回路３について説明する。制御回
路３はシフト回路（以下ＳＦＴＡ，ＳＦＴＢ，ＳＦＴ
Ｃ）３１，３２，３３と、レジスタ（以下ＲＥＧ）３４
および３５から構成される。
路３はシフト回路（以下ＳＦＴＡ，ＳＦＴＢ，ＳＦＴ
Ｃ）３１，３２，３３と、レジスタ（以下ＲＥＧ）３４
および３５から構成される。
【００１４】制御回路３は位相比較回路２の出力を入力
として処理を行いＳＥＬ１２に制御信号を発生する。制
御信号はＳＥＬ１２においてＮ個のインバータ出力から
１つを選択できるように、Ｎ本出力されて選択すべき位
置に対応した１本だけがアクティブとなっている。ＳＦ
ＴＡ３１は入力参照クロックＣＬＫｒｅｆに位相同期す
るために、位相比較回路２の出力情報によりアクティブ
な制御出力線の位置をＭｏｄｕｌｏ９の＃番号で±１ず
らすためのシフト回路であり、ＲＥＧ３４のＮ本の制御
信号のアクティブな位置を±１ずらす。ＳＦＴＢ３２は
出力クロックＣＬＫの周波数が入力参照クロックＣＬＫ
ｒｅｆの周波数と一致するように、ＯＳＣ１１における
＃番号の選択を毎回Ｍずつシフトするためのシフト回路
であり、制御信号出力Ｎ本を入力としアクティブな制御
出力線の位置がＭだけずれた制御信号をＲＥＧ３４に出
力する。ＲＥＧ３４は制御信号をストアしておくための
レジスタである。ＲＥＧ３５は入力参照クロックＣＬＫ
ｒｅｆに周波数同期するためにＭの値を適応的に修正し
その値を保持しておくためのレジスタであり、Ｍがとり
うる値がｍ通りであればｍ個のレジスタにより構成さ
れ、そのうち１個だけがアクティブになっている。ＳＦ
ＴＣ３３はＲＥＧ３５からの出力を入力として、それを
位相比較回路２からの出力によって±１シフトし、Ｍの
値を±１だけ修正するためのシフト回路である。これら
の回路の処理は単純で遅延時間が小さいため、これらの
処理時間を多段インバータの遅延時間から決まる出力ク
ロックの周期よりも短くすることは容易であり、簡単に
高速のＰＬＬ回路を実現できる。
として処理を行いＳＥＬ１２に制御信号を発生する。制
御信号はＳＥＬ１２においてＮ個のインバータ出力から
１つを選択できるように、Ｎ本出力されて選択すべき位
置に対応した１本だけがアクティブとなっている。ＳＦ
ＴＡ３１は入力参照クロックＣＬＫｒｅｆに位相同期す
るために、位相比較回路２の出力情報によりアクティブ
な制御出力線の位置をＭｏｄｕｌｏ９の＃番号で±１ず
らすためのシフト回路であり、ＲＥＧ３４のＮ本の制御
信号のアクティブな位置を±１ずらす。ＳＦＴＢ３２は
出力クロックＣＬＫの周波数が入力参照クロックＣＬＫ
ｒｅｆの周波数と一致するように、ＯＳＣ１１における
＃番号の選択を毎回Ｍずつシフトするためのシフト回路
であり、制御信号出力Ｎ本を入力としアクティブな制御
出力線の位置がＭだけずれた制御信号をＲＥＧ３４に出
力する。ＲＥＧ３４は制御信号をストアしておくための
レジスタである。ＲＥＧ３５は入力参照クロックＣＬＫ
ｒｅｆに周波数同期するためにＭの値を適応的に修正し
その値を保持しておくためのレジスタであり、Ｍがとり
うる値がｍ通りであればｍ個のレジスタにより構成さ
れ、そのうち１個だけがアクティブになっている。ＳＦ
ＴＣ３３はＲＥＧ３５からの出力を入力として、それを
位相比較回路２からの出力によって±１シフトし、Ｍの
値を±１だけ修正するためのシフト回路である。これら
の回路の処理は単純で遅延時間が小さいため、これらの
処理時間を多段インバータの遅延時間から決まる出力ク
ロックの周期よりも短くすることは容易であり、簡単に
高速のＰＬＬ回路を実現できる。
【００１５】次に、図３のタイムチャートを用いて図１
のＰＬＬの動作について説明する。図３は入力参照クロ
ックＣＬＫｒｅｆと出力クロックＣＬＫから位相比較回
路２出力が同位相を判定し、その結果、ＲＥＧ３５のＭ
の値，ＲＥＧ３４（Ａ２点）の＃番号の値，ＳＦＴＡ３
１出力（Ａ１点）の＃番号の値がどのように変化し、Ｓ
ＥＬ１２でどの＃番号が選択され、出力クロックがどう
なるかを示したものである。
のＰＬＬの動作について説明する。図３は入力参照クロ
ックＣＬＫｒｅｆと出力クロックＣＬＫから位相比較回
路２出力が同位相を判定し、その結果、ＲＥＧ３５のＭ
の値，ＲＥＧ３４（Ａ２点）の＃番号の値，ＳＦＴＡ３
１出力（Ａ１点）の＃番号の値がどのように変化し、Ｓ
ＥＬ１２でどの＃番号が選択され、出力クロックがどう
なるかを示したものである。
【００１６】図３からリングオシレータ１１の周期より
も少し短い周期を有する参照クロックＣＬＫｒｅｆに対
して、Ｍが−１あるいは−２となることにより出力クロ
ックＣＬＫの周波数が調整され、ＳＥＬ１２において、
＃０→＃７→＃６→＃４と選択されて小さい位相誤差で
位相同期することがわかる。さらに詳細に説明すると、
最初Ｍ＝−１からスタートする。ずっとＭ＝−１であれ
ば、選択されるインバータ出力は、＃０→＃８→＃７→
＃６→＃５→＃４・・・・と１ずつ変更されていく。図
３では、最初Ｍ＝−１であっても制御発振回路の出力が
遅れているためにＭ＝−２に減少させる。その結果、＃
０の次は＃７となる。＃７を選択した結果、今後は制御
発振回路の出力は入力参照クロックよりも進んでしま
う。その結果、次はＭを増加させ、Ｍ＝−１とし、＃７
の次ぎに＃６を選択する。＃６を選択した結果、今度は
制御発振回路の出力は入力参照クロックよりも遅れてし
まう。その結果、次はＭを減少させ、Ｍ＝−２とし、＃
６の次ぎに＃４を選択する。原理的に位相誤差はインバ
ータの遅延時間の細かさで制御可能であり、高精度のＰ
ＬＬを実現できる。
も少し短い周期を有する参照クロックＣＬＫｒｅｆに対
して、Ｍが−１あるいは−２となることにより出力クロ
ックＣＬＫの周波数が調整され、ＳＥＬ１２において、
＃０→＃７→＃６→＃４と選択されて小さい位相誤差で
位相同期することがわかる。さらに詳細に説明すると、
最初Ｍ＝−１からスタートする。ずっとＭ＝−１であれ
ば、選択されるインバータ出力は、＃０→＃８→＃７→
＃６→＃５→＃４・・・・と１ずつ変更されていく。図
３では、最初Ｍ＝−１であっても制御発振回路の出力が
遅れているためにＭ＝−２に減少させる。その結果、＃
０の次は＃７となる。＃７を選択した結果、今後は制御
発振回路の出力は入力参照クロックよりも進んでしま
う。その結果、次はＭを増加させ、Ｍ＝−１とし、＃７
の次ぎに＃６を選択する。＃６を選択した結果、今度は
制御発振回路の出力は入力参照クロックよりも遅れてし
まう。その結果、次はＭを減少させ、Ｍ＝−２とし、＃
６の次ぎに＃４を選択する。原理的に位相誤差はインバ
ータの遅延時間の細かさで制御可能であり、高精度のＰ
ＬＬを実現できる。
【００１７】
【発明の効果】以上説明したように本発明は、ディジタ
ル回路によりインバータ回路の遅延時間の細かさで位相
を制御できる高精度なＰＬＬを簡単に実現できるという
効果を有する。
ル回路によりインバータ回路の遅延時間の細かさで位相
を制御できる高精度なＰＬＬを簡単に実現できるという
効果を有する。
【図１】本発明のＰＬＬの一実施例を示すブロック図で
ある。
ある。
【図２】図１における制御発振器の動作原理を説明する
ためのタイムチャートである。
ためのタイムチャートである。
【図３】本実施例のＰＬＬの動作を説明するためのタイ
ムチャートである。
ムチャートである。
１ 制御発振回路 ２ 位相比較回路 ３ 制御回路 １１ リングオシレータ（ＯＳＣ） １２ 選択回路（ＳＥＬ） １３ 遅延回路（ＤＬＹ） １４，３４，３５ レジスタ（ＲＥＧ） ３１，３２，３３ シフト回路（ＳＦＴＡ，ＳＦＴ
Ｂ，ＳＦＴＣ） １０１，〜１０９ インバータ ＣＬＫｒｅｆ 入力参照クロック ＣＬＫ 出力クロック
Ｂ，ＳＦＴＣ） １０１，〜１０９ インバータ ＣＬＫｒｅｆ 入力参照クロック ＣＬＫ 出力クロック
Claims (3)
- 【請求項１】 Ｎ個（Ｎは奇数）のインバータを直列に
リング状に接続して構成され各インバータの出力がこの
リングを２周回する間に前記各インバータの出力に周期
Ｔの周期的パルスを発生するリングオシレータと、 前記Ｎ個のインバータからのＮ個出力のうちの１出力を
選択して出力クロックとする選択回路と、 前記出力クロックから切換タイミングを生成する遅延回
路とを有する制御発振回路と； 前記切換タイミング毎に、 入力参照クロックと前記出力
クロックとの位相差を比較して比較結果を出力する位相
比較回路と； 前記比較結果を受けて、前記切換タイミング毎に、前記
出力クロックが前記入力参照クロックに位相同期するよ
うに前記Ｎ個出力のうちから１出力を選択するよう前記
選択回路を制御する制御回路と； を有する ことを特徴とする位相同期発振器。 - 【請求項２】 リング状に接続されたＮ個（Ｎは奇数）
のインバータからＮ個の出力を発生し、番号ｎ（＝０、
〜、Ｎ−１）の出力が、番号０の出力に対して時間ｎ・
Ｔ/Ｎだけの位相差を有する周期Ｔの周期的パルスを発
生するよう構成されたリングオシレータと、 前記Ｎ個の出力うちの１出力を選択して出力クロックと
する選択回路と、 前記出力クロックから切換タイミングを生成する遅延回
路と、 を有する制御発振回路と； 前記切換タイミング毎に、入力参照クロックと前記出力
クロックとの位相差を比較して比較結果を出力する位相
比較回路と； 前記比較結果を受けて、前記切換タイミング毎に、既に
選択されている番号ｎ＝ｉ（＝０、〜、Ｎ−１）の出力
から新たなる番号ｎ＝ｉ＋Ｍの出力に切り換え選択して
前記出力クロックが前記入力参照クロックに位相同期す
るために必要な整数値Ｍを得て、新たなる番号ｎ＝ｉ＋
Ｍの出力を出力クロックとして前記切換タイミングで選
択するよう前記選択回路を制御する制御回路と； を有することを特徴とする 位相同期発振器。 - 【請求項３】 前記制御回路は、前記入力参照クロック
と前記出力クロックとが同期するまで、前記切換タイミ
ング毎に、前記整数値Ｍを適応的に修正するることを特
徴とする請求項２記載の位相同期発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04215867A JP3109550B2 (ja) | 1992-08-13 | 1992-08-13 | 位相同期発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04215867A JP3109550B2 (ja) | 1992-08-13 | 1992-08-13 | 位相同期発振器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0661848A JPH0661848A (ja) | 1994-03-04 |
| JP3109550B2 true JP3109550B2 (ja) | 2000-11-20 |
Family
ID=16679584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04215867A Expired - Fee Related JP3109550B2 (ja) | 1992-08-13 | 1992-08-13 | 位相同期発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3109550B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3986572B2 (ja) * | 1995-03-23 | 2007-10-03 | 株式会社デンソー | 周波数逓倍装置 |
| JP3594263B2 (ja) * | 1995-03-25 | 2004-11-24 | 竹本油脂株式会社 | 光学的立体造形物の形成工程における光硬化性液状組成物層へのレベリング性付与方法 |
| KR100714892B1 (ko) * | 2005-10-26 | 2007-05-04 | 삼성전자주식회사 | 클럭신호 발생기 및 이를 구비한 위상 및 지연 동기 루프 |
-
1992
- 1992-08-13 JP JP04215867A patent/JP3109550B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0661848A (ja) | 1994-03-04 |
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