JP5723325B2 - クロック変調回路 - Google Patents

Description

本発明は、クロック変調回路に関し、より詳細には、出力クロックのパルス幅を短くすることなく、単一周波数成分による周波数変調よりも変調成分を低減することができるクロック変調回路に関する。

電子機器内のクロックが単一周波数の場合、その周波数及びその高調波での輻射が大きくなり、電磁不要輻射（ＥＭＩ；Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）ノイズが発生するところから、特別のＥＭＩ対策部品が必要となる。そこで、従来ではクロック変調回路によって、クロック周波数を僅かに変動させる周波数変調を行うことで、クロックの周波数スペクトルを拡散させ、ＥＭＩノイズのピーク値を低下させることを図っている。

また、デジタルシステムは、マスタクロック信号を動作の基本として、同期動作をしている。このような同期システムでは、マスタクロックの周波数の整数倍の周波数に電磁不要輻射のスペクトル強度の強いピーク（電磁不要輻射ノイズ）が観測される。近年、システムが複雑化されるに伴い、この電磁不要輻射ノイズが他のシステムに悪影響を与え、周辺機器に誤動作を招くケースが増加している。

この電磁不要輻射ノイズを低減するための従来のクロック変調回路として、例えば、特許文献１に記載された遅延ゲートのチェーンを用いたものがある。この特許文献１に記載のものは、無線周波干渉を低減した位相変調クロックパルス発生器に関するもので、基準位相を示すクロックパルスを発生するクロックパルス源と、このクロックパルス源に接続され、それぞれが前記基準位相から互いに異なる位相遅延だけ遅延したクロックパルスを発生するｎ個のタップを含む遅延手段（１０）と、ｎ個のタップのそれぞれに接続され、クロックパルスを示す出力を発生するマルチプレクサ手段と、このマルチプレクサ手段を制御してｎ個のタップの相異なるひとつを連続して出力に接続し、それによって出力が基準位相からそれぞれ異なる位相ずれを有する一連のクロックパルスを示すようにする選択器手段とを含む位相変調クロックパルス発生器である。

つまり、微小遅延を発生する複数の遅延ゲートをカスケード接続し、各遅延ゲートの出力をマスタクロックに同期した選択回路にて、１クロック毎に立ち上がり又は立ち下がりのエッジを契機として所定の遅延量のゲート出力線を選択することにより、１クロック毎に立ち上がり又は立ち下りの位相の異なるクロック波形を生成するものである。
このような構成により、マスタクロックに変調をかけ、マスタクロックの周波数の整数倍の周波数に発生していた電磁不要輻射のピークをその発生していた周波数の上下に拡散し、電磁不要輻射のピークを低減することができる。例えば、遅延ゲートのチェーンからアップダウンカウンタなどを用いて周期的に出力クロックを選択することで、アップダウンカウンタ１周期にあたる周波数を搬送波として、周波数変調により電磁不要輻射ノイズは、その搬送波周波数帯域へ拡散することができる。

図１は、単一周波数を搬送波として周波数変調されたクロック信号を周波数軸に変換したスペクトルを説明するための図である。図１に示したグラフの縦軸は信号のスペクトル強度を示し、横軸は周波数を示している。図１より、単一周波数により周波数変調されたクロック信号は、クロック信号周波数の上下の変調周波数帯域にピークを生じるため、変調成分の電磁不要輻射ノイズも他のシステムに悪影響を与える。しかし、この変調成分のピークは、出力クロックの選択部に乱数発生器を用いて周波数変調をかけ変調成分をノイズフロアに拡散することで低減できる。

しかしながら、従来のクロック変調回路では、乱数発生回路を用いて遅延ゲートチェーンから出力クロックを選択する場合、出力クロックのパルス幅が極端に短くなるという問題がある。
図２は、乱数発生器により出力クロックを選択した場合のタイミングチャートを説明するための図である。図２は、例として８段カスケード接続した遅延回路で、遅延回路からクロック信号ＣＬＫＤ［０］〜ＣＬＫＤ［７］が出力されている。図２では、クロック信号ＣＬＫ［７］の立下りタイミング毎にクロック信号ＣＬＫＤ［０］〜ＣＬＫＤ［７］から１つ選択され、出力クロックＣＬＫ＿ＯＵＴとして出力される。図中のＴ＿ＨはＨ区間のパルス幅、Ｔ＿ＬはＬ区間のパルス幅を表し、Ｄ１〜Ｄ７はＣＬＫＤ［１］〜ＣＬＫＤ［７］におけるＣＬＫＤ［０］からの遅延時間を表す。

選択部に乱数発生回路を用いてランダムにクロック信号が選択された場合、ＣＬＫＤ［０］の後にＣＬＫＤ［７］が選択されると、Ｌ区間のパルス幅は（Ｔ＿Ｌ＋Ｄ７）と最も長くなり、ＣＬＫＤ［７］の後にＣＬＫＤ［０］が選択されると、Ｌ区間のパルス幅は（Ｔ＿Ｌ−Ｄ７）と最も短くなる。
また、クロック変調器をデジタルシステムで用いた場合、回路動作においてパルス幅が短くなるとセットアップ／ホールドタイミングの制約条件が厳しくなる。例えば、入力信号のＨとＬパルス幅のデューティ比が５０％で、遅延回路の最終段までの遅延時間をＴ＿Ｈ／２とした場合、最小パルス幅はＴ＿Ｌ／２となり、これは回路の動作周波数を２倍で動作させる場合のセットアップ／ホールドタイミングの制約条件と等価であるといえる。そのため、回路をより高速に動作させなければならなくなり消費電力の増加につながる。

また、アナログ回路としてよく用いられるスイッチトキャパシタ回路は、サンプリング動作を必須としており、サンプリング動作においてクロック動作に伴い、キャパシタへの電荷のチャージ、ディスチャージが行われ、大きな輻射ノイズを発生する。

特開平７−２０２６５２号公報

上述したように、アナログ回路へ供給されるクロックにクロック変調回路において、クロック選択部に乱数発生回路を用いてランダムにクロック信号が選択された場合、パルス幅が短くなり、セトリング時間の制約条件が厳しくなる。そのため、回路をより高速に動作させなければならなくなり消費電力の増加につながる。 本発明は、このような問題に鑑みてなされたもので、その目的とするところは、出力クロックのパルス幅を短くすることなく、単一周波数成分による周波数変調よりも変調成分を低減することができるクロック変調回路を提供することにある。

本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、入力クロックを遅延させて位相の異なる複数のクロック信号を生成する多位相クロック生成器（１００）と、制御信号を出力するマルチキャリアランダム選択モジュール（３００）と、該マルチキャリアランダム選択モジュール（３００）からの前記制御信号にしたがって、前記多位相クロック生成器（１００）により発生された前記複数のクロック信号の中から一つのクロック信号を順番で選択した後に、該選択した順番とは逆の順番で前記クロック信号をさらに選択し、これらの選択を所定の周期で繰り返して、該選択したクロック信号を出力信号として出力するクロックセレクタ（２００）とを備え、前記マルチキャリアランダム選択モジュールは、前記周期をランダムに切り替えることを特徴とする。（図３；実施形態）

また、請求項２に記載の発明は、請求項１に記載の発明において、前記マルチキャリアランダム選択モジュール（３００）が、前記周期をコントロールする周期制御信号を生成するクロック部（４００）と、前記周期制御信号に基づき前記制御信号を生成するスイッチ制御部（３１０）と、を備えていることを特徴とする。（図４；実施例１）
また、請求項３に記載の発明は、請求項２に記載の発明において、前記クロック部（４００）が、基準となる所定の信号を分周した複数のクロック信号を生成する分周器（４１０）と、ランダムな制御信号を生成する乱数発生回路（４３０）と、前記ランダムな制御信号にしたがい、前記分周器（４１０）からの複数のクロック信号の中から１つのクロック信号を選択して前記周期制御信号として出力するマルチプレクサ（４２０）とを備えていることを特徴とする。（図４；実施例１）

また、請求項４に記載の発明は、請求項２に記載の発明において、前記マルチキャリアランダム選択モジュール（３００）は、シフトレジスタを環状に接続して構成された第１のスイッチ制御部（３１０）を備えていることを特徴とする。（図４；実施例１）
また、請求項５に記載の発明は、請求項２に記載の発明において、前記マルチキャリアランダム選択モジュール（３００）は、アップダウンカウンタ（３２１）とデコーダ（３２２）とから構成された第２のスイッチ制御部（３２０）を備えていることを特徴とする。（図７；実施例２）

本発明によれば、出力クロックのパルス幅を短くすることなく、単一周波数成分による周波数変調よりも変調成分を低減することができるクロック変調回路を実現することができる。

単一周波数を搬送波として周波数変調されたクロック信号を周波数軸に変換したスペクトルを説明するための図である。 乱数発生器により出力クロックを選択した場合のタイミングチャートを説明するための図である。 本発明に係るクロック変調回路の一実施形態を説明するためのブロック図である。 図３に示したクロック変調回路の実施例１を説明するための回路構成図である。 図３に示したマルチキャリアランダム選択モジュールが出力する制御信号のタイミングチャートを示す図である。 図４に示したクロック部の生成する制御信号ＣＬＫ＿ＳＷのタイミングチャートを示す図である。 図３に示したクロック変調回路の実施例２を説明するための回路構成図である。 図７に示した３ビットアップダウンカウンタと３ｔｏ８ビットデコーダの出力論理を示す図である。 図９は、図３に示した本発明に係るクロック変調回路の実施形態による出力クロック信号ＣＬＫ＿ＯＵＴのタイミングチャートを示す図である。 本発明の実施形態のクロック変調回路によるマルチキャリアランダム周波数によって周波数変調されたクロック信号のスペクトルを示す図である。

以下、図面を参照して本発明の実施形態について説明する。
図３は、本発明に係るクロック変調回路の一実施形態を説明するためのブロック図で、図中符号１００は多位相クロック生成器、２００はクロックセレクタ、３００はマルチキャリアランダム選択モジュールを示している。
本発明のクロック変調回路は、多位相クロック生成器１００と、この多位相クロック生成器１００に接続されたクロックセレクタ２００と、このクロックセレクタ２００に接続されたマルチキャリアランダム選択モジュール３００とを備えている。

つまり、入力クロックを遅延させて位相の異なる複数のクロック信号を生成する多位相クロック生成器１００と、この多位相クロック生成器１００により発生された複数のクロック信号ＣＬＫＤにそれぞれ対応した制御信号を出力するマルチキャリアランダム選択モジュール３００と、このマルチキャリアランダム選択モジュール３００からの制御信号にしたがって、多位相クロック生成器１００からの複数のクロック信号から１つ選択して出力信号として出力するクロックセレクタ２００とを備え、このクロックセレクタ２００は、複数の制御信号を順番で選択した後に、この選択された順番とは逆の順番で複数の制御信号をさらに選択し、これらの選択を所定の周期で繰り返すように出力信号を出力し、周期は、複数の周期から一巡する周期を動的にランダムに切り替えるものである。

また、多位相クロック生成回路１００は、入力クロックＣＬＫ＿ＩＮを遅延させて位相の異なる複数（例えば、８個）のクロック信号ＣＬＫＤ［７：０］を生成して出力する。クロックセレクタ２００は、マルチキャリアランダム選択モジュール３００から入力された制御信号ＳＷ［７：０］にしたがって、多位相クロック生成器１００の出力クロック信号から１つ選択し、出力信号ＣＬＫ＿ＯＵＴとして出力する。

マルチキャリアランダム選択モジュール３００は、クロック信号ＣＬＫＤ［７：０］にそれぞれ対応した制御信号ＳＷ［７：０］を出力する。制御信号ＳＷ［７：０］は、ＣＬＫＤ［０］〜ＣＬＫＤ［７］まで順番に選択していき、その後、ＣＬＫＤ［７］〜ＣＬＫＤ［０］まで順番に選択し、これを周期的に繰り返すように出力される。これは、従来の単一周波数による周波数変調をかける構成である。
本発明のクロック変調回路は、任意の信号ＣＬＫ＿ＣＴＬからＣＬＫＤ［７：０］を一巡する周期を複数生成し、乱数発生器を用いて生成した複数の周期から一巡する周期を動的にランダムに切り替えるようにしたものである。

図４は、図３に示したクロック変調回路の実施例１を説明するための回路構成図で、図中符号３１０はスイッチ制御部、４００はクロック部、４１０は分周器、４２０はマルチプレクサ、４３０は乱数発生回路を示している。なお、図３と同じ機能を有する構成要素には同一の符号を付してある。
マルチキャリアランダム選択モジュール３００は、制御信号の一巡する周期をコントロールする周期制御信号を生成するクロック部４００を備えている。

多位相クロック生成器１００は、入力クロックＣＬＫ＿ＩＮを遅延させて位相の異なる８ビットのクロック信号ＣＬＫＤ［７：０］を生成する回路であり、例として、８個の遅延回路１１０がカスケード接続され、各遅延回路から出力信号が出力される構成になっている。当然のことながら、遅延回路１１０は、８個に限定されるものではなく自然数Ｍであればよい。クロックセレクタ２００は、スイッチ群２１０で構成され、直列に接続された遅延回路間に接続されていて、マルチキャリアランダム選択モジュール３００に接続される。スイッチ群２１０の個数は、遅延回路１１０の個数と同じ数で構成される。

マルチキャリアランダム選択モジュール３００は、スイッチ制御部３１０とクロック部４００とから構成される。スイッチ制御部３１０は、シフトレジスタを環状に接続して構成され、ＣＬＫ＿ＳＷ信号に同期して駆動される。つまり、マルチキャリアランダム選択モジュール３００は、シフトレジスタを環状に接続して構成された第１のスイッチ制御部３１０を備えている。

また、クロック部４００は、基準となる所定の信号を分周した複数のクロック信号を生成する分周器４１０と、ランダムな制御信号を生成する乱数発生回路４３０と、ランダムな制御信号にしたがい、分周器４１０からの複数のクロック信号を選択して周期制御信号として出力するマルチプレクサ４２０とを備えている。
図５は、図３に示したマルチキャリアランダム選択モジュールが出力する制御信号のタイミングチャートを示す図である。この図５のＳＷ［７：０］のタイミングチャートに示すように、制御信号ＳＷ［７：０］を、ＳＷ［０］、ＳＷ［１］、…、ＳＷ［６］、ＳＷ［７］、ＳＷ［７］、ＳＷ［６］、…、ＳＷ［１］、ＳＷ［０］、…、の順にＨにしていき、この過程が繰り返される。このとき、制御信号ＳＷ［７：０］は常に一つの信号のみがＨ、残りの７つの信号がＬとなり、いずれかが同時にＨになることがないように切り替えられる。クロック部４００は、分周期４１０とマルチプレクサ４２０と乱数発生回路４３０から構成される。クロック部４００は、図３で示した任意の信号ＣＬＫ＿ＣＴＬ（図４では、ＣＬＫＤ［７］を使用している）から、制御信号ＳＷ［７：０］の一巡する周期をコントロールするＣＬＫ＿ＳＷを生成する。

図６は、図４に示したクロック部の生成する制御信号ＣＬＫ＿ＳＷのタイミングチャートを示す図である。分周器４１０で、ＣＬＫＤ［７］を分周した複数のクロック信号ＣＬＫ＿ＤＩＶ［３：０］を生成し出力する。ここでは、４つのクロック信号を生成し、ＣＬＫ＿ＤＩＶ［０］は１分周、ＣＬＫ＿ＤＩＶ［１］は２分周、ＣＬＫ＿ＤＩＶ［２］は４分周、ＣＬＫ＿ＤＩＶ［３］は８分周としている。ここで、分周期４１０で生成されるクロック信号ＣＬＫ＿ＤＩＶは、４個に限定されるものではなく自然数Ｍであればよい。乱数発生器４３０では、ランダムな２ビット４値の信号ＣＬＫ＿ＳＥＬ［１：０］を生成し、マルチプレクサ４２０では、ＣＬＫ＿ＳＥＬ［１：０］の４値信号からランダムにＣＬＫ＿ＤＩＶ［３：０］を選択し、スイッチ制御部３２０にＣＬＫ＿ＳＷ信号として出力する。図６では、例として、ＣＬＫ＿ＤＩＶ［０］、ＣＬＫ＿ＤＩＶ［３］、ＣＬＫ＿ＤＩＶ［１］、ＣＬＫ＿ＤＩＶ［２］、の順にランダムに選択されたＣＬＫ＿ＳＷのタイミングチャートを示している。

図７は、図３に示したクロック変調回路の実施例２を説明するための回路構成図で、図中符号３２０はスイッチ制御部、３２１はアップダウンカウンタ、３２２はデコーダを示している。なお、図４と同じ機能を有する構成要素には同一の符号を付してある。図４に示した実施例１との違いは、マルチキャリアランダム選択モジュール３００のスイッチ制御部を図７に示すスイッチ制御部３２０で構成したものであり、それ以外は実施例１と同様である。

つまり、マルチキャリアランダム選択モジュール３００は、アップダウンカウンタ３２１とデコーダ３２２とから構成された第２のスイッチ制御部３２０を備えている。
スイッチ制御部３２０は、３ビットアップダウンカウンタ３２１と３ｔｏ８ビットデコーダ３２２とから構成され、ＣＬＫ＿ＳＷ信号に同期して駆動される。３ビットアップダウンカウンタの出力信号ＣＮＴ［２：０］から３ｔｏ８ビットデコーダを介してクロックセレクタ２００の制御信号ＳＷ［７：０］を生成する。

図８は、図７に示した３ビットアップダウンカウンタと３ｔｏ８ビットデコーダの出力論理を示す図である。アップダウンカウンタのカウント値に対応して制御信号ＳＷ［７：０］を、ＳＷ［０］、ＳＷ［１］、…、ＳＷ［６］、ＳＷ［７］、ＳＷ［７］、ＳＷ［６］、…、ＳＷ［１］、ＳＷ［０］、…、の順にＨにしていき、この過程が繰り返される。
図９は、図３に示した本発明に係るクロック変調回路の実施形態による出力クロック信号ＣＬＫ＿ＯＵＴのタイミングチャートを示す図である。本実施形態では、クロック信号ＣＬＫＤ［７：０］は、制御信号ＳＷ［７：０］にしたがって、ＣＬＫＤ［０］、ＣＬＫＤ［１］、…、ＣＬＫＤ［６］、ＣＬＫＤ［７］、ＣＬＫＤ［７］、ＣＬＫＤ［６］、…、ＣＬＫＤ［１］、ＣＬＫＤ［０］、…、の順に順番に選択される。そのため、出力ＣＬＫ＿ＯＵＴのＬ区間のパルス幅は、ＣＬＫＤ［６］からＣＬＫＤ［７］に切り替えられる場合はＴ＿Ｌ＋（Ｄ７−Ｄ６）となり、ＣＬＫＤ［７］からＣＬＫＤ［６］に切り替えられる場合はＴ＿Ｌ―（Ｄ７−Ｄ６）となる。これを一般化すると、Ｌ区間のパルス幅の最小値は、Ｔ＿Ｌ−（Ｄｎ＋１−Ｄｎ）、ｎ：１以上の自然数、で表される。これは、入力クロック信号のＬ区間のパルス幅から遅延回路１つ分の遅延時間を引いた値であり、図２で示した乱数を用いて選択された場合のＬ区間のパルス幅と比較して、パルス幅を長くすることができる。そのため、回路のセットアップ／ホールドタイミングの制約条件を抑えることができ、消費電力の増加を抑制することができる。

図９では、クロック信号ＣＬＫ［７］の立下りタイミング毎にクロック信号ＣＬＫＤ［０］〜ＣＬＫＤ［７］を切り替えた場合を示しており、Ｌ区間のパルス幅は変化しているが、クロック信号ＣＬＫ［７］の立ち上がりタイミング毎に切り替えた場合には、Ｈ区間のパルス幅が変化する。本発明の効果は、どちらを用いても同等の効果が得られるものである。

図１０は、本発明の実施形態のクロック変調回路によるマルチキャリアランダム周波数によって周波数変調されたクロック信号のスペクトルを示す図である。図６より、制御信号ＳＷ［７：０］は、スイッチを一巡する周期を複数持ち、乱数発生器を用いて周期をランダムに切り替えている。この制御信号ＳＷ［７：０］を用いてクロック信号ＣＬＫＤ［７：０］を選択することで、入力クロック信号は複数の搬送波によって周波数変調がかかり変調成分は複数の搬送波周波数帯に拡散され、さらに、複数の搬送波は乱数発生器によりランダムに選択されるため変調成分がフロア化され、単一周波数を用いた周波数変調に比べて、変調成分がピークを低減することができる。

また、本発明の技術的範囲は、図面及び上述した各実施例に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施例をも含んでいる。さらに、本発明の技術的範囲は、特許請求の範囲による発明の特徴の組み合わせに限定されるものではなく、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせも含むものである。

本発明に係るクロック変調回路は、周波数変調されたクロック信号が必要な装置に有用である。特に、クロック信号のパルス幅がセトリング時間の制約条件に関わるアナログ回路のスイッチトキャパシタ回路等において有用である。

１００ 多位相クロック生成器
２００ クロックセレクタ
３００ マルチキャリアランダム選択モジュール
３１０ スイッチ制御部
３２０ スイッチ制御部
３２１ アップダウンカウンタ
３２２ デコーダ
４００ クロック部
４１０ 分周器
４２０ マルチプレクサ
４３０ 乱数発生回路

Claims (5)

1. 入力クロックを遅延させて位相の異なる複数のクロック信号を生成する多位相クロック生成器と、
   制御信号を出力するマルチキャリアランダム選択モジュールと、
   該マルチキャリアランダム選択モジュールからの前記制御信号にしたがって、前記多位相クロック生成器により発生された前記複数のクロック信号の中から一つのクロック信号を順番で選択した後に、該選択した順番とは逆の順番で前記クロック信号をさらに選択し、これらの選択を所定の周期で繰り返して、該選択したクロック信号を出力信号として出力するクロックセレクタとを備え、
   前記マルチキャリアランダム選択モジュールは、前記周期をランダムに切り替えることを特徴とするクロック変調回路。
2. 前記マルチキャリアランダム選択モジュールが、前記周期をコントロールする周期制御信号を生成するクロック部と、前記周期制御信号に基づき前記制御信号を生成するスイッチ制御部と、を備えていることを特徴とする請求項１に記載のクロック変調回路。
3. 前記クロック部が、
   基準となる所定の信号を分周した複数のクロック信号を生成する分周器と、ランダムな制御信号を生成する乱数発生回路と、前記ランダムな制御信号にしたがい、前記分周器からの複数のクロック信号の中から１つのクロック信号を選択して前記周期制御信号として出力するマルチプレクサとを備えていることを特徴とする請求項２に記載のクロック変調回路。
4. 前記マルチキャリアランダム選択モジュールが、シフトレジスタを環状に接続して構成された第１のスイッチ制御部を備えていることを特徴とする請求項２に記載のクロック変調回路。
5. 前記マルチキャリアランダム選択モジュールが、アップダウンカウンタとデコーダとから構成された第２のスイッチ制御部を備えていることを特徴とする請求項２に記載のクロック変調回路。

Images