JP2004310294A - クロック変調回路 - Google Patents
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Abstract
【課題】クロックの立ち上がり及び立ち下がりの両方に微小な遅延時間を付加して、クロック周波数が高速化した場合でも、システム動作にタイミング的な悪影響を与えることなく、電磁不要輻射ノイズを低減する。
【解決手段】ゲート幅の異なる複数のＰＭＯＳトランジスタ及びゲート幅の異なる複数のＮＭＯＳトランジスタとを有し、この複数のＰＭＯＳトランジスタ及び複数のＮＭＯＳトランジスタの出力を足し合わせて出力する位相変調部と、クロック信号の１クロック毎に、前記複数のＰＭＯＳトランジスタの１つ及び前記複数のＮＭＯＳトランジスタの１つをそれぞれ選択して前記クロック信号を印加する駆動トランジスタ選択部と、
前記位相変調部の出力信号を波形成形する波形成形回路とを有する。
【選択図】 図１
【解決手段】ゲート幅の異なる複数のＰＭＯＳトランジスタ及びゲート幅の異なる複数のＮＭＯＳトランジスタとを有し、この複数のＰＭＯＳトランジスタ及び複数のＮＭＯＳトランジスタの出力を足し合わせて出力する位相変調部と、クロック信号の１クロック毎に、前記複数のＰＭＯＳトランジスタの１つ及び前記複数のＮＭＯＳトランジスタの１つをそれぞれ選択して前記クロック信号を印加する駆動トランジスタ選択部と、
前記位相変調部の出力信号を波形成形する波形成形回路とを有する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、デジタルシステムにおける電磁不要輻射（ＥＭＩ： Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）ノイズを低減することを目的とするクロック変調回路に関する。
【０００２】
【従来の技術】
デジタルシステムは、マスタクロック信号を動作の基本として、同期動作をしている。このような同期システムでは、マスタクロックの周波数の整数倍の周波数に電磁不要輻射のスペクトル強度の強いピーク（電磁不要輻射ノイズ）が観測される。近年、システムが複雑化されるに伴い、この電磁不要輻射ノイズが他のシステムに悪影響を与え、周辺機器に誤動作を招くケースが増加している。
【０００３】
この電磁不要輻射ノイズを低減するための従来のクロック変調回路として、遅延ゲートのチェーンを用いたものがある（例えば、特許文献１参照）。これは、微小遅延を発生する複数の遅延ゲートをカスケード接続し、各遅延ゲートの出力をマスタクロックに同期した選択回路にて、１クロック毎に立ち上がり又は立ち下がりのエッジを契機として所定の遅延量のゲート出力線を選択することにより、１クロック毎に立ち上がり又は立ち下りの位相の異なるクロック波形を生成するものである。
【０００４】
これにより、システムが誤動作しない範囲でマスタクロックに微小な変調をかけ、マスタクロックの周波数の整数倍の周波数に発生していた電磁不要輻射のピークをその発生していた周波数の上下に拡散し、電磁不要輻射のピークを低減することができる。
【０００５】
【特許文献１】
特開平７−２０２６５２号公報（第３−４頁、第１図）
【０００６】
【発明が解決しようとする課題】
しかし、従来のクロック変調回路では、変調クロック波形の高電位レベル又は低電位レベルのどちらか一方の持続時間は、一定時間に固定されたままである。そのため、高電位レベル及び低電位レベルの両方の持続時間に変調をかける場合に比べて、電磁不要輻射ノイズの低減効果が劣るという問題がある。
【０００７】
また、従来のクロック変調回路では、遅延ゲート１段当たりの遅延時間を単位として位相調節を行う。しかし、その単位となる遅延時間をある一定値以下に設定するのは事実上困難である。そのため、マスタクロックの高速化に応じた微小な位相変調幅の調整ができないという問題がある。
【０００８】
この発明は、上述のような課題を解決するためになされたもので、その目的は、クロックの立ち上がり及び立ち下がりの両方に微小な遅延時間を付加して、クロック周波数が高速化した場合でも、システム動作にタイミング的な悪影響を与えることなく、電磁不要輻射ノイズを低減することができるクロック変調回路を得るものである。
【０００９】
【課題を解決するための手段】
この発明に係るクロック変調回路は、ゲート幅の異なる複数のＰＭＯＳトランジスタ及びゲート幅の異なる複数のＮＭＯＳトランジスタとを有し、この複数のＰＭＯＳトランジスタ及び複数のＮＭＯＳトランジスタの出力を足し合わせて出力する位相変調部と、クロック信号の１クロック毎に、複数のＰＭＯＳトランジスタの１つ及び複数のＮＭＯＳトランジスタの１つをそれぞれ選択し、そのゲートにクロック信号を印加する駆動トランジスタ選択部と、位相変調部の出力信号を波形成形する波形成形回路とを有する。この発明のその他の特徴は以下に明らかにする。
【００１０】
【発明の実施の形態】
実施の形態１．
図１はこの発明の実施の形態１におけるクロック変調回路を示す図である。クロック変調回路１は、図１に示すように、位相変調部２と、駆動トランジスタ選択部３と、位相変調部の出力信号を波形成形する波形成形回路４とを有する。そして、クロック変調回路は、入力端子に入力されたクロック信号（マスタクロック）を変調して、出力端子から変調クロックを出力する。
【００１１】
ここで、位相変調部２は、ゲート幅の異なる２Ｎ個（Ｎは任意の自然数）のＰＭＯＳトランジスタＰ１〜Ｐ２Ｎと、ゲート幅の異なる２Ｎ個のＮＭＯＳトランジスタＮ１〜Ｎ２Ｎとを有する。このＰＭＯＳトランジスタＰ１〜Ｐ２Ｎは、それぞれのゲート幅のサイズに無関係な順番で、並列に配列している。また、ＮＭＯＳトランジスタＮ１〜Ｎ２Ｎも同様に配置している。そして、ＰＭＯＳトランジスタＰ１〜Ｐ２Ｎのソースは電源電圧Ｖｄに接続し、ＮＭＯＳトランジスタＮ１〜Ｎ２Ｎのソースは接地している。さらに、ＰＭＯＳトランジスタＰ１〜Ｐ２Ｎのドレイン及びＮＭＯＳトランジスタＮ１〜Ｎ２Ｎのドレインは、位相変調部２の出力に接続している。
【００１２】
また、駆動トランジスタ選択部３は、Ｎビットの信号を出力するカウンタ５と、このカウンタ５の出力をデコードして２Ｎ個の出力をするデコーダ部６と、このデコーダ部６の出力をそれぞれ反転する２Ｎ個のインバータＩ１〜Ｉ２Ｎと、このインバータＩ１〜Ｉ２Ｎのそれぞれの出力及びクロック信号を入力してＰＭＯＳ回路Ｐ１〜Ｐ２Ｎのゲートにそれぞれ出力する２Ｎ個のＯＲゲートＯ１〜Ｏ２Ｎと、デコーダ部６のそれぞれの出力及びクロック信号を入力してＮＭＯＳ回路Ｎ１〜Ｎ２Ｎのゲートにそれぞれ出力する２Ｎ個のＡＮＤゲートＡ１〜Ａ２Ｎとを有する。
【００１３】
このような構成を有するクロック変調回路１の動作を説明する。まず、カウンタ５は、クロック信号に同期して１クロック毎に、出力する信号の値をインクリメントする。次に、デコーダ部６は、カウンタ５の出力に応じて、２Ｎ個の出力の１つを高電位に、残りの出力を低電位にする。
【００１４】
そして、このデコーダ部６の出力がＡＮＤゲートＡ１〜Ａ２Ｎに入力され、デコーダ部６が高電位を出力する信号線に接続されたＮＭＯＳトランジスタ以外のＮＭＯＳトランジスタは、ゲートに低電位が印加される。そのため、これらのＮＭＯＳトランジスタはスリープ状態となり、デコーダ部６が高電位を出力する信号線に接続されたＮＭＯＳトランジスタのみ、対応するＡＮＤゲートを通して、ゲート電極にクロック信号が印加され、アクティブ状態となる。こうして、選択されたＮＭＯＳトランジスタにより、変調クロック信号の立ち下がり波形が生成される。
【００１５】
また、デコーダ部６の出力はインバータＩ１〜Ｉ２Ｎを介してＯＲゲートＯ１〜Ｏ２Ｎに入力され、デコーダ部６が高電位を出力する信号線に接続されたＰＭＯＳトランジスタ以外のＰＭＯＳトランジスタは、ゲートに高電位が印加される。そのため、これらのＰＭＯＳトランジスタはスリープ状態となり、デコーダ部６が高電位を出力する信号線に接続されたＰＭＯＳトランジスタにのみ、対応するＯＲゲートを通して、ゲート電極にクロック信号が印加され、アクティブ状態となる。こうして、選択されたＰＭＯＳトランジスタにより、変調クロック信号の立ち上がり波形が生成される。
【００１６】
こうして、駆動トランジスタ選択部３は、クロック信号の１クロック毎に、ＰＭＯＳトランジスタＰ１〜Ｐ２Ｎの１つ及びＮＭＯＳトランジスタＮ１〜Ｎ２Ｎの１つをそれぞれ配列している順番に選択して、そのゲート電極にクロック信号を印加する。ただし、ＰＭＯＳトランジスタＰ２Ｎ及びＮＭＯＳトランジスタＮ２Ｎを選択した後は、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１から再度順番に選択する。
【００１７】
ここで、ＰＭＯＳトランジスタＰ１〜Ｐ２Ｎ及びＮＭＯＳトランジスタＮ１〜Ｎ２Ｎは、それぞれのゲート幅のサイズに無関係な順番で配列しているため、配列している順番に選択されることで、クロック信号の１クロック毎に駆動力の異なるトランジスタがランダムに選択される。そして、位相変調部２は、ＰＭＯＳトランジスタＰ１〜Ｐ２Ｎの出力とＮＭＯＳトランジスタＮ１〜Ｎ２Ｎの出力を足し合わせ、クロック信号の１クロック毎に、立ち上がり時間及び立ち下がり時間がランダムに異なる変調クロック信号を出力する。
【００１８】
この位相変調部２の出力は、波形成形回路４により波形成形される。ここで、図２に、クロック変調回路１に入力されたマスタクロックの波形、位相変調部２の出力波形及び波形成形回路４の出力波形の関係を示す。この図２に示すように、位相変調部２の出力の立ち上がり時間及び立ち下がり時間に応じて、それぞれ波形成形回路４の出力の立ち上がりエッジ及び立ち下がりエッジに、それぞれマスタクロックの立ち上がりエッジ及び立ち下がりエッジに対して、遅延が付加される。これは、位相変調部２の出力の立ち上がり時間及び立ち下がり時間が大きいほど、波形成形回路４において論理閾値電圧に達する時間が長くかかるためである。
【００１９】
以上説明したように、実施の形態１におけるクロック変調回路は、クロック信号の立ち上がり及び立ち下がりの両方に遅延時間を付加することができる。また、ＰＭＯＳトランジスタＰ１〜Ｐ２Ｎ及びＮＭＯＳトランジスタＮ１〜Ｎ２Ｎのゲート幅は任意のサイズに設定できるため、立ち上がり位相及び立ち下がり位相の微小な遅延の調整が可能である。これにより、クロック周波数が高速化した場合でも、システム動作にタイミング的な悪影響を与えることなく、電磁不要輻射ノイズを低減することができる。
【００２０】
実施の形態２．
図３はこの発明の実施の形態２におけるクロック変調回路を示す図である。ここで、図１と同様の構成要素には同じ番号を付し、説明を省略する。この実施の形態２のクロック変調回路１は、実施の形態１のクロック変調回路１のカウンタ５を擬似ランダムパターン発生器１０で置き換えたものである。
【００２１】
この擬似ランダムパターン発生器１０は、Ｎビット以上のランダムパターンを生成し、そのうちのＮビットのランダムパターンを出力する。これにより、駆動トランジスタ選択部３は、クロック信号の１クロック毎に、ＰＭＯＳトランジスタＰ１〜Ｐ２Ｎの１つ及びＮＭＯＳトランジスタＮ１〜Ｎ２Ｎの１つをランダムに選択してクロック信号を印加する。
【００２２】
よって、この実施の形態２におけるクロック変調回路は、実施の形態１におけるクロック変調回路と同様の効果を有し、よりランダムな位相変調が可能である。また、ＰＭＯＳトランジスタＰ１〜Ｐ２Ｎの１つ及びＮＭＯＳトランジスタＮ１〜Ｎ２Ｎの配列によらず、クロック信号に１クロック毎に付加する遅延時間をランダムにできる。
【００２３】
実施の形態３．
図４はこの発明の実施の形態３におけるクロック変調回路を示す図である。この実施の形態３におけるクロック変調回路は、実施の形態１または実施の形態２のクロック変調回路１を２段以上直列接続したものである。ただし、図４ではクロック変調回路１ａ〜１ｃの３段の場合を示す。
【００２４】
また、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート幅の設定範囲を各段ごとに変化させている。例えば、１段目、２段目、３段目のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート幅の設定範囲をＷｐ１、Ｗｐ２、Ｗｐ３とした時、Ｗｐ１＞Ｗｐ２＞Ｗｐ３とする。
【００２５】
よって、この実施の形態２におけるクロック変調回路は、実施の形態１におけるクロック変調回路と同様の効果を有するだけでなく、各段ごとにゲート幅の設定範囲を変えたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを独立に選択できるため、きめ細かく、かつ、よりランダムな位相変調が可能となる。
【００２６】
【発明の効果】
この発明は以上説明したように、クロックの立ち上がり及び立ち下がりの両方に微小な遅延時間を付加して、クロック周波数が高速化した場合でも、システム動作にタイミング的な悪影響を与えることなく、電磁不要輻射ノイズを低減することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１におけるクロック変調回路を示す図である。
【図２】マスタクロックの波形、位相変調部の出力波形及び波形成形回路の出力波形の関係を示す図である。
【図３】この発明の実施の形態２におけるクロック変調回路を示す図である。
【図４】この発明の実施の形態３におけるクロック変調回路を示す図である。
【符号の説明】
１ クロック変調回路
２ 位相変調部
３ 駆動トランジスタ選択部
４ 波形成形回路
１０ 擬似ランダムパターン発生
【発明の属する技術分野】
この発明は、デジタルシステムにおける電磁不要輻射（ＥＭＩ： Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）ノイズを低減することを目的とするクロック変調回路に関する。
【０００２】
【従来の技術】
デジタルシステムは、マスタクロック信号を動作の基本として、同期動作をしている。このような同期システムでは、マスタクロックの周波数の整数倍の周波数に電磁不要輻射のスペクトル強度の強いピーク（電磁不要輻射ノイズ）が観測される。近年、システムが複雑化されるに伴い、この電磁不要輻射ノイズが他のシステムに悪影響を与え、周辺機器に誤動作を招くケースが増加している。
【０００３】
この電磁不要輻射ノイズを低減するための従来のクロック変調回路として、遅延ゲートのチェーンを用いたものがある（例えば、特許文献１参照）。これは、微小遅延を発生する複数の遅延ゲートをカスケード接続し、各遅延ゲートの出力をマスタクロックに同期した選択回路にて、１クロック毎に立ち上がり又は立ち下がりのエッジを契機として所定の遅延量のゲート出力線を選択することにより、１クロック毎に立ち上がり又は立ち下りの位相の異なるクロック波形を生成するものである。
【０００４】
これにより、システムが誤動作しない範囲でマスタクロックに微小な変調をかけ、マスタクロックの周波数の整数倍の周波数に発生していた電磁不要輻射のピークをその発生していた周波数の上下に拡散し、電磁不要輻射のピークを低減することができる。
【０００５】
【特許文献１】
特開平７−２０２６５２号公報（第３−４頁、第１図）
【０００６】
【発明が解決しようとする課題】
しかし、従来のクロック変調回路では、変調クロック波形の高電位レベル又は低電位レベルのどちらか一方の持続時間は、一定時間に固定されたままである。そのため、高電位レベル及び低電位レベルの両方の持続時間に変調をかける場合に比べて、電磁不要輻射ノイズの低減効果が劣るという問題がある。
【０００７】
また、従来のクロック変調回路では、遅延ゲート１段当たりの遅延時間を単位として位相調節を行う。しかし、その単位となる遅延時間をある一定値以下に設定するのは事実上困難である。そのため、マスタクロックの高速化に応じた微小な位相変調幅の調整ができないという問題がある。
【０００８】
この発明は、上述のような課題を解決するためになされたもので、その目的は、クロックの立ち上がり及び立ち下がりの両方に微小な遅延時間を付加して、クロック周波数が高速化した場合でも、システム動作にタイミング的な悪影響を与えることなく、電磁不要輻射ノイズを低減することができるクロック変調回路を得るものである。
【０００９】
【課題を解決するための手段】
この発明に係るクロック変調回路は、ゲート幅の異なる複数のＰＭＯＳトランジスタ及びゲート幅の異なる複数のＮＭＯＳトランジスタとを有し、この複数のＰＭＯＳトランジスタ及び複数のＮＭＯＳトランジスタの出力を足し合わせて出力する位相変調部と、クロック信号の１クロック毎に、複数のＰＭＯＳトランジスタの１つ及び複数のＮＭＯＳトランジスタの１つをそれぞれ選択し、そのゲートにクロック信号を印加する駆動トランジスタ選択部と、位相変調部の出力信号を波形成形する波形成形回路とを有する。この発明のその他の特徴は以下に明らかにする。
【００１０】
【発明の実施の形態】
実施の形態１．
図１はこの発明の実施の形態１におけるクロック変調回路を示す図である。クロック変調回路１は、図１に示すように、位相変調部２と、駆動トランジスタ選択部３と、位相変調部の出力信号を波形成形する波形成形回路４とを有する。そして、クロック変調回路は、入力端子に入力されたクロック信号（マスタクロック）を変調して、出力端子から変調クロックを出力する。
【００１１】
ここで、位相変調部２は、ゲート幅の異なる２Ｎ個（Ｎは任意の自然数）のＰＭＯＳトランジスタＰ１〜Ｐ２Ｎと、ゲート幅の異なる２Ｎ個のＮＭＯＳトランジスタＮ１〜Ｎ２Ｎとを有する。このＰＭＯＳトランジスタＰ１〜Ｐ２Ｎは、それぞれのゲート幅のサイズに無関係な順番で、並列に配列している。また、ＮＭＯＳトランジスタＮ１〜Ｎ２Ｎも同様に配置している。そして、ＰＭＯＳトランジスタＰ１〜Ｐ２Ｎのソースは電源電圧Ｖｄに接続し、ＮＭＯＳトランジスタＮ１〜Ｎ２Ｎのソースは接地している。さらに、ＰＭＯＳトランジスタＰ１〜Ｐ２Ｎのドレイン及びＮＭＯＳトランジスタＮ１〜Ｎ２Ｎのドレインは、位相変調部２の出力に接続している。
【００１２】
また、駆動トランジスタ選択部３は、Ｎビットの信号を出力するカウンタ５と、このカウンタ５の出力をデコードして２Ｎ個の出力をするデコーダ部６と、このデコーダ部６の出力をそれぞれ反転する２Ｎ個のインバータＩ１〜Ｉ２Ｎと、このインバータＩ１〜Ｉ２Ｎのそれぞれの出力及びクロック信号を入力してＰＭＯＳ回路Ｐ１〜Ｐ２Ｎのゲートにそれぞれ出力する２Ｎ個のＯＲゲートＯ１〜Ｏ２Ｎと、デコーダ部６のそれぞれの出力及びクロック信号を入力してＮＭＯＳ回路Ｎ１〜Ｎ２Ｎのゲートにそれぞれ出力する２Ｎ個のＡＮＤゲートＡ１〜Ａ２Ｎとを有する。
【００１３】
このような構成を有するクロック変調回路１の動作を説明する。まず、カウンタ５は、クロック信号に同期して１クロック毎に、出力する信号の値をインクリメントする。次に、デコーダ部６は、カウンタ５の出力に応じて、２Ｎ個の出力の１つを高電位に、残りの出力を低電位にする。
【００１４】
そして、このデコーダ部６の出力がＡＮＤゲートＡ１〜Ａ２Ｎに入力され、デコーダ部６が高電位を出力する信号線に接続されたＮＭＯＳトランジスタ以外のＮＭＯＳトランジスタは、ゲートに低電位が印加される。そのため、これらのＮＭＯＳトランジスタはスリープ状態となり、デコーダ部６が高電位を出力する信号線に接続されたＮＭＯＳトランジスタのみ、対応するＡＮＤゲートを通して、ゲート電極にクロック信号が印加され、アクティブ状態となる。こうして、選択されたＮＭＯＳトランジスタにより、変調クロック信号の立ち下がり波形が生成される。
【００１５】
また、デコーダ部６の出力はインバータＩ１〜Ｉ２Ｎを介してＯＲゲートＯ１〜Ｏ２Ｎに入力され、デコーダ部６が高電位を出力する信号線に接続されたＰＭＯＳトランジスタ以外のＰＭＯＳトランジスタは、ゲートに高電位が印加される。そのため、これらのＰＭＯＳトランジスタはスリープ状態となり、デコーダ部６が高電位を出力する信号線に接続されたＰＭＯＳトランジスタにのみ、対応するＯＲゲートを通して、ゲート電極にクロック信号が印加され、アクティブ状態となる。こうして、選択されたＰＭＯＳトランジスタにより、変調クロック信号の立ち上がり波形が生成される。
【００１６】
こうして、駆動トランジスタ選択部３は、クロック信号の１クロック毎に、ＰＭＯＳトランジスタＰ１〜Ｐ２Ｎの１つ及びＮＭＯＳトランジスタＮ１〜Ｎ２Ｎの１つをそれぞれ配列している順番に選択して、そのゲート電極にクロック信号を印加する。ただし、ＰＭＯＳトランジスタＰ２Ｎ及びＮＭＯＳトランジスタＮ２Ｎを選択した後は、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１から再度順番に選択する。
【００１７】
ここで、ＰＭＯＳトランジスタＰ１〜Ｐ２Ｎ及びＮＭＯＳトランジスタＮ１〜Ｎ２Ｎは、それぞれのゲート幅のサイズに無関係な順番で配列しているため、配列している順番に選択されることで、クロック信号の１クロック毎に駆動力の異なるトランジスタがランダムに選択される。そして、位相変調部２は、ＰＭＯＳトランジスタＰ１〜Ｐ２Ｎの出力とＮＭＯＳトランジスタＮ１〜Ｎ２Ｎの出力を足し合わせ、クロック信号の１クロック毎に、立ち上がり時間及び立ち下がり時間がランダムに異なる変調クロック信号を出力する。
【００１８】
この位相変調部２の出力は、波形成形回路４により波形成形される。ここで、図２に、クロック変調回路１に入力されたマスタクロックの波形、位相変調部２の出力波形及び波形成形回路４の出力波形の関係を示す。この図２に示すように、位相変調部２の出力の立ち上がり時間及び立ち下がり時間に応じて、それぞれ波形成形回路４の出力の立ち上がりエッジ及び立ち下がりエッジに、それぞれマスタクロックの立ち上がりエッジ及び立ち下がりエッジに対して、遅延が付加される。これは、位相変調部２の出力の立ち上がり時間及び立ち下がり時間が大きいほど、波形成形回路４において論理閾値電圧に達する時間が長くかかるためである。
【００１９】
以上説明したように、実施の形態１におけるクロック変調回路は、クロック信号の立ち上がり及び立ち下がりの両方に遅延時間を付加することができる。また、ＰＭＯＳトランジスタＰ１〜Ｐ２Ｎ及びＮＭＯＳトランジスタＮ１〜Ｎ２Ｎのゲート幅は任意のサイズに設定できるため、立ち上がり位相及び立ち下がり位相の微小な遅延の調整が可能である。これにより、クロック周波数が高速化した場合でも、システム動作にタイミング的な悪影響を与えることなく、電磁不要輻射ノイズを低減することができる。
【００２０】
実施の形態２．
図３はこの発明の実施の形態２におけるクロック変調回路を示す図である。ここで、図１と同様の構成要素には同じ番号を付し、説明を省略する。この実施の形態２のクロック変調回路１は、実施の形態１のクロック変調回路１のカウンタ５を擬似ランダムパターン発生器１０で置き換えたものである。
【００２１】
この擬似ランダムパターン発生器１０は、Ｎビット以上のランダムパターンを生成し、そのうちのＮビットのランダムパターンを出力する。これにより、駆動トランジスタ選択部３は、クロック信号の１クロック毎に、ＰＭＯＳトランジスタＰ１〜Ｐ２Ｎの１つ及びＮＭＯＳトランジスタＮ１〜Ｎ２Ｎの１つをランダムに選択してクロック信号を印加する。
【００２２】
よって、この実施の形態２におけるクロック変調回路は、実施の形態１におけるクロック変調回路と同様の効果を有し、よりランダムな位相変調が可能である。また、ＰＭＯＳトランジスタＰ１〜Ｐ２Ｎの１つ及びＮＭＯＳトランジスタＮ１〜Ｎ２Ｎの配列によらず、クロック信号に１クロック毎に付加する遅延時間をランダムにできる。
【００２３】
実施の形態３．
図４はこの発明の実施の形態３におけるクロック変調回路を示す図である。この実施の形態３におけるクロック変調回路は、実施の形態１または実施の形態２のクロック変調回路１を２段以上直列接続したものである。ただし、図４ではクロック変調回路１ａ〜１ｃの３段の場合を示す。
【００２４】
また、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート幅の設定範囲を各段ごとに変化させている。例えば、１段目、２段目、３段目のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート幅の設定範囲をＷｐ１、Ｗｐ２、Ｗｐ３とした時、Ｗｐ１＞Ｗｐ２＞Ｗｐ３とする。
【００２５】
よって、この実施の形態２におけるクロック変調回路は、実施の形態１におけるクロック変調回路と同様の効果を有するだけでなく、各段ごとにゲート幅の設定範囲を変えたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを独立に選択できるため、きめ細かく、かつ、よりランダムな位相変調が可能となる。
【００２６】
【発明の効果】
この発明は以上説明したように、クロックの立ち上がり及び立ち下がりの両方に微小な遅延時間を付加して、クロック周波数が高速化した場合でも、システム動作にタイミング的な悪影響を与えることなく、電磁不要輻射ノイズを低減することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１におけるクロック変調回路を示す図である。
【図２】マスタクロックの波形、位相変調部の出力波形及び波形成形回路の出力波形の関係を示す図である。
【図３】この発明の実施の形態２におけるクロック変調回路を示す図である。
【図４】この発明の実施の形態３におけるクロック変調回路を示す図である。
【符号の説明】
１ クロック変調回路
２ 位相変調部
３ 駆動トランジスタ選択部
４ 波形成形回路
１０ 擬似ランダムパターン発生
Claims (5)
- ゲート幅の異なる複数のＰＭＯＳトランジスタ及びゲート幅の異なる複数のＮＭＯＳトランジスタとを有し、この複数のＰＭＯＳトランジスタ及び複数のＮＭＯＳトランジスタの出力を足し合わせて出力する位相変調部と、
クロック信号の１クロック毎に、前記複数のＰＭＯＳトランジスタの１つ及び前記複数のＮＭＯＳトランジスタの１つをそれぞれ選択し、そのゲートに前記クロック信号を印加する駆動トランジスタ選択部と、
前記位相変調部の出力信号を波形成形する波形成形回路とを有することを特徴とするクロック変調回路。 - 前記複数のＰＭＯＳトランジスタ及び前記複数のＮＭＯＳトランジスタは、それぞれのゲート幅のサイズに無関係な順番で配列され、
前記駆動トランジスタ選択部は、前記複数のＰＭＯＳトランジスタ及び前記複数のＮＭＯＳトランジスタをそれぞれ配列している順番に選択することを特徴とする請求項１記載のクロック変調回路。 - 前記複数のＰＭＯＳトランジスタ及び前記複数のＮＭＯＳトランジスタは、それぞれ２Ｎ個であり、
前記駆動トランジスタ選択部は、Ｎビットの信号を出力するカウンタと、このカウンタの出力をデコードして２Ｎ個の出力をするデコーダ部と、このデコーダ部の出力をそれぞれ反転する２Ｎ個のインバータと、このインバータのそれぞれの出力及び前記クロック信号を入力して前記２Ｎ個のＰＭＯＳ回路のゲートにそれぞれ出力する２Ｎ個のＯＲゲートと、前記デコーダ部のそれぞれの出力及び前記クロック信号を入力して前記２Ｎ個のＮＭＯＳ回路のゲートにそれぞれ出力する２Ｎ個のＡＮＤゲートとを有することを特徴とする請求項１又は２記載のクロック変調回路。 - 前記複数のＰＭＯＳトランジスタ及び前記複数のＮＭＯＳトランジスタは、それぞれ２Ｎ個であり、
前記駆動トランジスタ選択部は、Ｎビットのランダムパターンを出力する擬似ランダムパターン発生器と、この擬似ランダムパターン発生器の出力をデコードして２Ｎ個の出力をするデコーダ部と、このデコーダ部の出力をそれぞれ反転する２Ｎ個のインバータと、このインバータのそれぞれの出力及び前記クロック信号を入力して前記２Ｎ個のＰＭＯＳ回路のゲートにそれぞれ出力する２Ｎ個のＯＲゲートと、前記デコーダ部のそれぞれの出力及び前記クロック信号を入力して前記２Ｎ個のＮＭＯＳ回路のゲートにそれぞれ出力する２Ｎ個のＡＮＤゲートとを有することを特徴とする請求項１記載のクロック変調回路。 - 請求項１記載のクロック変調回路を２段以上直列接続し、
前記複数のＰＭＯＳトランジスタ及び前記複数のＮＭＯＳトランジスタのゲート幅の設定範囲を各段ごとに変化させることを特徴とするクロック変調回路。
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| Publication number | Priority date | Publication date | Assignee | Title |
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2003
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