WO2006129491A1 - ジッタ発生回路 - Google Patents

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Inventor
Takayuki Nakamura
Takashi Sekino
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Advantest Corporation
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    • GPHYSICS
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    • G01R31/2839Fault-finding or characterising using signal generators, power supplies or circuit analysers
    • G01R31/2841Signal generators
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K3/00Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/84Generating pulses having a predetermined statistical distribution of a parameter, e.g. random pulse generators

Definitions

  • the present invention relates to a jitter generation circuit that gives fluctuations to the rising and falling timings of a signal.
  • Patent Document 1 JP-A-6-104708 (Page 3-4, Fig. 1-3)
  • an input signal is also included.
  • pattern effect jitter can be considered.
  • the signal output from the driver is sent to the DUT through a lossy transmission line
  • the rise timing of the signal is delayed due to the loss in the transmission line, and the force also changes from high level to low level or low level depending on the pattern.
  • Jitter that varies depending on the pattern is added when the transition from high to low is complete. The magnitude of this jitter is determined by the combination of the loss caused by the transmission line and the input signal pattern.
  • the present invention was created in view of the above points, and its purpose is to provide a simple configuration. It is to provide a jitter generation circuit capable of generating pattern effect jitter by means of
  • the jitter generation circuit of the present invention transmits a signal analysis unit for analyzing the content of a signal pattern of an input signal and an input signal according to an analysis result by the signal analysis unit.
  • Phase adjustment means is provided for outputting a signal in which the phase of the input signal is adjusted in the direction in which the change timing deviates when it passes through the line, and jitter is added by adjusting the phase of the input signal.
  • pattern effect jitter similar to the jitter generated in the transmission line can be generated according to the content of the signal pattern. it can.
  • pattern effect jitter can be generated with a simple configuration.
  • the signal analysis means described above analyzes the frequency characteristics of the input signal. It can be considered that the pattern effect jitter generated in the transmission line according to the content of the signal pattern of the input signal mainly depends on the voltage change state of the input signal, that is, the frequency. Therefore, by analyzing the frequency characteristics of the input signal and adding jitter, it is possible to generate pattern effect jitter that is closer to reality.
  • the signal analysis means described above has a filter that passes the low-frequency component of the input signal, and the phase adjustment means desirably adjusts the phase according to the output voltage of the filter. This makes it possible to easily detect the frequency characteristics of the input signal.
  • the signal analysis means described above has a plurality of filters having different cutoff frequencies that allow low-frequency components of the input signal to pass through, and a combining means that combines the output voltages of the plurality of filters. It is desirable that the phase adjusting unit adjusts the phase according to the combined voltage by the combining unit. As a result, the amount of variable jitter can be adjusted according to the signal pattern of the input signal, and appropriate pattern effect jitter can be generated according to the signal pattern. Become ⁇ .
  • phase adjustment unit desirably performs phase adjustment according to a voltage obtained by subtracting the output voltage of the filter from a predetermined voltage. This makes it possible to adjust the phase of the input signal in such a way that the change timing is shifted when the input signal passes through the transmission line, and to reproduce the pattern effect jitter that occurs when the input signal passes through the transmission line. become.
  • the signal analysis means described above preferably includes a gain adjustment means for adjusting the gain of the output voltage of the filter.
  • the gain adjusted by the above-described gain adjusting means is desirably set according to the degree of signal loss due to the transmission line.
  • the phase of the signal can be adjusted in consideration of the characteristics of the assumed transmission line, and multiple types of pattern effect jitter that assumes various transmission lines can be generated using a common circuit. .
  • the phase adjusting means described above is a differential amplifier in which the reference voltage is changed according to the analysis result by the signal analyzing means.
  • the above-described phase adjusting unit is preferably a voltage comparator in which the reference voltage is changed according to the analysis result by the signal analyzing unit.
  • the phase adjusting means described above is preferably a variable delay circuit in which the delay amount is changed according to the analysis result by the signal analyzing means.
  • the signal analysis means and the phase adjustment means described above are preferably incorporated in a chip or module in which a circuit for outputting an input signal is formed. As a result, it is possible to reduce the size of the entire configuration including the jitter generation circuit and the circuit that outputs the input signal, and to simplify the manufacturing process and reduce the cost associated with the reduction in the number of components.
  • FIG. 1 is a diagram illustrating a configuration of a jitter generation circuit according to an embodiment.
  • FIG. 2 is an explanatory diagram of signal attenuation caused by a transmission line loss.
  • FIG. 3 is a circuit diagram partially showing a specific configuration of a jitter generation circuit.
  • FIG. 4 is a diagram for explaining the operation of a jitter generation circuit.
  • FIG. 1 is a diagram illustrating a configuration of a jitter generation circuit according to an embodiment.
  • the jitter generation circuit 1 of the present embodiment includes a driver input circuit 10, 20, a plurality of gain adjustment circuits 30, a plurality of low-pass filters (LPF) 40 (40A, 40B),.
  • the jitter generation circuit 1 is provided between the DUT 2 and the driver 3 that outputs a signal toward the DUT 2, and the signal output from the driver 3 toward the DUT 2 corresponds to the content of the signal pattern.
  • An operation for adding pattern period jitter is performed.
  • the driver input circuit 10 is a differential amplifier in which a reference signal of a predetermined reference voltage Vref is input to one input terminal and an output signal of the driver 3 is input to the other input terminal. Output a signal in phase with the other signal.
  • the reference voltage Vref is set to the average voltage (50% voltage) of the low level and high level of the signal input from the driver 3.
  • a signal output from the driver input circuit 10 is input to a driver output circuit 60 constituted by a differential amplifier.
  • the driver input circuit 20 is a differential amplifier in which the output signal of the driver 3 is input to one input terminal and the reference signal of a predetermined reference voltage Vref is input to the other input terminal. And out of phase signal.
  • Each gain adjustment circuit 30 can set a gain by control data Sl, S2,... Input from the outside, and amplifies or attenuates a signal output from the driver input circuit 20 by a set gain. Output .
  • Each low-pass filter 40 (40A, 40B,...) Passes the low-frequency component of the signal after passing through the corresponding gain adjustment circuit 30.
  • a plurality of processing systems including the gain adjusting circuit 30 and the low-pass filter 40 described above are provided.
  • Each adder 50 adds the output voltages of a plurality of low-pass filters 40 included in the plurality of processing systems.
  • the adder 52 adds the voltage added by the plurality of adders 50 and a predetermined voltage V to generate the reference voltage V. This reference voltage V is applied to the driver output circuit 6
  • the driver output circuit 60 receives the signal output from the driver input circuit 10 and the reference signal of the reference voltage V output from the adder 52.
  • the signal output from the driver output circuit 60 is subjected to waveform shaping by the waveform shaping circuit 70, output from the jitter generation circuit 1, and input to the input pin or input / output pin of the DUT2.
  • the plurality of low-pass filters 40 described above are used as signal analysis means, one adder 52, one driver output circuit 60 is used as phase adjustment means, a plurality of adders 50 are used as synthesis means, and a plurality of gains are obtained.
  • the adjustment circuit 30 corresponds to the gain adjustment means.
  • the jitter generation circuit 1 of the present embodiment has such a configuration, and the operation will be described next.
  • Each of the low-pass filters 40A, 40B, ... has a different cutoff frequency A number is set to pass different frequency components.
  • the outputs of the filters are combined or several filters are switched.
  • FIG. 2 is an explanatory diagram of signal attenuation caused by a loss caused by a transmission line used in an environment where the DUT 2 is actually mounted.
  • Fig. 2 shows the case where the loss is extremely large in order to explain the attenuation state of the signal.
  • Fig. 2 (A) the state where the signal of the high frequency signal pattern A is input to the transmission line is indicated by a dotted line. If the loss in the transmission line connected to DUT2 is large, the next state change occurs before the signal voltage sufficiently transitions from low level to high level or from high level to low level. The timing difference at this time is tl0, til.
  • tl0, til the timing difference at this time.
  • a state in which a signal having a low frequency signal pattern C is input to the transmission line is indicated by a dotted line. If the loss in the transmission line is large, the signal voltage will also go to a high level or a high level force. It will take a certain amount of time to make a sufficient transition to a low level. Because the low level period is long, the signal changes to the high or low level and changes to the voltage level. The timing deviation at this time is t20 ( ⁇ tl0) and t21 ( ⁇ tll). As shown in FIG. 2 (C), an actual transmission line is input with a signal in which the signal shown in FIG. 2 (A) and the signal shown in FIG. 2 (B) are appropriately combined. In the example shown in Fig.
  • the signal rise timing deviation t30 at this time is equal to the signal pattern C rise timing deviation t20 shown in Fig. 2 (B).
  • t31 is not equal to the falling timing shift t21 of signal pattern C shown in Fig. 2 (B). In this way, the amount of rise timing and fall timing varies depending on the signal pattern input to the transmission line.
  • low frequency components generated by combinations of signals of various patterns are detected by using a plurality of low-pass filters 40A, 40B,.
  • Each gain adjustment circuit 30 provided in the preceding stage of each low-pass filter 40 is set according to control data (Sl, S2, ...;) with respect to the voltage output from the driver input circuit 20. Amplifies or attenuates the signal with a gain. Assuming! / The characteristics (amount of loss and frequency dependence of loss) differ depending on the length and shape of the transmission line. For this reason, Even if the input signal is the same, the degree of attenuation after passing through the transmission line is different. Assuming that the pattern effect jitter corresponding to a certain transmission line is generated, the contents of the control data Sl, S2,... Are changed, and the gain in each gain adjusting circuit 30 is variably set.
  • the plurality of adders 50 add (synthesize) the output voltages of the plurality of low-pass filters 40.
  • the adder 52 adds a predetermined voltage V to the adder 50 by a plurality of adders 50.
  • a reference signal of reference voltage V is generated by adding the calculated voltages, and this generated
  • the reference signal is input to the driver output circuit 60.
  • the average voltage (50% voltage) of the low level and high level of the input signal is used as the predetermined voltage V.
  • the voltage V is obtained by analyzing the frequency component of the input signal using each low-pass filter 40.
  • the output voltage of the final stage adder 50 is superimposed and input to the driver output circuit 60. Therefore, the voltage level of the reference signal input to the driver output circuit 60 can be changed according to the frequency of the input signal, and the rising timing of the signal obtained as the differential amplification output with respect to the voltage level of the reference signal and The falling timing can be adjusted according to the content of the signal pattern of the input signal.
  • the jitter generation circuit 1 of the present embodiment by adjusting the phase of the input signal according to the content of the signal pattern of the input signal, the actual transmission line according to the content of the signal pattern. It is possible to generate pattern effect jitter similar to that generated in In addition, since the same wiring as the actual transmission line is not required, pattern effect jitter can be generated with a simple configuration.
  • variable phase adjustment can be performed according to various signal patterns. Effective jitter can be generated. Further, by adjusting the gain of the output voltage of each low-pass filter 40 (in the configuration shown in FIG. 1, this gain adjustment is performed by each gain adjusting circuit 30 provided in the previous stage of each low-pass filter 40.
  • the phase of the signal can be adjusted in consideration of the characteristics of the assumed transmission line, and various types of pattern effect jitter assuming various transmission lines can be generated using the common jitter generation circuit 1 It becomes possible to make it. Further, by using a differential amplifier as the driver output circuit 60, the change timing (signal phase) of the signal output from the jitter generation circuit 1 can be changed reliably and easily.
  • the change timing is shifted when the input signal is passed through the transmission line.
  • the phase of the input signal can be adjusted in the direction, and the pattern effect jitter that occurs when passing through the assumed transmission line can be reproduced.
  • the jitter generation circuit 1 of this embodiment is provided between the DUT 2 and the driver 3, it can be externally attached to a performance board or socket board of a semiconductor test apparatus that performs various tests on the DUT 2. It is also possible to add jitter to the signal input to the DUT2 without changing the configuration of the semiconductor test equipment.
  • FIG. 3 is a circuit diagram partially showing a specific configuration of the jitter generation circuit 1.
  • the configuration shown in FIG. 3 shows the specific configuration from the driver input circuit 20 to the adder 52 shown in FIG. 1 for two processing systems.
  • the configuration shown in FIG. 3 includes a first circuit 100 corresponding to one processing system, a second circuit 200 corresponding to the other processing system, and a predetermined voltage V.
  • Transistor 300 that generates BB-, resistor 302, constant current circuit 304, and predetermined voltage V
  • DC BB-D includes three resistors 310, 312, and 314 that calculate the output voltage of the two processing systems c
  • the first circuit 100 includes two transistors 102 and 104 constituting a differential amplifier, a variable constant current circuit 106 connected in common to the emitters of the two transistors 102 and 104, and two transistors Resistors 110 and 112 as load resistors connected individually to the collectors of 102 and 104, a capacitor 114 connected in parallel to one resistor 110, a transistor 120 and a constant connected to the collector of the transistor 102 Current circuit 122 and A signal output from the driver 3 is input to the base of one transistor 102.
  • a reference signal having a predetermined reference voltage V (for example, an average voltage between a low level and a high level of the signal input to the transistor 102) V is input to the base of the other transistor 104.
  • the signal power of the opposite phase to the signal input to one transistor 102 is output from the collector of this transistor 102.
  • the voltage level of this output signal can be varied by changing the constant current output value of the variable constant current circuit 106 according to the control data S 1.
  • the signal output from the collector of transistor 102 is smoothed by a low-pass filter consisting of resistor 110 and capacitor 114, and the low-frequency component is below the cut-off frequency determined by these element constants (resistance value and capacitance value). Only is output through transistor 120.
  • the two transistors 102 and 104 correspond to the driver input circuit 20
  • the resistor 110 and the capacitor 114 correspond to the low-pass filter 40A
  • the variable constant current circuit 106 corresponds to one gain adjustment circuit 30, respectively.
  • the second circuit 200 includes two transistors 202 and 204 constituting a differential amplifier, a variable constant current circuit 206 connected in common to the emitters of the two transistors 202 and 204, and two transistors Resistors 210 and 212 as load resistors individually connected to the collectors of the transistors 202 and 204, a capacitor 214 connected in parallel to one resistor 210, and a transistor connected to the collector of the transistor 202 220 and a constant current circuit 222.
  • the configuration of the second circuit 200 and the operation of each part are basically the same as the configuration of the first circuit 100 and the operation of each part. Only the cutoff frequency of the single-pass filter 40B composed of the resistor 210 and the capacitor 214 is used. Is different.
  • Each output of the first circuit 100, the second circuit 200, and the transistor 300 generating the voltage V The power ends are connected via three resistors 310, 312, and 314. From this connection point, a reference signal of the reference voltage V, which is the predetermined voltage V superimposed with the output voltage of the two processing systems, is connected.
  • FIG. 4 is a diagram for explaining the operation of the jitter generation circuit 1.
  • Figure 4 (A) shows the relationship between the signal output from the driver input circuit 10 and the reference voltage V
  • Figure 4 (B) shows jitter added.
  • the added signal is output from the driver output circuit 60 (period Tl in FIG. 4B).
  • the reference voltage V fluctuates according to the level change of the input signal having this low frequency component.
  • Fig. 4 ( ⁇ ) It is output from route 60 (period ⁇ 2 in Fig. 4 ( ⁇ )).
  • Fig. 4 ( ⁇ ) the waveform without a jitter is indicated by a dotted line, and the waveform with a jitter is indicated by a solid line.
  • the present invention is not limited to the above-described embodiment, and various modifications can be made within the scope of the gist of the present invention.
  • the signal phase is adjusted using the driver output circuit 60 configured by the differential amplifier, but a voltage comparator or a variable delay circuit is used instead of the differential amplifier. May be.
  • a voltage comparator is used, the output signal of the driver input circuit 10 is input to the positive input terminal and the reference signal of the reference voltage V is input to the negative input terminal.
  • a variable delay circuit is used.
  • the content (frequency characteristics) of the signal pattern of the input signal is analyzed using a plurality of low-pass filters 40 ⁇ , 40 ⁇ ,... May be replaced with a band-pass filter or a high-pass filter.
  • a configuration other than the filter for example, a plurality of signal patterns (comparison patterns) to be detected in advance is prepared, and the input signal and the plurality of comparison patterns are compared. Try to find the correlation and analyze the signal pattern content of the input signal.
  • the driver input circuit 10 and the driver output circuit 60 are directly connected in the jitter generation circuit 1, but a delay circuit is provided between the driver input circuit 10 and the driver output circuit 60. May be inserted. By inserting a delay circuit, the phase of the signal output from the driver input circuit 10 can be adjusted.
  • the jitter generation circuit 1 is installed between the driver 3 and the DUT 2, but it may be provided in front of the driver 3.
  • the waveform shaping circuit 70 in the jitter generation circuit 1 may be omitted and the output signal of the driver output circuit 60 may be directly input to the driver 3.
  • the driver 3 circuit that outputs the input signal
  • various circuits not shown
  • the jitter generation circuit 1 is connected to these circuits. It may be built into a chip or module. As a result, it is possible to reduce the size of the circuit including the jitter generation circuit 1 and the driver 3 and to reduce the cost associated with the reduction of the number of parts, because the manufacturing process is simplified.
  • the present invention by adjusting the phase of the input signal according to the content of the signal pattern of the input signal, a pattern similar to the jitter generated in the transmission line according to the content of the signal pattern. Effective jitter can be generated. Since the same force as the actual transmission line is not necessary, the pattern effect jitter can be generated with a simple configuration.

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Abstract

 簡単な構成でパターン効果ジッタを発生させることができるジッタ発生回路を提供することを目的とする。ジッタ発生回路1は、入力信号の信号パターンの内容を分析する信号分析手段としてのドライバ入力回路20、複数の利得調整回路30、複数のローパスフィルタ40、複数の加算器50、加算器52と、信号分析結果に応じて入力信号を伝送線路に通したときに変化タイミングがずれる向きに入力信号の位相を調整した信号を出力するドライバ出力回路60とを備えている。入力信号の位相を調整することで、入力信号に対してジッタが付加される。

Description

明 細 書
ジッタ発生回路
技術分野
[0001] 本発明は、信号の立ち上がりおよび立ち下がりのタイミングに揺らぎを与えるジッタ 発生回路に関する。
背景技術
[0002] 半導体試験装置にお!ヽて、被試験デバイス (以後、「DUT」と称する)のジッタ耐性 を試験する場合に、 DUTに印加する試験パターンにジッタを付加する必要があり、 ジッタ発生回路が用いられる(例えば、特許文献 1参照。 ) oこのジッタ発生回路では 、正弦波のオフセット電圧とランプ発生器の出力電圧とを比較することにより、クロック 信号の変化のタイミングに正弦波の揺らぎを与えている。
特許文献 1:特開平 6 - 104708号公報 (第 3—4頁、図 1— 3)
発明の開示
発明が解決しょうとする課題
[0003] ところで、実際に DUTに入力される信号に付加されるジッタとしては、特許文献 1の ジッタ発生回路等を用いて付加されるような入力信号パターンに依存しないジッタの 他に、入力信号パターンに依存しパターン効果ジッタが考えられる。例えば、ドライバ から出力された信号が損失のある伝送線路を通して DUTに送られる場合には、伝送 線路における損失によって信号の立ち上がりタイミングが遅れ、し力も、パターンによ りハイレベルからローレベルあるいはローレベルからハイレベルに完全に遷移したり しな力つたりする場合にはパターンにより変化するジッタが付加されることになる。この ジッタの大きさは、伝送線路による損失の大きさと入力信号パターンとの組み合わせ によって決まるが、実際に DUTが組み込まれる装置に用いられる伝送線路をその都 度再現すれば、このパターン効果ジッタを信号に付加することはできる力 多ピンの DUTについて実際の伝送線路を再現することはほとんど不可能であり、簡単な構成 でパターン効果ジッタを発生させることができる構成が望まれている。
[0004] 本発明は、このような点に鑑みて創作されたものであり、その目的は、簡単な構成 でパターン効果ジッタを発生させることができるジッタ発生回路を提供することにある 課題を解決するための手段
[0005] 上述した課題を解決するために、本発明のジッタ発生回路は、入力信号の信号パ ターンの内容を分析する信号分析手段と、信号分析手段による分析結果に応じて、 入力信号を伝送線路に通したときに変化タイミングがずれる向きに入力信号の位相 を調整した信号を出力する位相調整手段とを備え、入力信号の位相を調整すること でジッタを付加している。実態に信号を伝送線路に通す際に損失が発生するとこの 伝送線路を通して受信した信号が所定の閾値電圧を超えたり下回るタイミングが変 化する。このタイミングのずれは、入力信号の信号パターンの内容と密接な関係があ る。本発明では、入力信号の信号パターンの内容に応じて入力信号の位相を調整 することにより、この信号パターンの内容に応じて伝送線路において発生するジッタと 同じようなパターン効果ジッタを発生させることができる。し力も、実際の伝送線路と同 様の配線等が不要であるため、簡単な構成でパターン効果ジッタを発生させることが できる。
[0006] また、上述した信号分析手段は、入力信号の周波数特性を分析することが望ま U、 。入力信号の信号パターンの内容に応じて伝送線路で発生するパターン効果ジッタ は、主に、入力信号の電圧変化の状態、すなわち周波数に依存していると考えること ができる。したがって、入力信号の周波数特性を分析してジッタを付加することにより 、より実際に近いパターン効果ジッタを発生させることが可能になる。
[0007] また、上述した信号分析手段は、入力信号の低域成分を通過させるフィルタを有し ており、位相調整手段は、フィルタの出力電圧に応じて位相調整を行うことが望まし い。これにより、入力信号の周波数特性を容易に検出することが可能になる。
[0008] また、上述した信号分析手段は、入力信号の低域成分を通過させるカットオフ周波 数が異なる複数のフィルタと、複数のフィルタの出力電圧を合成する合成手段とを有 しており、位相調整手段は、合成手段による合成電圧に応じて位相調整を行うことが 望ましい。これにより、入力信号の信号パターンに応じて可変のジッタの量を調整す ることができ、信号パターンに応じた適切なパターン効果ジッタを発生させることが可 會 になる。
[0009] また、上述したフィルタには、入力信号と逆相の信号が入力されていることが望まし い。あるいは、上述した位相調整手段は、所定の電圧からフィルタの出力電圧を差し 引いた電圧に応じて位相調整を行うことが望ましい。これにより、入力信号を伝送線 路に通したときに変化タイミングがずれる向きに入力信号の位相を調整することがで き、伝送線路を通したときに発生するパターン効果ジッタを再現することが可能にな る。
[0010] また、上述した信号分析手段は、フィルタの出力電圧の利得調整を行う利得調整 手段を有することが望ましい。特に、上述した利得調整手段によって調整される利得 は、伝送線路による信号損失の程度に応じて設定されることが望ましい。これにより、 想定される伝送線路の特性を考慮して信号の位相調整を行うことでき、様々な伝送 線路を想定した多種類のパターン効果ジッタを共通の回路を用いて発生させること が可能になる。
[0011] また、上述した位相調整手段は、信号分析手段による分析結果に応じて参照電圧 が変更される差動増幅器であることが望ましい。あるいは、上述した位相調整手段は 、信号分析手段による分析結果に応じて参照電圧が変更される電圧比較器であるこ とが望ましい。上述した位相調整手段は、信号分析手段による分析結果に応じて遅 延量が変更される可変遅延回路であることが望ましい。これにより、伝送線路に送出 される信号の変化のタイミング (信号の位相)を確実かつ容易に変更することができる
[0012] また、上述した信号分析手段と位相調整手段は、入力信号を出力する回路が形成 されているチップあるいはモジュールに組み込まれることが望ましい。これにより、ジッ タ発生回路や入力信号を出力する回路を含む構成全体の小型化と、製造工程の簡 略ィ匕ゃ部品点数の削減に伴うコストダウンなどが可能になる。
図面の簡単な説明
[0013] [図 1]一実施形態のジッタ発生回路の構成を示す図である。
[図 2]伝送線路による損失によって発生する信号の減衰の説明図である。
[図 3]ジッタ発生回路の具体的構成を部分的に示す回路図である。 [図 4]ジッタ発生回路の動作を説明する図である。
符号の説明
[0014] 1 ジッタ発生回路
2 DUT (被測定デバイス)
3 ドライバ
10、 20 ドライバ入力回路
30 利得調整回路
40 ローパスフィルタ(LPF)
50、 52 カロ算回路
60 ドライバ出力回路
70 波形整形回路
100 第 1回路
102、 104、 120、 202、 204、 220 卜ランジスタ
106、 206 可変定電流回路
110、 112、 210、 212、 302、 310、 312、 314 抵抗
114、 214 コンデンサ
122、 222、 304 定電流回路
200 第 2回路
発明を実施するための最良の形態
[0015] 以下、本発明を適用した一実施形態のジッタ発生回路について、図面を参照しな 力 詳細に説明する。
[0016] 図 1は、一実施形態のジッタ発生回路の構成を示す図である。図 1に示すように、本 実施形態のジッタ発生回路 1は、ドライバ入力回路 10、 20、複数の利得調整回路 30 、複数のローパスフィルタ(LPF) 40 (40A、 40B)、 ···、複数のカロ算器 50、 1つのカロ 算器 52、ドライバ出力回路 60、波形整形回路 70を備えている。このジッタ発生回路 1は、 DUT2とこの DUT2に向けて信号を出力するドライバ 3との間に設けられており 、ドライバ 3から DUT2に向けて出力された信号に対して信号パターンの内容に応じ たパターン周期ジッタを付加する動作を行う。 [0017] ドライバ入力回路 10は、一方の入力端に所定の参照電圧 Vrefの参照信号が、他 方の入力端にドライバ 3の出力信号が入力された差動増幅器であり、ドライバ 3から 入力される信号と同相の信号を出力する。参照電圧 Vrefは、ドライバ 3から入力され る信号のローレベルとハイレベルの平均電圧(50%の電圧)に設定されている。ドラ ィバ入力回路 10から出力される信号は、差動増幅器によって構成されるドライバ出 力回路 60に入力される。また、ドライバ入力回路 20は、一方の入力端にドライバ 3の 出力信号が、他方の入力端に所定の参照電圧 Vrefの参照信号が入力された差動 増幅器であり、ドライバ 3から入力される信号と逆相の信号を出力する。これら 2つのド ライバ入力回路 10、 20は、同じ構成の差動増幅器が用いられる力 入力される 2つ の信号の関係が反対になっている。それぞれの利得調整回路 30は、外部から入力 される制御データ Sl、 S2、…によって利得が設定可能であり、ドライバ入力回路 20 力 出力される信号をそれぞれに設定された利得で増幅あるいは減衰して出力する 。それぞれのローパスフィルタ 40 (40A、 40B、 ···)は、対応する利得調整回路 30を 通した後の信号の低域成分を通過させる。本実施形態では、上述した利得調整回路 30とローパスフィルタ 40からなる処理系統が複数糸且備わって 、る。それぞれの加算 器 50は、これら複数組の処理系統に含まれる複数のローパスフィルタ 40の出力電圧 を加算する。加算器 52は、複数の加算器 50によって加算された電圧と所定の電圧 V とを加算して参照電圧 V を生成する。この参照電圧 V は、ドライバ出力回路 6
BB-DC BB BB
0に入力される。ドライバ出力回路 60は、ドライバ入力回路 10から出力された信号と 、加算器 52から出力された参照電圧 V の参照信号とが入力されており、これら 2つ
BB
の信号を用いた差動増幅を行う。ドライバ出力回路 60から出力される信号は、波形 整形回路 70によって波形整形された後にジッタ発生回路 1から出力され、 DUT2の 入力ピンあるいは入出力ピンに入力される。
[0018] 上述した複数のローノ スフィルタ 40が信号分析手段に、 1つの加算器 52、 1つのド ライバ出力回路 60が位相調整手段に、複数の加算器 50が合成手段に、複数の利 得調整回路 30が利得調整手段にそれぞれ対応する。
[0019] 本実施形態のジッタ発生回路 1はこのような構成を有しており、次にその動作を説 明する。複数のローパスフィルタ 40A、 40B、…のそれぞれは、異なるカットオフ周波 数が設定されており、異なる周波数成分を通過させる。実際の伝送線路で発生する ジッタを 1つのフィルタで再現することが困難な場合は、それぞれのフィルタの出力を 組み合わせるか、いくつかのフィルタを切り替えて動作させることになる。
[0020] 図 2は、 DUT2が実際に実装される環境にぉ 、て用いられる伝送線路による損失 によって発生する信号の減衰の説明図である。なお、図 2では、信号の減衰状態を 説明するために極端に損失が大きい場合が示されている。図 2 (A)には、高い周波 数の信号パターン Aの信号が伝送線路に入力された状態が点線で示されて ヽる。 D UT2に接続された伝送線路における損失が大きいと、信号の電圧がローレベルから ハイレベルに、あるいはハイレベルからローレベルに十分に遷移する前に次の状態 変化が発生する。このときのタイミングのずれは tl0、 tilとなる。また、図 2 (B)には、 低い周波数の信号パターン Cの信号が伝送線路に入力された状態が点線で示され ている。伝送線路における損失が大きいと、信号電圧がローレべルカもハイレベルに 、あるいはハイレベル力 ローレベルに十分に遷移する際にある程度の時間を要す る力 信号パターン Cの場合にはハイレベルあるいはローレベルの期間が長いため 信号はハイレベルあるいはローレベルに近 、電圧レベルまで変化する。このときのタ イミングのずれは t20 (≠tl0)、 t21 (≠tll)となる。実際の伝送線路には、図 2 (C)に 示すように、図 2 (A)に示した信号と図 2 (B)に示した信号とが適宜組み合わされた 信号が入力される。図 2 (C)に示した例では、このときの信号の立ち上がりタイミング のずれ t30は、図 2 (B)に示した信号パターン Cの立ち上がりタイミングのずれ t20と等 しくなる力 立ち下がりタイミングのずれ t31は、図 2 (B)に示した信号パターン Cの立 ち下がりタイミングのずれ t21とは等しくならない。このように、伝送線路に入力される 信号のパターンに応じて立ち上がりタイミングや立ち下がりタイミングがずれる量が変 動する。本実施形態では、いろいろなパターンの信号の組み合わせで生じる低い周 波数成分を複数のローパスフィルタ 40A、 40B、…を用いることにより検出している。
[0021] それぞれのローパスフィルタ 40の前段に設けられたそれぞれの利得調整回路 30 は、ドライバ入力回路 20から出力される電圧に対して、制御データ(Sl、 S2、…;)に 応じて設定される利得で信号の増幅あるいは減衰を行う。想定して!/ヽる伝送線路の 長さや形状等に応じて特性 (損失の量や損失の周波数依存性)は異なる。このため、 入力信号が同じであっても伝送線路を通した後の減衰の程度が異なる。想定して 、 る伝送線路に対応するパターン効果ジッタを発生させるために、制御データ Sl、 S2 、…の内容が変更され、各利得調整回路 30における利得が可変に設定される。例え ば、数々の特性を有する複数の伝送線路について、制御データ Sl、 S2、…をどのよ うな値に設定したときに各伝送線路に対応する適切なパターン効果ジッタを発生させ ることが可能であるかを、あら力じめ実験やシミュレーション等によって求めておいて、 実際に使用される伝送線路の特性を測定してこの測定された特性に対応する制御 データ Sl、 S2、…を用いるようにすればよい。
[0022] 複数の加算器 50では、複数のローパスフィルタ 40のそれぞれの出力電圧を加算( 合成)する。また、加算器 52は、所定の電圧 V に、複数の加算器 50によって加
BB-DC
算された電圧を加算することにより参照電圧 V の参照信号を生成し、この生成した
BB
参照信号をドライバ出力回路 60に入力する。例えば、入力信号のローレベルとハイ レベルの平均電圧(50%の電圧)が所定の電圧 V として用いられており、この電
BB-DC
圧 V に、各ローパスフィルタ 40を用いて入力信号の周波数成分を分析して得ら
BB-DC
れた最終段の加算器 50の出力電圧が重畳されて、ドライバ出力回路 60に入力され る。したがって、ドライバ出力回路 60に入力される参照信号の電圧レベルを、入力信 号の周波数に応じて変化させることができ、この参照信号の電圧レベルに対する差 分増幅出力として得られる信号の立ち上がりタイミングおよび立ち下がりタイミングを 、入力信号の信号パターンの内容に応じて調整することが可能になる。
[0023] このように、本実施形態のジッタ発生回路 1では、入力信号の信号パターンの内容 に応じて入力信号の位相を調整することにより、この信号パターンの内容に応じて実 際の伝送線路において発生するジッタと同じようなパターン効果ジッタを発生させるこ とができる。しかも、実際の伝送線路と同様の配線等が不要であるため、簡単な構成 でパターン効果ジッタを発生させることができる。
[0024] また、入力信号をそれぞれのローパスフィルタ 40A、 40B、…を通すことにより、入 力信号の周波数特性を容易に検出することが可能になる。特に、カットオフ周波数が 異なる複数のローパスフィルタ 40A、 40B、…を用いることにより、様々な信号パター ンに応じて可変の位相調整を行うことができ、信号パターンに応じた適切なパターン 効果ジッタを発生させることが可能になる。また、それぞれのローパスフィルタ 40の出 力電圧の利得調整を行うことにより(図 1に示す構成では、それぞれのローノ スフィル タ 40の前段に設けられたそれぞれの利得調整回路 30によってこの利得調整が行わ れている)、想定される伝送線路の特性を考慮して信号の位相調整を行うことができ 、様々な伝送線路を想定した多種類のパターン効果ジッタを共通のジッタ発生回路 1 を用いて発生させることが可能になる。さらに、ドライバ出力回路 60として差動増幅器 を用いることにより、ジッタ発生回路 1から出力される信号の変化のタイミング (信号の 位相)を確実かつ容易に変更することができる。
[0025] また、一方のドライバ入力回路 10から出力される信号と逆相の信号を他方のドライ バ入力回路 20から出力することにより、入力信号を伝送線路に通したときに変化タイ ミングがずれる向きに入力信号の位相を調整することができ、想定される伝送線路を 通したときに発生するパターン効果ジッタを再現することが可能になる。
[0026] また、本実施形態のジッタ発生回路 1は DUT2とドライバ 3の間に設けたため、 DU T2に対して各種の試験を行う半導体試験装置のパフォーマンスボードやソケットボ ードに外付けすることができ、半導体試験装置の構成を換えることなく半導体試験装 置力も DUT2に入力する信号にジッタを付加することが可能になる。
[0027] 図 3は、ジッタ発生回路 1の具体的構成を部分的に示す回路図である。図 3に示す 構成は、図 1に示したドライバ入力回路 20から加算器 52までの具体的構成を、 2つ の処理系統について示したものもである。図 3に示す構成は、一方の処理系統に対 応する第 1回路 100と、他方の処理系統に対応する第 2回路 200と、所定の電圧 V
BB- を発生するトランジスタ 300、抵抗 302および定電流回路 304と、所定の電圧 V
DC BB-D に 2つの処理系統の出力電圧をカ卩算する 3つの抵抗 310、 312、 314とを含んでい c
る。
[0028] 第 1回路 100は、差動増幅器を構成する 2つのトランジスタ 102、 104と、これら 2つ のトランジスタ 102、 104のェミッタに共通に接続される可変定電流回路 106と、 2つ のトランジスタ 102、 104のそれぞれのコレクタに個別に接続される負荷抵抗としての 抵抗 110、 112と、一方の抵抗 110に並列に接続されたコンデンサ 114と、トランジス タ 102のコレクタに接続されたトランジスタ 120および定電流回路 122とを有している [0029] 一方のトランジスタ 102のベースにはドライバ 3から出力された信号が入力される。、 他方のトランジスタ 104のベースには、所定の参照電圧(例えばトランジスタ 102に入 力される信号のローレベルとハイレベルの平均電圧) V を有する参照信号が入力さ
R
れる。したがって、一方のトランジスタ 102に入力された信号と逆相の信号力このトラ ンジスタ 102のコレクタから出力される。この出力信号の電圧レベルは、制御データ S 1によって可変定電流回路 106の定電流出力値を変更することにより、可変すること 力 Sできる。トランジスタ 102のコレクタから出力される信号は、抵抗 110とコンデンサ 1 14によって構成されるローパスフィルタによって平滑され、これらの素子定数 (抵抗 値と静電容量値)で決まるカットオフ周波数以下の低域成分のみが、トランジスタ 120 を介して出力される。 2つのトランジスタ 102、 104がドライバ入力回路 20に、抵抗 11 0、コンデンサ 114がローパスフィルタ 40Aに、可変定電流回路 106が 1つの利得調 整回路 30にそれぞれ対応する。
[0030] また、第 2回路 200は、差動増幅器を構成する 2つのトランジスタ 202、 204と、これ ら 2つのトランジスタ 202、 204のェミッタに共通に接続される可変定電流回路 206と 、 2つのトランジスタ 202、 204のそれぞれのコレクタに個別に接続される負荷抵抗と しての抵抗 210、 212と、一方の抵抗 210に並列に接続されたコンデンサ 214と、トラ ンジスタ 202のコレクタに接続されたトランジスタ 220および定電流回路 222とを有し ている。第 2回路 200の構成および各部の動作は、基本的に第 1回路 100の構成お よび各部の動作と同じであり、抵抗 210およびコンデンサ 214によって構成される口 一パスフィルタ 40Bのカットオフ周波数のみが異なっている。例えば、第 1回路 100に 含まれる抵抗 110とコンデンサ 114によって構成されるローパスフィルタ 40Aのカット オフ周波数の方力 第 2回路 200に含まれる抵抗 210とコンデンサ 214によって構成 されるローパスフィルタ 40Bのカットオフ周波数よりも高く設定されている。このため、 第 1回路 100では入力信号の逆相の信号の高周波成分までの各周波数成分の検出 が可能であり、第 2回路 200では入力信号の逆相の信号の低周波成分の検出が可 能となる。
[0031] 第 1回路 100、第 2回路 200および電圧 V を発生するトランジスタ 300の各出 力端は、 3つの抵抗 310、 312、 314を介して接続されており、この接続点カゝら所定の 電圧 V に 2つの処理系統の出力電圧が重畳された参照電圧 V の参照信号が
BB-DC BB 出力される。
[0032] 図 4は、ジッタ発生回路 1の動作を説明する図である。図 4 (A)にはドライバ入力回 路 10から出力される信号と参照電圧 V との関係が、図 4 (B)にはジッタが付加され
BB
たドライバ出力回路 60の出力信号がそれぞれ示されて!/ヽる。
[0033] ローレベルが続いた後にローレベルとハイレベルとが頻繁に切り替わる周波数が高 V、信号が入力されると(図 4 (A)の期間 T1)、そのパターン変化に対応した周波数成 分が第 1回路 100および第 2回路 200によって検出されて、入力信号のレベル変化 に合わせて変動する参照電圧 V が生成され、この参照電圧 V に対応するジッタが
BB BB
付加された信号がドライバ出力回路 60から出力される(図 4 (B)の期間 Tl)。また、口 一レベルとハイレベルとが切り替わる周波数が低くなると(図 4 (Α)の期間 Τ2)、この 低い周波数成分を有する入力信号のレベル変化に合わせて変動する参照電圧 V
ΒΒ
が生成され、この参照電圧 V に対応するジッタが付加された信号がドライバ出力回
ΒΒ
路 60から出力される(図 4 (Β)の期間 Τ2)。図 4 (Β)ではジッタが付加されな 、波形が 点線で、ジッタが付加された波形が実線で示されて 、る。
[0034] なお、本発明は上記実施形態に限定されるものではなぐ本発明の要旨の範囲内 において種々の変形実施が可能である。上述した実施形態では、差動増幅器によつ て構成されるドライバ出力回路 60を用いて信号の位相調整を行ったが、差動増幅器 の代わりに、電圧比較器や可変遅延回路を用いるようにしてもよい。電圧比較器を用 いた場合には、プラス入力端子にドライバ入力回路 10の出力信号を入力し、マイナ ス入力端子に参照電圧 V の参照信号を入力すればよい。また、可変遅延回路を用
ΒΒ
いた場合には、参照電圧 V に応じて遅延量を設定すればよい。
ΒΒ
[0035] また、上述した実施形態では、複数のローパスフィルタ 40Α、 40Β、…を用いて入 力信号の信号パターンの内容 (周波数特性)を分析するようにしたが、一部あるいは 全部のローパスフィルタをバンドパスフィルタやハイパスフィルタに置き換えるようにし てもよい。また、フィルタ以外の構成、例えばあらかじめ検出対象となる複数の信号パ ターン (比較パターン)を用意してぉ 、て、入力信号とこれら複数の比較パターンとの 相関を求めて入力信号の信号パターンの内容を分析するようにしてもょ 、。
[0036] また、上述した実施形態では、ジッタ発生回路 1内で、ドライバ入力回路 10とドライ バ出力回路 60とを直接接続したが、ドライバ入力回路 10とドライバ出力回路 60との 間に遅延回路を挿入するようにしてもよい。遅延回路を挿入することにより、ドライバ 入力回路 10から出力される信号の位相を調整することが可能となる。
[0037] また、上述した実施形態では、ジッタ発生回路 1をドライバ 3と DUT2の間に設置し たが、ドライバ 3の前段に設けるようにしてもよい。この場合には、ジッタ発生回路 1内 の波形整形回路 70を省略してドライバ出力回路 60の出力信号をドライバ 3に直接入 力してもよい。ドライバ 3 (入力信号を出力する回路)やその前段に設けられた各種回 路(図示せず)が 1チップあるいは 1つのモジュールの一部として形成されている場合 に、ジッタ発生回路 1をこれらのチップあるいはモジュールに組み込むようにしてもよ い。これにより、ジッタ発生回路 1やドライバ 3等を含む回路の小型化と、製造工程の 簡略ィ匕ゃ部品点数の削減に伴うコストダウンなどが可能になる。
産業上の利用可能性
[0038] 本発明によれば、入力信号の信号パターンの内容に応じて入力信号の位相を調 整することにより、この信号パターンの内容に応じて伝送線路において発生するジッ タと同じようなパターン効果ジッタを発生させることができる。し力も、実際の伝送線路 と同様の配線等が不要であるため、簡単な構成でパターン効果ジッタを発生させるこ とがでさる。

Claims

請求の範囲
[1] 入力信号の信号パターンの内容を分析する信号分析手段と、
前記信号分析手段による分析結果に応じて、前記入力信号を伝送線路に通したと きに変化タイミングがずれる向きに前記入力信号の位相を調整した信号を出力する 位相調整手段と、
を備え、前記入力信号の位相を調整することでジッタを付加するジッタ発生回路。
[2] 請求項 1において、
前記信号分析手段は 、前記入力信号の周波数特性を分析するジッタ発生回路。
[3] 請求項 1において、
前記信号分析手段は、前記入力信号の低域成分を通過させるフィルタを有してお り、
前記位相調整手段は、前記フィルタの出力電圧に応じて位相調整を行うジッタ発 生回路。
[4] 請求項 1において、
前記信号分析手段は 、前記入力信号の低域成分を通過させるカットオフ周波数が 異なる複数のフィルタと、前記複数のフィルタの出力電圧を合成する合成手段とを有 しており、
前記位相調整手段は 、前記合成手段による合成電圧に応じて位相調整を行うジッ タ発生回路。
[5] 請求項 3において、
前記フィルタには、前記入力信号と逆相の信号が入力されているジッタ発生回路。
[6] 請求項 3において、
前記位相調整手段は、所定の電圧カゝら前記フィルタの出力電圧を差し引いた電圧 に応じて位相調整を行うジッタ発生回路。
[7] 請求項 4において、
前記フィルタには、前記入力信号と逆相の信号が入力されているジッタ発生回路。
[8] 請求項 4において、
前記位相調整手段は、所定の電圧カゝら前記フィルタの出力電圧を差し引いた電圧 に応じて位相調整を行うジッタ発生回路。
[9] 請求項 3において、
前記信号分析手段は、前記フィルタの出力電圧の利得調整を行う利得調整手段を 有するジッタ発生回路。
[10] 請求項 9において、
前記利得調整手段によって調整される利得は、前記伝送線路による信号損失の程 度に応じて設定されるジッタ発生回路。
[11] 請求項 1において、
前記位相調整手段は、前記信号分析手段による分析結果に応じて参照電圧が変 更される差動増幅器であるジッタ発生回路。
[12] 請求項 1において、
前記位相調整手段は、前記信号分析手段による分析結果に応じて参照電圧が変 更される電圧比較器であるジッタ発生回路。
[13] 請求項 1において、
前記位相調整手段は、前記信号分析手段による分析結果に応じて遅延量が変更 される可変遅延回路であるジッタ発生回路。
[14] 前記信号分析手段と前記位相調整手段は、前記入力信号を出力する回路が形成 されて 、るチップある 、はモジュールに組み込まれるジッタ発生回路。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008108195A1 (ja) * 2007-03-07 2008-09-12 Advantest Corporation ドライバ回路
US8264236B2 (en) * 2007-11-28 2012-09-11 Advantest (Singapore) Pte Ltd System and method for electronic testing of devices

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10156603B1 (en) 2017-06-14 2018-12-18 University Of Electronic Science And Technology Of China Apparatus for adding jitters to the edges of a pulse sequence

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004242304A (ja) * 2003-02-06 2004-08-26 Agilent Technol Inc データビットストリーム中にテストジッタを注入するためのシステムおよび方法
JP2004310294A (ja) * 2003-04-03 2004-11-04 Ntt Electornics Corp クロック変調回路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0850156A (ja) * 1994-08-05 1996-02-20 Anritsu Corp ジッタ耐力測定装置
JPH08248078A (ja) * 1995-03-07 1996-09-27 Anritsu Corp ジッタ伝達特性測定装置
JP2001244797A (ja) 2000-03-02 2001-09-07 Asahi Kasei Microsystems Kk クロックディレイ発生回路
JP4410379B2 (ja) * 2000-04-18 2010-02-03 富士通マイクロエレクトロニクス株式会社 試験装置
JP2002108967A (ja) 2000-09-27 2002-04-12 Mitsubishi Electric Corp 遅延計算用負荷生成方法および記録媒体
DE10392318T5 (de) * 2002-02-26 2005-07-07 Advantest Corp. Messvorrichtung und Messverfahren
JP3790741B2 (ja) * 2002-12-17 2006-06-28 アンリツ株式会社 ジッタ測定装置およびジッタ測定方法
US7627790B2 (en) * 2003-08-21 2009-12-01 Credence Systems Corporation Apparatus for jitter testing an IC
WO2007129386A1 (ja) * 2006-05-01 2007-11-15 Advantest Corporation 試験装置および試験方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004242304A (ja) * 2003-02-06 2004-08-26 Agilent Technol Inc データビットストリーム中にテストジッタを注入するためのシステムおよび方法
JP2004310294A (ja) * 2003-04-03 2004-11-04 Ntt Electornics Corp クロック変調回路

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008108195A1 (ja) * 2007-03-07 2008-09-12 Advantest Corporation ドライバ回路
US7990177B2 (en) 2007-03-07 2011-08-02 Advantest Corp. Driver circuit for producing signal simulating transmission loss
TWI399949B (zh) * 2007-03-07 2013-06-21 Advantest Corp Drive circuit
US8264236B2 (en) * 2007-11-28 2012-09-11 Advantest (Singapore) Pte Ltd System and method for electronic testing of devices

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DE112006001441T5 (de) 2008-04-17
US7808291B2 (en) 2010-10-05
US20100201421A1 (en) 2010-08-12
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