JP2002214292A - 多出力任意波形発生器及びミクスドｌｓｉテスタ - Google Patents
多出力任意波形発生器及びミクスドｌｓｉテスタInfo
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Abstract
(57)【要約】
【課題】 複数個の被試験ＬＳＩを同時に試験する際
に、パフォーマンス・ボードの回路構成を複雑化させる
ことなく、被試験ＬＳＩごとに最適化されたアナログ試
験信号を簡単な回路構成で生成する技術の提供。 【解決手段】 一系統の出力シーケンス制御部、出力波
形データ発生部を備え、アナログ波形生成部に、四系統
のポート４０と、各ポートからそれぞれ出力されるアナ
ログ試験信号のゲインを個別に調整する減衰器４３ｂ
と、アナログ試験信号のオフセット電圧を個別に調整す
るためのデジタル／アナログ変換器４５とを設けてい
る。
に、パフォーマンス・ボードの回路構成を複雑化させる
ことなく、被試験ＬＳＩごとに最適化されたアナログ試
験信号を簡単な回路構成で生成する技術の提供。 【解決手段】 一系統の出力シーケンス制御部、出力波
形データ発生部を備え、アナログ波形生成部に、四系統
のポート４０と、各ポートからそれぞれ出力されるアナ
ログ試験信号のゲインを個別に調整する減衰器４３ｂ
と、アナログ試験信号のオフセット電圧を個別に調整す
るためのデジタル／アナログ変換器４５とを設けてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、多出力任意波形発
生器及びそれを備えたミクスドＬＳＩテスタに関し、特
に、複数個のデバイスを同時に試験する同測技術に関す
る。
生器及びそれを備えたミクスドＬＳＩテスタに関し、特
に、複数個のデバイスを同時に試験する同測技術に関す
る。
【０００２】
【従来の技術】ＬＳＩ試験装置は、被試験ＬＳＩの品種
固有の試験シーケンスに基づいて、被試験ＬＳＩにアナ
ログ試験信号を印加して試験を行う。このようなアナロ
グ試験信号を生成するため、ＬＳＩ試験装置は任意波形
発生器を備えている。ここで、図３を参照して、従来の
任意波形発生器の構成について説明する。図３の（Ａ）
に示すように、任意波形発生器１は、出力シーケンス制
御部１１と、出力波形データ発生部１２と、アナログ波
形生成部１３とにより構成されている。
固有の試験シーケンスに基づいて、被試験ＬＳＩにアナ
ログ試験信号を印加して試験を行う。このようなアナロ
グ試験信号を生成するため、ＬＳＩ試験装置は任意波形
発生器を備えている。ここで、図３を参照して、従来の
任意波形発生器の構成について説明する。図３の（Ａ）
に示すように、任意波形発生器１は、出力シーケンス制
御部１１と、出力波形データ発生部１２と、アナログ波
形生成部１３とにより構成されている。
【０００３】出力シーケンス制御部１１は、被試験ＬＳ
Ｉ（ＤＵＴ）３の品種固有の試験シーケンスに基づいて
試験シーケンス信号Ｓ１を出力し、出力波形データ発生
部１２を制御する。また、出力波形データ発生部１２
は、試験シーケンス信号Ｓ１に従って出力波形データ信
号Ｓ２を生成する。
Ｉ（ＤＵＴ）３の品種固有の試験シーケンスに基づいて
試験シーケンス信号Ｓ１を出力し、出力波形データ発生
部１２を制御する。また、出力波形データ発生部１２
は、試験シーケンス信号Ｓ１に従って出力波形データ信
号Ｓ２を生成する。
【０００４】また、アナログ波形生成部１３は、出力波
形データ発生部１２より出力された波形データ信号Ｓ２
をデジタル／アナログ変換し、アナログ試験信号Ｓ３を
生成する。アナログ試験信号Ｓ３は、パフォーマンス・
ボード２上に載置された被試験ＬＳＩ（ＤＵＴ）３に印
加される。パフォーマンス・ボード２は、ＤＵＴ３との
インタフェース・ボード（Ｉ／Ｆボード）として機能す
る。また、パフォーマンス・ボード２は、被試験ＬＳＩ
３の品種ごとに専用のものが使用される。
形データ発生部１２より出力された波形データ信号Ｓ２
をデジタル／アナログ変換し、アナログ試験信号Ｓ３を
生成する。アナログ試験信号Ｓ３は、パフォーマンス・
ボード２上に載置された被試験ＬＳＩ（ＤＵＴ）３に印
加される。パフォーマンス・ボード２は、ＤＵＴ３との
インタフェース・ボード（Ｉ／Ｆボード）として機能す
る。また、パフォーマンス・ボード２は、被試験ＬＳＩ
３の品種ごとに専用のものが使用される。
【０００５】また、図３の（Ｂ）に示すように、アナロ
グ波形生成部１３は、デジタル／アナログ変換器（Ｄ／
Ａ）４１と、ローパスフィルタ（ＬＰＦ）４２と、減衰
器（ＡＴＴ）４３と、差動部４４と、オフセット用デジ
タルアナログ変換器（Ｄ／Ａ）４５とにより構成されて
いる。
グ波形生成部１３は、デジタル／アナログ変換器（Ｄ／
Ａ）４１と、ローパスフィルタ（ＬＰＦ）４２と、減衰
器（ＡＴＴ）４３と、差動部４４と、オフセット用デジ
タルアナログ変換器（Ｄ／Ａ）４５とにより構成されて
いる。
【０００６】アナログ波形生成部１３に入力された出力
波形データ信号Ｓ２は、デジタル／アナログ変換器（Ｄ
／Ａ）４１により、アナログ試験信号に変換される。続
いて、このアナログ試験信号は、ローパスフィルタ（Ｌ
ＰＦ）４２を通過することにより、高周波の雑音成分が
除かれる。
波形データ信号Ｓ２は、デジタル／アナログ変換器（Ｄ
／Ａ）４１により、アナログ試験信号に変換される。続
いて、このアナログ試験信号は、ローパスフィルタ（Ｌ
ＰＦ）４２を通過することにより、高周波の雑音成分が
除かれる。
【０００７】ところで、この段階のアナログ試験信号の
信号振幅（ゲイン）は、ＤＵＴ３における入力信号振幅
の許容範囲を超えている場合がある。そこで、減衰器４
３により、ＤＵＴ３の信号振幅の許容範囲内となるよう
に、アナログ試験信号の信号振幅を調整する。続いて、
差動部４４により、アナログ試験信号からポジ信号及び
ネガ信号からなる差動アナログ試験信号を生成する。
信号振幅（ゲイン）は、ＤＵＴ３における入力信号振幅
の許容範囲を超えている場合がある。そこで、減衰器４
３により、ＤＵＴ３の信号振幅の許容範囲内となるよう
に、アナログ試験信号の信号振幅を調整する。続いて、
差動部４４により、アナログ試験信号からポジ信号及び
ネガ信号からなる差動アナログ試験信号を生成する。
【０００８】さらに、ＤＵＴ３には、入力信号のオフセ
ット電圧に、許容範囲がある。そこで許容範囲内のＤＣ
オフセット信号Ｓ４を、オフセット調整用デジタル／ア
ナログ変換器４５でデジタル／アナログ変換して、差動
アナログ試験信号と同相のオフセット電圧Ｖを生成す
る。次に、このオフセット電圧Ｖを差動アナログ試験信
号に加算し、オフセット調整済みの差動アナログ試験信
号をポート４０から出力する。これにより、被試験ＬＳ
Ｉに対して、信号のゲイン及びオフセットが最適化され
た差動アナログ試験信号がＤＵＴ３に入力される。
ット電圧に、許容範囲がある。そこで許容範囲内のＤＣ
オフセット信号Ｓ４を、オフセット調整用デジタル／ア
ナログ変換器４５でデジタル／アナログ変換して、差動
アナログ試験信号と同相のオフセット電圧Ｖを生成す
る。次に、このオフセット電圧Ｖを差動アナログ試験信
号に加算し、オフセット調整済みの差動アナログ試験信
号をポート４０から出力する。これにより、被試験ＬＳ
Ｉに対して、信号のゲイン及びオフセットが最適化され
た差動アナログ試験信号がＤＵＴ３に入力される。
【０００９】ところで、近年、パフォーマンス・ボード
２に複数のＤＵＴ３を載置し、複数のＤＵＴ３を同時に
試験する同測と呼ばれる試験方法が採用されている。同
測によりＬＳＩ試験を行えば、同時に複数のＤＵＴ３を
試験できるので、試験時間を短縮することができる。
２に複数のＤＵＴ３を載置し、複数のＤＵＴ３を同時に
試験する同測と呼ばれる試験方法が採用されている。同
測によりＬＳＩ試験を行えば、同時に複数のＤＵＴ３を
試験できるので、試験時間を短縮することができる。
【００１０】
【発明が解決しようとする課題】しかし、ＤＵＴ３の入
力信号振幅の許容レンジの幅やオフセット電圧許容範囲
には、ＤＵＴ３によってばらつきがある。このため、同
測によりＬＳＩ試験を行うためには、一般に、図４の
（Ａ）に示すように、一つのパフォーマンス・ボード２
につき、そのパフォーマンス・ボード２に載置する被試
験ＬＳＩの数分の任意波形発生器１を設ける必要があ
る。その結果、ＬＳＩ試験装置が大型化するとともに、
ＬＳＩ試験装置のコストが高くなってしまうという問題
が生じる。例えば、図４の（Ａ）に示す例では、四つの
ＤＵＴ３の同測を行うために、四系統の任意波形発生器
１を設けている。
力信号振幅の許容レンジの幅やオフセット電圧許容範囲
には、ＤＵＴ３によってばらつきがある。このため、同
測によりＬＳＩ試験を行うためには、一般に、図４の
（Ａ）に示すように、一つのパフォーマンス・ボード２
につき、そのパフォーマンス・ボード２に載置する被試
験ＬＳＩの数分の任意波形発生器１を設ける必要があ
る。その結果、ＬＳＩ試験装置が大型化するとともに、
ＬＳＩ試験装置のコストが高くなってしまうという問題
が生じる。例えば、図４の（Ａ）に示す例では、四つの
ＤＵＴ３の同測を行うために、四系統の任意波形発生器
１を設けている。
【００１１】さらに、ＬＳＩ試験にあたり、一つのＤＵ
Ｔ３に２種類のアナログ試験信号をそれぞれ印加する必
要がある場合、四つのＤＵＴを同測するためには、八系
統の任意波形発生器１を備える必要がある。このため、
さらに、ＬＳＩ試験装置が大型化し、コストが高くなっ
てしまうことになる。
Ｔ３に２種類のアナログ試験信号をそれぞれ印加する必
要がある場合、四つのＤＵＴを同測するためには、八系
統の任意波形発生器１を備える必要がある。このため、
さらに、ＬＳＩ試験装置が大型化し、コストが高くなっ
てしまうことになる。
【００１２】そこで、図４の（Ｂ）に示すように、一つ
の任意波形発生器１から出力されたアナログ試験信号Ｓ
３を、パフォーマンス・ボード２上で分配し、複数のＤ
ＵＴ３にそれぞれ印加する方法が考えられる。
の任意波形発生器１から出力されたアナログ試験信号Ｓ
３を、パフォーマンス・ボード２上で分配し、複数のＤ
ＵＴ３にそれぞれ印加する方法が考えられる。
【００１３】しかしながら、この方法では、個々のＤＵ
Ｔ３の許容範囲に合わせてアナログ試験信号のゲイン及
びオフセットを個別に調整することが困難である。この
ため、ＤＵＴ３ごとに最適化されたアナログ試験信号を
印加することが困難であるという問題がある。その上、
パフォーマンス・ボード２上でのアナログ試験信号の分
配を制御する必要があるため、パフォーマンス・ボード
２の回路構成が複雑となる上、試験プログラムが複雑と
なってしまう。
Ｔ３の許容範囲に合わせてアナログ試験信号のゲイン及
びオフセットを個別に調整することが困難である。この
ため、ＤＵＴ３ごとに最適化されたアナログ試験信号を
印加することが困難であるという問題がある。その上、
パフォーマンス・ボード２上でのアナログ試験信号の分
配を制御する必要があるため、パフォーマンス・ボード
２の回路構成が複雑となる上、試験プログラムが複雑と
なってしまう。
【００１４】本発明は、上記の問題を解決すべくなされ
たものであり、複数個の被試験ＬＳＩを同時に試験する
際に、パフォーマンス・ボードの回路構成を複雑化させ
ることなく、被試験ＬＳＩごとに最適化されたアナログ
試験信号を簡単な回路構成で生成できる多出力任意波形
発生器、及び、それを備えたミクスドＬＳＩテスタの提
供を目的とする。
たものであり、複数個の被試験ＬＳＩを同時に試験する
際に、パフォーマンス・ボードの回路構成を複雑化させ
ることなく、被試験ＬＳＩごとに最適化されたアナログ
試験信号を簡単な回路構成で生成できる多出力任意波形
発生器、及び、それを備えたミクスドＬＳＩテスタの提
供を目的とする。
【００１５】
【課題を解決するための手段】この目的の達成を図るた
め、本発明の請求項１に係る多出力任意波形発生器によ
れば、ＬＳＩ試験用の出力波形データ信号を生成する出
力波形データ発生部と、被試験ＬＳＩ固有の試験シーケ
ンスに基づいて、出力波形データ発生部を制御する出力
シーケンス制御部と、出力波形データ発生部より出力さ
れた出力波形データ信号を、デジタル／アナログ変換
し、複数の被試験ＬＳＩにそれぞれ印加するアナログ試
験信号を生成するアナログ波形生成部とを備えた多出力
任意波形発生器であって、アナログ波形生成部は、複数
の被試験ＬＳＩにそれぞれ印加されるアナログ試験信号
を個別に出力する複数のポートを有し、かつ、ポートか
らそれぞれ出力されるアナログ試験信号のゲインを個別
に調整するゲイン調整部と、アナログ試験信号のオフセ
ット電圧を個別に調整するオフセット調整部とを設けて
ある構成としてある。
め、本発明の請求項１に係る多出力任意波形発生器によ
れば、ＬＳＩ試験用の出力波形データ信号を生成する出
力波形データ発生部と、被試験ＬＳＩ固有の試験シーケ
ンスに基づいて、出力波形データ発生部を制御する出力
シーケンス制御部と、出力波形データ発生部より出力さ
れた出力波形データ信号を、デジタル／アナログ変換
し、複数の被試験ＬＳＩにそれぞれ印加するアナログ試
験信号を生成するアナログ波形生成部とを備えた多出力
任意波形発生器であって、アナログ波形生成部は、複数
の被試験ＬＳＩにそれぞれ印加されるアナログ試験信号
を個別に出力する複数のポートを有し、かつ、ポートか
らそれぞれ出力されるアナログ試験信号のゲインを個別
に調整するゲイン調整部と、アナログ試験信号のオフセ
ット電圧を個別に調整するオフセット調整部とを設けて
ある構成としてある。
【００１６】このように、本発明の多出力任意波形発生
器によれば、アナログ波形生成部において、アナログ試
験信号を分配し、複数のポートから出力する。このた
め、複数の被試験ＬＳＩを同測により試験する場合であ
っても、出力シーケンス制御部及び出力波形データ発生
部を一系統とすることができる。その上、分配されたア
ナログ試験信号を、アナログは形成生成部のゲイン調整
部及びオフセット調整部により、被試験ＬＳＩごとに個
別に最適化する。
器によれば、アナログ波形生成部において、アナログ試
験信号を分配し、複数のポートから出力する。このた
め、複数の被試験ＬＳＩを同測により試験する場合であ
っても、出力シーケンス制御部及び出力波形データ発生
部を一系統とすることができる。その上、分配されたア
ナログ試験信号を、アナログは形成生成部のゲイン調整
部及びオフセット調整部により、被試験ＬＳＩごとに個
別に最適化する。
【００１７】これにより、複数個の被試験ＬＳＩを同時
に試験する際に、簡単な回路構成で、被試験ＬＳＩごと
に最適化されたアナログ試験信号を生成することができ
る。また、本発明では、アナログ波形生成部においてア
ナログ試験信号を分配し、最適化しているので、パフォ
ーマンス・ボードの回路構成を複雑化させることなく、
また、試験プログラムを複雑化させることなく、デバイ
スごとの試験信号を最適化して同測試験を行うことがで
きる。
に試験する際に、簡単な回路構成で、被試験ＬＳＩごと
に最適化されたアナログ試験信号を生成することができ
る。また、本発明では、アナログ波形生成部においてア
ナログ試験信号を分配し、最適化しているので、パフォ
ーマンス・ボードの回路構成を複雑化させることなく、
また、試験プログラムを複雑化させることなく、デバイ
スごとの試験信号を最適化して同測試験を行うことがで
きる。
【００１８】また、請求項２記載の発明によれば、全ポ
ートのうち、アナログ試験信号を出力するポートを選択
する同測対応レジスタを備える構成としてある。このよ
うに、同測対応レジスタを設ければ、出力ポートを選択
することにより、同測により試験する被試験ＬＳＩの数
を選択することができる。すなわち、試験対象から特定
のＬＳＩを除外することができる。
ートのうち、アナログ試験信号を出力するポートを選択
する同測対応レジスタを備える構成としてある。このよ
うに、同測対応レジスタを設ければ、出力ポートを選択
することにより、同測により試験する被試験ＬＳＩの数
を選択することができる。すなわち、試験対象から特定
のＬＳＩを除外することができる。
【００１９】また、本発明に係る請求項３記載のミクス
ドＬＳＩテスタによれば、被試験ＬＳＩの品種固有の試
験シーケンスに基づいて、アナログ試験信号を生成する
多出力任意波形発生器と、当該アナログ試験信号が印加
される被試験ＬＳＩが複数載置されるパフォーマンス・
ボードとを備えたミクスドＬＳＩテスタであって、任意
波形発生器は、ＬＳＩ試験用の出力波形データ信号を生
成する出力波形データ発生部と、被試験ＬＳＩ固有の試
験シーケンスに基づいて、出力波形データ発生部を制御
する出力シーケンス制御部と、出力波形データ発生部よ
り出力された出力波形データ信号を、デジタル／アナロ
グ変換して、複数の被試験ＬＳＩに印加するアナログ試
験信号を生成するアナログ波形生成部とにより構成して
あり、アナログ波形生成部は、複数の被試験ＬＳＩにそ
れぞれ印加されるアナログ試験信号を個別に出力する複
数のポートを有し、かつ、ポートからそれぞれ出力され
るアナログ試験信号のゲインを個別に調整するゲイン調
整部と、アナログ試験信号のオフセット電圧を個別に調
整するオフセット調整部とを設けた構成としてある。
ドＬＳＩテスタによれば、被試験ＬＳＩの品種固有の試
験シーケンスに基づいて、アナログ試験信号を生成する
多出力任意波形発生器と、当該アナログ試験信号が印加
される被試験ＬＳＩが複数載置されるパフォーマンス・
ボードとを備えたミクスドＬＳＩテスタであって、任意
波形発生器は、ＬＳＩ試験用の出力波形データ信号を生
成する出力波形データ発生部と、被試験ＬＳＩ固有の試
験シーケンスに基づいて、出力波形データ発生部を制御
する出力シーケンス制御部と、出力波形データ発生部よ
り出力された出力波形データ信号を、デジタル／アナロ
グ変換して、複数の被試験ＬＳＩに印加するアナログ試
験信号を生成するアナログ波形生成部とにより構成して
あり、アナログ波形生成部は、複数の被試験ＬＳＩにそ
れぞれ印加されるアナログ試験信号を個別に出力する複
数のポートを有し、かつ、ポートからそれぞれ出力され
るアナログ試験信号のゲインを個別に調整するゲイン調
整部と、アナログ試験信号のオフセット電圧を個別に調
整するオフセット調整部とを設けた構成としてある。
【００２０】このように、本発明のミクスドＬＳＩテス
タによれば、上記の請求項１記載のものと同様の多出力
任意波形発生器を備えているので、複数個の被試験ＬＳ
Ｉを同時に試験する際に、簡単な回路構成で、被試験Ｌ
ＳＩごとに最適化されたアナログ試験信号を生成するこ
とができる。
タによれば、上記の請求項１記載のものと同様の多出力
任意波形発生器を備えているので、複数個の被試験ＬＳ
Ｉを同時に試験する際に、簡単な回路構成で、被試験Ｌ
ＳＩごとに最適化されたアナログ試験信号を生成するこ
とができる。
【００２１】
【発明の実施の形態】以下、図面を参照して、本発明の
多出力任意波形発生器及びそれを備えたミクスドＬＳＩ
テスタの実施の形態について併せて説明する。まず、図
１を参照して、実施形態の多出力任意波形発生器及びそ
れを備えたミクスドＬＳＩテスタの構成について説明す
る。図１では、ミクスドＬＳＩテスタの要部の構成のみ
を示す。
多出力任意波形発生器及びそれを備えたミクスドＬＳＩ
テスタの実施の形態について併せて説明する。まず、図
１を参照して、実施形態の多出力任意波形発生器及びそ
れを備えたミクスドＬＳＩテスタの構成について説明す
る。図１では、ミクスドＬＳＩテスタの要部の構成のみ
を示す。
【００２２】図１に示すように、この実施形態のミクス
ドＬＳＩテスタは、多出力任意波形発生器１０とパフォ
ーマンス・ボード２とを備えている。パフォーマンス・
ボード２は、被試験ＬＳＩ（ＤＵＴ）３とのインターフ
ェイスボートとして機能する。図１では、パフォーマン
ス・ボード２に四つのＤＵＴ３を載置した様子を示して
いる。
ドＬＳＩテスタは、多出力任意波形発生器１０とパフォ
ーマンス・ボード２とを備えている。パフォーマンス・
ボード２は、被試験ＬＳＩ（ＤＵＴ）３とのインターフ
ェイスボートとして機能する。図１では、パフォーマン
ス・ボード２に四つのＤＵＴ３を載置した様子を示して
いる。
【００２３】また、多出力任意波形発生器１０は、被試
験ＬＳＩ（ＤＵＴ）３の品種固有の試験シーケンスに基
づいてアナログ試験信号を生成するために、出力シーケ
ンス制御部１１と出力波形データ発生部１２と、四つの
ポート４０を有するアナログ波形生成部４０と、同測対
応レジスタ５とにより構成されている。以下、各構成要
素について説明する。
験ＬＳＩ（ＤＵＴ）３の品種固有の試験シーケンスに基
づいてアナログ試験信号を生成するために、出力シーケ
ンス制御部１１と出力波形データ発生部１２と、四つの
ポート４０を有するアナログ波形生成部４０と、同測対
応レジスタ５とにより構成されている。以下、各構成要
素について説明する。
【００２４】出力シーケンス制御部１１は、ＤＵＴ３用
の試験シーケンスに基づいて、試験シーケンス信号Ｓ１
を出力し、出力波形データ発生部１２を制御する。出力
波形データ発生部１２は、シーケンス信号Ｓ１に従っ
て、ＬＳＩ試験用の出力波形データ信号Ｓ２を生成す
る。そして、その出力波形データ信号Ｓ２をアナログ波
形生成部４へ出力する。また、アナログ波形生成部４０
は、出力波形データ発生部１２より出力された出力波形
データ信号Ｓ２を、デジタル／アナログ変換し、四つの
ＤＵＴ３にそれぞれ印加するアナログ試験信号Ｓ３を生
成する。
の試験シーケンスに基づいて、試験シーケンス信号Ｓ１
を出力し、出力波形データ発生部１２を制御する。出力
波形データ発生部１２は、シーケンス信号Ｓ１に従っ
て、ＬＳＩ試験用の出力波形データ信号Ｓ２を生成す
る。そして、その出力波形データ信号Ｓ２をアナログ波
形生成部４へ出力する。また、アナログ波形生成部４０
は、出力波形データ発生部１２より出力された出力波形
データ信号Ｓ２を、デジタル／アナログ変換し、四つの
ＤＵＴ３にそれぞれ印加するアナログ試験信号Ｓ３を生
成する。
【００２５】ここで、図２を参照して、アナログ波形生
成部４０の構成について説明する。図２に示すように、
アナログ波形生成部４０は、一系統の、デジタル／アナ
ログ変換器（Ｄ／Ａ）４１、ローパスフィルタ（ＬＰ
Ｆ）４２及び一段目減衰器（ＡＴＴ１）４３ａを備えて
いる。さらに、このアナログ波形生成部４０は、四系統
の、二段目減衰器（ＡＴＴ２）４３ｂ、差動部４４及び
オフセット調整用デジタル／アナログ変換器（Ｄ／Ａ）
４５を備えている。
成部４０の構成について説明する。図２に示すように、
アナログ波形生成部４０は、一系統の、デジタル／アナ
ログ変換器（Ｄ／Ａ）４１、ローパスフィルタ（ＬＰ
Ｆ）４２及び一段目減衰器（ＡＴＴ１）４３ａを備えて
いる。さらに、このアナログ波形生成部４０は、四系統
の、二段目減衰器（ＡＴＴ２）４３ｂ、差動部４４及び
オフセット調整用デジタル／アナログ変換器（Ｄ／Ａ）
４５を備えている。
【００２６】そして、アナログ波形生成部４０に入力さ
れた出力波形データＳ２は、まず、デジタル／アナログ
変換器４１により、デジタル／アナログ変換され、アナ
ログ試験信号が生成される。続いて、このアナログ試験
信号は、ローパスフィルタ４２を通過することにより、
高周波の雑音成分が除かれる。さらに、一段目減衰器４
３ａにより、アナログ試験信号の信号振幅がおおよそＤ
ＵＴ３の許容範囲程度となるように、３ｄＢ刻みでいっ
たんゲイン調整される。
れた出力波形データＳ２は、まず、デジタル／アナログ
変換器４１により、デジタル／アナログ変換され、アナ
ログ試験信号が生成される。続いて、このアナログ試験
信号は、ローパスフィルタ４２を通過することにより、
高周波の雑音成分が除かれる。さらに、一段目減衰器４
３ａにより、アナログ試験信号の信号振幅がおおよそＤ
ＵＴ３の許容範囲程度となるように、３ｄＢ刻みでいっ
たんゲイン調整される。
【００２７】次に、一段目減衰器４３ａから出力された
アナログ試験信号は、四系統に分配され、四系統の各二
段目減衰器４３ｂにそれぞれ入力される。四系統に分配
された各アナログ試験信号は、それぞれ二段目減衰器４
３ｂにより、信号振幅が各ＤＵＴ３の許容範囲内となる
ように、ゲインを個別に微調整する。各二段目減衰器４
３ｂでは、０．１ｄＢ刻みに３ｄＢの調整幅内でゲイン
を個別に調整する。続いて、ゲイン調整されたアナログ
試験信号から、差動部４４により、ポジ信号及びネガ信
号からなる差動アナログ試験信号が生成される。
アナログ試験信号は、四系統に分配され、四系統の各二
段目減衰器４３ｂにそれぞれ入力される。四系統に分配
された各アナログ試験信号は、それぞれ二段目減衰器４
３ｂにより、信号振幅が各ＤＵＴ３の許容範囲内となる
ように、ゲインを個別に微調整する。各二段目減衰器４
３ｂでは、０．１ｄＢ刻みに３ｄＢの調整幅内でゲイン
を個別に調整する。続いて、ゲイン調整されたアナログ
試験信号から、差動部４４により、ポジ信号及びネガ信
号からなる差動アナログ試験信号が生成される。
【００２８】さらに、四系統の各差動アナログ試験信号
に、各ＤＵＴ３のオフセット電圧許容範囲に合わせたオ
フセット電圧を加算し、オフセット調整を行う。オフセ
ット電圧と差動アナログ試験信号とは同相となってい
る。これらオフセット電圧は、各ＤＵＴ３のオフセット
電圧許容範囲に応じたＤＣオフセット信号Ｓ４を、オフ
セット調整用デジタル／アナログ変換器４５でデジタル
／アナログ変換して生成される。このようにして四系統
の各ポート４０から、各ポートにそれぞれ接続されたＤ
ＵＴ３ごとに最適化された、オフセット調整済みの差動
アナログ試験信号が出力される。
に、各ＤＵＴ３のオフセット電圧許容範囲に合わせたオ
フセット電圧を加算し、オフセット調整を行う。オフセ
ット電圧と差動アナログ試験信号とは同相となってい
る。これらオフセット電圧は、各ＤＵＴ３のオフセット
電圧許容範囲に応じたＤＣオフセット信号Ｓ４を、オフ
セット調整用デジタル／アナログ変換器４５でデジタル
／アナログ変換して生成される。このようにして四系統
の各ポート４０から、各ポートにそれぞれ接続されたＤ
ＵＴ３ごとに最適化された、オフセット調整済みの差動
アナログ試験信号が出力される。
【００２９】さらに、本実施形態では、同測対応レジス
タ５により、アナログ波形生成部４の出力スイッチ４６
の開閉がポート４０別に制御される。これにより、四系
統のポート４０のうち、アナログ試験信号を出力するポ
ートを任意に選択することができる。その結果、同測に
より試験するＤＵＴ３を選択することができる。これに
より、試験プログラムを複雑化させることなく、任意の
ＤＵＴ３について同測により試験を行うことができる。
タ５により、アナログ波形生成部４の出力スイッチ４６
の開閉がポート４０別に制御される。これにより、四系
統のポート４０のうち、アナログ試験信号を出力するポ
ートを任意に選択することができる。その結果、同測に
より試験するＤＵＴ３を選択することができる。これに
より、試験プログラムを複雑化させることなく、任意の
ＤＵＴ３について同測により試験を行うことができる。
【００３０】上述した実施の形態においては、本発明を
特定の条件で構成した例について説明したが、本発明
は、種々の変更を行うことができる。例えば、上述した
実施の形態においては、パフォーマンス・ボードに四個
のＤＵＴ３を載置した例について説明したが、本発明で
は、ＤＵＴの数は四個に限定されない。例えば、二個の
ＤＵＴを同測により試験してもよいし、八個のＤＵＴを
同測により試験してもよい。
特定の条件で構成した例について説明したが、本発明
は、種々の変更を行うことができる。例えば、上述した
実施の形態においては、パフォーマンス・ボードに四個
のＤＵＴ３を載置した例について説明したが、本発明で
は、ＤＵＴの数は四個に限定されない。例えば、二個の
ＤＵＴを同測により試験してもよいし、八個のＤＵＴを
同測により試験してもよい。
【００３１】また、例えば、上述の実施形態では、差動
アナログ試験信号のポジ信号及びネガ信号の両方に同一
のオフセット信号を加算したが、本発明では、ポジ信号
とネガ信号に、互いに強度の異なるオフセット信号を別
個に加算してもよい。
アナログ試験信号のポジ信号及びネガ信号の両方に同一
のオフセット信号を加算したが、本発明では、ポジ信号
とネガ信号に、互いに強度の異なるオフセット信号を別
個に加算してもよい。
【００３２】
【発明の効果】以上、詳細に説明したように、アナログ
波形生成部において、アナログ試験信号を分配し、複数
のポートから出力する。このため、複数の被試験ＬＳＩ
を同測により試験する場合であっても、出力シーケンス
制御部及び出力波形データ発生部を一系統とすることが
できる。その上、分配されたアナログ試験信号を、アナ
ログ波形成生成部のゲイン調整部及びオフセット調整部
により、被試験ＬＳＩごとに個別に最適化する。
波形生成部において、アナログ試験信号を分配し、複数
のポートから出力する。このため、複数の被試験ＬＳＩ
を同測により試験する場合であっても、出力シーケンス
制御部及び出力波形データ発生部を一系統とすることが
できる。その上、分配されたアナログ試験信号を、アナ
ログ波形成生成部のゲイン調整部及びオフセット調整部
により、被試験ＬＳＩごとに個別に最適化する。
【００３３】これにより、複数個の被試験ＬＳＩを同時
に試験する際に、簡単な回路構成で、被試験ＬＳＩごと
に最適化されたアナログ試験信号を生成することができ
る。また、本発明では、アナログ波形生成部においてア
ナログ試験信号を分配し、最適化しているので、パフォ
ーマンス・ボードの回路構成を複雑化させることなく、
また、試験プログラムを複雑化させることなく、デバイ
スごとの試験信号を最適化して同測試験を行うことがで
きる。
に試験する際に、簡単な回路構成で、被試験ＬＳＩごと
に最適化されたアナログ試験信号を生成することができ
る。また、本発明では、アナログ波形生成部においてア
ナログ試験信号を分配し、最適化しているので、パフォ
ーマンス・ボードの回路構成を複雑化させることなく、
また、試験プログラムを複雑化させることなく、デバイ
スごとの試験信号を最適化して同測試験を行うことがで
きる。
【図１】実施形態の多出力任意波形発生器及びミクスド
ＬＳＩテスタの構成を説明するためのブロック図であ
る。
ＬＳＩテスタの構成を説明するためのブロック図であ
る。
【図２】実施形態のアナログ波形生成部の構成を説明す
るためのブロック図である。
るためのブロック図である。
【図３】（Ａ）は、従来の任意波形発生器及びミクスド
ＬＳＩテスタの構成を説明するためのブロック図であ
り、（Ｂ）は、従来例のアナログ波形生成部の構成を説
明するためのブロック図である。
ＬＳＩテスタの構成を説明するためのブロック図であ
り、（Ｂ）は、従来例のアナログ波形生成部の構成を説
明するためのブロック図である。
【図４】（Ａ）は、同測可能な従来の任意波形発生器及
びミクスドＬＳＩテスタの構成を説明するためのブロッ
ク図であり、（Ｂ）は、同測可能な従来の多出力任意波
形発生器及びミクスドＬＳＩテスタの構成を説明するた
めのブロック図である。
びミクスドＬＳＩテスタの構成を説明するためのブロッ
ク図であり、（Ｂ）は、同測可能な従来の多出力任意波
形発生器及びミクスドＬＳＩテスタの構成を説明するた
めのブロック図である。
１ 任意波形発生器 ２ パフォーマンス・ボード ３ 被試験ＬＳＩ（ＤＵＴ） ４ アナログ波形生成部 １０ 多出力任意波形発生器 １１ 出力シーケンス制御部 １２ 出力波形データ発生部 １３ アナログ波形生成部 ４０ ポート ４１ Ｄ／Ａ変換器 ４２ ローパスフィルタ ４３、４３ａ、４３ｂ 減衰器 ４４ 差動部 ４５ オフセット調整用デジタル／アナログ変換器 ４６ 出力スイッチ
Claims (3)
- 【請求項１】 ＬＳＩ試験用の出力波形データ信号を生
成する出力波形データ発生部と、 被試験ＬＳＩ固有の試験シーケンスに基づいて、前記出
力波形データ発生部を制御する出力シーケンス制御部
と、 前記出力波形データ発生部より出力された出力波形デー
タ信号を、デジタル／アナログ変換して、複数の前記被
試験ＬＳＩにそれぞれ印加するアナログ試験信号を生成
するアナログ波形生成部とを備えた多出力任意波形発生
器であって、 前記アナログ波形生成部は、 複数の被試験ＬＳＩにそれぞれ印加される前記アナログ
試験信号を個別に出力する複数のポートを有し、かつ、 前記ポートからそれぞれ出力されるアナログ試験信号の
ゲインを個別に調整するゲイン調整部と、 前記アナログ試験信号のオフセット電圧を個別に調整す
るオフセット調整部とを設けてあることを特徴とする多
出力任意波形発生器。 - 【請求項２】 全前記ポートのうち、前記アナログ試験
信号を出力するポートを選択する同測対応レジスタを備
えることを特徴とする請求項１記載の多出力任意波形発
生器。 - 【請求項３】 被試験ＬＳＩの品種固有の試験シーケン
スに基づいて、アナログ試験信号を生成する多出力任意
波形発生器と、当該アナログ試験信号が印加される前記
被試験ＬＳＩが複数載置されるパフォーマンス・ボード
とを備えたミクスドＬＳＩテスタであって、 前記任意波形発生器は、 ＬＳＩ試験用の出力波形データ信号を生成する出力波形
データ発生部と、 被試験ＬＳＩ固有の試験シーケンスに基づいて、前記出
力波形データ発生部を制御する出力シーケンス制御部
と、 前記出力波形データ発生部より出力された出力波形デー
タ信号を、デジタル／アナログ変換して、複数の前記被
試験ＬＳＩに印加するアナログ試験信号を生成するアナ
ログ波形生成部とにより構成してあり、 前記アナログ波形生成部は、 複数の被試験ＬＳＩにそれぞれ印加される前記アナログ
試験信号を個別に出力する複数のポートを有し、かつ、 前記ポートからそれぞれ出力されるアナログ試験信号の
ゲインを個別に調整するゲイン調整部と、 前記アナログ試験信号のオフセット電圧を個別に調整す
るオフセット調整部とを設けてあることを特徴とするミ
クスドＬＳＩテスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001004824A JP5248723B2 (ja) | 2001-01-12 | 2001-01-12 | 多出力任意波形発生器及びミクスドｌｓｉテスタ |
| PCT/JP2002/000154 WO2002056042A1 (fr) | 2001-01-12 | 2002-01-11 | Generateur de forme d'onde arbitraire a sorties multiples et unite de test mixte de lsi |
| DE10295594T DE10295594T5 (de) | 2001-01-12 | 2002-01-11 | ARB-Generator mit mehreren Ausgängen |
| US10/466,455 US6768349B2 (en) | 2001-01-12 | 2002-01-11 | Multiple-output arbitrary waveform generator and mixed lsi tester |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001004824A JP5248723B2 (ja) | 2001-01-12 | 2001-01-12 | 多出力任意波形発生器及びミクスドｌｓｉテスタ |
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| Publication Number | Publication Date |
|---|---|
| JP2002214292A true JP2002214292A (ja) | 2002-07-31 |
| JP5248723B2 JP5248723B2 (ja) | 2013-07-31 |
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| JP2001004824A Expired - Fee Related JP5248723B2 (ja) | 2001-01-12 | 2001-01-12 | 多出力任意波形発生器及びミクスドｌｓｉテスタ |
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|---|---|
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| DE (1) | DE10295594T5 (ja) |
| WO (1) | WO2002056042A1 (ja) |
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| JP2008278031A (ja) * | 2007-04-26 | 2008-11-13 | Advantest Corp | 差動出力装置および任意波形発生装置 |
| JP2009044746A (ja) * | 2008-09-03 | 2009-02-26 | Yokogawa Electric Corp | テスト信号発生装置 |
| JP2009180749A (ja) * | 2009-05-21 | 2009-08-13 | Advantest Corp | ノイズ発生装置、計測装置、および試験装置 |
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| KR101146251B1 (ko) | 2004-04-28 | 2012-05-16 | 에자이 알앤드디 매니지먼트 가부시키가이샤 | 혼성화 방법 |
| JP2012124325A (ja) * | 2010-12-08 | 2012-06-28 | Advantest Corp | 半導体装置、試験装置、および製造方法 |
| JP2012174804A (ja) * | 2011-02-18 | 2012-09-10 | Advantest Corp | 半導体装置、試験装置、および製造方法 |
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| US20060223440A1 (en) * | 2005-04-01 | 2006-10-05 | David Stockton | Low frequency noise source and method of calibration thereof |
| US7340357B2 (en) * | 2005-05-27 | 2008-03-04 | National Instruments Corporation | Arbitrary waveform generator with configurable digital signal processing unit |
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| JP4565036B2 (ja) | 2009-01-05 | 2010-10-20 | ファナック株式会社 | モータの絶縁劣化検出装置 |
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2001
- 2001-01-12 JP JP2001004824A patent/JP5248723B2/ja not_active Expired - Fee Related
-
2002
- 2002-01-11 DE DE10295594T patent/DE10295594T5/de not_active Withdrawn
- 2002-01-11 US US10/466,455 patent/US6768349B2/en not_active Expired - Lifetime
- 2002-01-11 WO PCT/JP2002/000154 patent/WO2002056042A1/ja active Application Filing
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