JP2001183431A - 試験装置および試験方法 - Google Patents

Abstract

(57)【要約】 【課題】 容易且つ安価に複数のアナログ信号を電気部
品に供給する、または、アナログ信号とデジタル信号と
を高精度に同期させて電気部品に供給することができる
試験装置を提供する。 【解決手段】 ＤＵＴ１００に供給する試験パターンを
規定するデータを記憶するパターンメモリ１３Ａと、パ
ターンメモリ１３Ａに格納されたデータに基づいて、Ｄ
ＵＴ１００の複数の入力ピンに対して入力すべき複数の
試験パターンをデジタル信号で発生するパターン発生器
１３と、複数の試験パターンの少なくとも１つの試験パ
ターンをアナログ信号に変換する第１フィルタ２０Ｂ
と、アナログ信号の試験パターンを含む複数の試験パタ
ーンをＤＵＴ１００に供給するピンエレクトロニクス１
９とを備えるようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の入力ピンを
有する電気部品を試験する試験装置および試験方法に関
し、特に、アナログ信号を入力する入力ピンを有する電
気部品を試験する試験装置および試験方法に関する。

【０００２】

【従来の技術】従来、アナログ回路及びデジタル回路を
内部に有するＩＣ（integrated circuit）等の電気部品
が生産されており、このようなアナログ回路及びデジタ
ル回路を有する電気部品を試験する試験装置（ミックス
ドシグナルテスタ）が知られている。

【０００３】図１は、従来の試験装置の構成を示す図で
ある。この試験装置は、デジタル回路及びアナログ回路
を内部に有し、デジタル信号の入出力に使用される複数
のデジタルピンと、アナログ信号の入出力に使用される
アナログピンとを有する電気部品を試験対象物（ＤＵ
Ｔ）とする。図１に示すＤＵＴ１００は、ＰＧＡ(プロ
グラマブルゲインアンプ)、ＬＰＦ（ローパスフィル
タ）、ＡＤＣ（アナログデジタルコンバータ）、ＤＡＣ
（デジタルアナログコンバータ）等のアナログ回路を含
む回路と、メモリインターフェースやＣＰＵ（central
processing unit）を含むロジック回路等のデジタル回
路と、ＤＵＴ１００の外部とアナログ回路との間のアナ
ログ信号の入出力に使用される複数のアナログピンＡＰ
ＩＮと、ＤＵＴ１００の外部とデジタル回路との間のデ
ジタル信号の入出力に使用される複数のデジタルピンＤ
ＰＩＮとを有する。

【０００４】この試験装置は、クロック発生部１０１
と、パターン発生器１０３と、デジタルピンエレクトロ
ニクス１０５と、デジタルアナログ同期回路１０７と、
任意波形発生器（ＡＷＧ：arbitrary wave generator）
１０９と、アナログピンエレクトロニクス１１１と、デ
ジタイザ１１３とを有する。クロック発生部１０１は、
所定のクロック信号を発生する。パターン発生器１０３
は、クロック発生部１０１が発生したクロック信号に基
づいてＤＵＴ１００の複数のデジタルピンＤＰＩＮに供
給する複数のデジタル信号の試験パターンを発生する。

【０００５】デジタルピンエレクトロニクス１０５は、
パターン発生器１０３により発生された各デジタル信号
の試験パターンを、ＤＵＴ１００の所定の入力用のデジ
タルピンＤＰＩＮに供給するとともに、ＤＵＴ１００の
出力用のデジタルピンＤＰＩＮから出力信号を受け取
る。デジタルアナログ同期回路１０７は、パターン発生
器１０３と、ＡＷＧ１０９との同期を取るための制御を
行う。ＡＷＧ１０９は、所望の一種類のアナログ信号を
生成して出力する。

【０００６】アナログピンエレクトロニクス１１１は、
信号線及び複数のスイッチＳＷを有し、スイッチＳＷを
切替ることにより、ＡＷＧ１０９により生成されたアナ
ログ信号をＤＵＴ１００の所定の入力用のアナログピン
ＡＰＩＮに入力できるようになっていると共に、ＤＵＴ
１００の所定の出力用のアナログピンＡＰＩＮから出力
されるアナログ信号をデジタイザ１１３に入力できるよ
うになっている。デジタイザ１１３は、ＤＵＴ１００か
ら出力されたアナログ信号に基づいて、周波数特性や群
遅延等を測定して解析する。

【０００７】図２は、従来の試験装置の任意波形発生器
の構成を示す図である。任意波形発生器１０９は、ＣＰ
Ｕ（central processing unit）１０９Ａと、波形メモ
リ１０９Ｂと、シーケンス制御部１０９Ｃと、フルスケ
ール用デジタルアナログ変換器（フルスケール用ＤＡ
Ｃ）１０９Ｄと、オフセット用デジタルアナログ変換器
（オフセット用ＤＡＣ）１０９Ｅと、デジタルアナログ
変換器（ＤＡＣ）１０９Ｆと、ローパスフィルタ（ＬＰ
Ｆ）１０９Ｇと、アンプ１０９Ｈと、ＡＴＴ（attenuat
or：電圧減衰器）１０９Ｉと、校正用測定部１０９Ｊと
を有する。

【０００８】この任意波形発生器１０９では、ＣＰＵ１
０９Ａの制御に従って、以下の動作が実行される。ま
ず、シーケンス制御部１０９Ｃが、クロック発生部１０
１から出力されるクロック信号及びデジタルアナログ同
期回路１０７による制御に基づいて、波形メモリ１０９
Ｂからデータを順次取り出して、ＤＡＣ１０９Ｆに出力
する。ＤＡＣ１０９Ｆは、フルスケール用ＤＡＣ１０９
Ｄから出力されたゲイン信号及びクロック発生部１０１
から出力されるクロック信号に基づいて波形メモリ１０
９Ｂから入力されたデータを所定の形式のデータに変換
してＬＰＦ１０９Ｇに出力する。

【０００９】ＬＰＦ１０９Ｇは、ＤＡＣ１０９Ｆから入
力されたデータにフィルタリング処理を施してアンプ１
０９Ｈに出力する。アンプ１０９Ｈは、ＬＰＦ１０９Ｇ
から出力されたアナログ信号に、オフセット用ＤＡＣ１
０９Ｅから出力されたオフセットを加えてＡＴＴ１０９
Ｉに出力する。ＡＴＴ１０９Ｉは、アナログ信号の電圧
を所定の範囲に減衰させる調整を行って、アナログピン
エレクトロニクス１１１に出力する。このＡＴＴ１０９
Ｉから出力されたアナログ信号は、校正用測定部１０９
Ｊにより測定される。なお、校正用測定部１０９Ｊによ
る測定結果は、信号の校正に用いられる。

【００１０】図３は、従来の試験装置におけるアナログ
信号の発生手順を示す図である。まず、ＤＵＴ１００に
供給する所望のアナログ信号の波形を選定し（Ｓ１０
０）、アナログ信号をサンプリングする場合のサンプリ
ング周波数ｆｓを決定する（Ｓ１０２）。サンプリング
周波数ｆｓは、一般的には、前記アナログ信号の波形の
周期を、波形メモリ１０９Ｂに格納可能なメモリ長で除
算して求められる。次いで、選定したアナログ信号を発
生させておき、決定したサンプリング周波数ｆｓに従っ
てサンプリングし、サンプリングにより得られたデータ
を波形メモリ１０９Ｂに格納しておく（Ｓ１０４）。そ
して、アナログ信号を発生すべき場合に、波形メモリ１
０９Ｂからデータを繰り返して取り出して、アナログ信
号を出力させる（Ｓ１０６）。

【００１１】

【発明が解決しようとする課題】ところで、上記したよ
うな電気部品を試験する場合において、複数のアナログ
信号を同時に電気部品に供給することや、デジタル信号
とアナログ信号とを同期させて電気部品に供給すること
が要請されている。

【００１２】しかしながら、上記した従来の試験装置に
おいて、複数のアナログ信号を同時に電気部品に供給す
る場合には、任意波形発生器を複数備える必要があり、
試験装置が大きくなってしまうとともに、試験装置に多
大なコストが掛かるといった問題が生じる。また、上記
した従来の試験装置のように、デジタル信号とアナログ
信号とを同期させるためには、デジタルアナログ同期回
路を備える必要がある。このデジタルアナログ同期回路
は複雑な構成であり、試験装置に多大なコストが掛かる
という問題が生じる。また、このデジタルアナログ同期
回路によってもデジタル信号とアナログ信号とを高精度
に同期させて電気部品に供給することができないといっ
た問題も生じる。

【００１３】また、試験装置においては、電気部品に対
して、アナログ信号とデジタル信号とを発生するタイミ
ングを容易に調整できるようにすることも要請されてい
る。

【００１４】そこで、本発明は上記の課題を解決するこ
とのできる試験技術を提供することを目的とする。この
目的は特許請求の範囲における独立項に記載の特徴の組
み合わせにより達成される。また従属項は本発明の更な
る有利な具体例を規定する。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に、本発明の一形態は、複数の入力ピンを有する電気部
品の電気的試験をする試験装置であって、前記電気部品
に供給する試験パターンを規定するデータに基づいて、
前記電気部品の前記複数の入力ピンに対して入力すべき
複数の試験パターンをデジタル信号で発生するパターン
発生器と、前記複数の試験パターンの少なくとも１つに
ついて発生されたデジタル信号をアナログ信号に変換す
る第１フィルタとを含む。この構成により、前記アナロ
グ信号の試験パターンを含む複数の試験パターンが前記
電気部品に供給される。この装置は、前記試験パターン
を規定するデータを記憶するパターンメモりを含んでも
よい。

【００１６】前記パターンメモリは、前記電気部品にア
ナログ信号として供給される前記試験パターンを規定す
るデータ、及び電気部品にデジタル信号として供給され
る前記試験パターンを規定するデータを記憶してもよ
い。

【００１７】本装置は、前記電気部品に供給される前記
アナログ信号の試験パターン、及び前記デジタル信号の
試験パターンを同一の時間軸に関するグラフとして表示
する表示部を更に備えてもよい。また、前記アナログ信
号の試験パターン及び前記デジタル信号の試験パターン
を前記電気部品に供給すべき時刻を設定する供給時刻設
定部を更に備えもよい。その場合、前記パターン発生器
は、前記供給すべき時刻に基づいて前記試験パターンを
発生してもよい。

【００１８】本装置は、クロック信号を発生するクロッ
ク発生器を備えてもよい。その場合、前記パターン発生
器は、前記クロック信号に基づいて、前記複数の試験パ
ターンを発生してもよい。

【００１９】前記パターンメモリは、前記電気部品にア
ナログ信号として供給される前記試験パターンを規定す
るデータを、自己の１つのアドレスについて１ビットず
つ格納してもよい。その場合、前記パターン発生器は、
前記クロック信号に基づいて、前記各アドレスに格納さ
れた１ビットのデータを順次読み出して前記試験パター
ンを発生してもよい。前記パターンメモリは、前記電気
部品に供給すべきアナログ信号の前記試験パターンを、
所定のサンプリングクロックに従ってデジタル変換して
得られるビット列を記憶してもよい。前記パターンメモ
リは、シグマデルタ変調を含むデジタル変換により得ら
れるビット列を記憶してもよい。前記サンプリングクロ
ックは、前記クロック信号のｍ／ｎ（ただしｍ，ｎはｍ
＞０、ｎ＞１なる整数）の周波数としてもよく、たとえ
ば、１／ｎとしてもよい。

【００２０】本装置は、前記サンプリングクロックと同
一周波数のジッタ低減用信号を発生するジッタ低減信号
発生器と、前記ジッタ低減用信号に同期して、少なくと
も１つの前記デジタル信号の試験パターンを出力するラ
ッチ回路とを備えてもよい。このラッチ回路は、たとえ
ばフリップフロップでもよい。その場合、前記第１フィ
ルタは、前記ラッチ回路により出力された前記試験パタ
ーンをアナログ信号に変換してもよい。前記ラッチ回路
は、前記ジッタ低減用信号に基づいて、前記試験パター
ンを差動出力してもよい。その場合、前記第１フィルタ
は、前記差動出力された前記試験パターンをアナログ信
号に変換してもよい。

【００２１】本装置は、前記ラッチ回路により出力され
たデジタル信号の前記試験パターンの電圧レベルを調整
して出力するドライバをもってもよい。その場合、前記
第１フィルタは、前記ドライバにより出力された前記試
験パターンをアナログ信号に変換してもよい。

【００２２】本装置は、前記パターン発生器で発生され
た前記デジタル信号の試験パターン、または、前記第１
フィルタにより前記デジタル信号の試験パターンから変
換された前記アナログ信号の試験パターンのいずれかを
選択して前記電気部品に提供する選択回路を有してもよ
い。

【００２３】本装置は、前記第１フィルタと特性が異な
り、かつ前記パターン発生器で発生された前記デジタル
信号の前記試験パターンをアナログ信号に変換する第２
フィルタと、前記第１フィルタおよび前記第２フィルタ
により変換された前記アナログ信号の試験パターンのい
ずれかを前記電気部品に提供するフィルタ切替部とを含
んでもよい。

【００２４】前記電気部品が供給される前記試験パター
ンのオフセットに関するオフセット信号を出力する場
合、前記第１フィルタは、前記オフセット信号に基づい
て、出力する前記アナログ信号の電圧レベルを調整して
もよい。前記電気部品が、供給される前記試験パターン
のオフセットを規定するオフセット信号を入力するとき
は、本装置は、前記オフセット信号を前記電気部品に供
給するオフセット信号発生部を更に備えてもよい。その
場合、前記第１フィルタは、前記オフセット信号に基づ
いて、出力する前記アナログ信号の電圧レベルを調整し
てもよい。

【００２５】本装置は、前記電気部品に供給すべき前記
アナログ信号の試験パターンを入力する入力部と、入力
された前記アナログ信号の試験パターンを、所定のサン
プリングクロックに従ってデジタル変換してビット列を
得るコンバータと、デジタル変換により得られた前記ビ
ット列の格納処理を実行する試験パターン格納制御部と
を含んでもよい。このコンバータは、シグマデルタ変調
を含むデジタル変換を行ってもよい。また、前記サンプ
リングクロックは、前記クロック信号のｍ／ｎ（ただし
ｍ，ｎはｍ＞０、ｎ＞１なる整数）の周波数であてもよ
い。

【００２６】一方、本発明の試験方法は、複数の入力ピ
ンを有する電気部品の電気的試験をする方法である。あ
る形態では、前記電気部品に供給する試験パターンを規
定するデータに基づいて、前記複数の入力ピンに入力す
べき複数の試験パターンをデジタル信号で発生する段階
と、前記複数の試験パターンの少なくとも１つについて
発生されたデジタル信号をアナログ信号に変換する段階
と、前記アナログ信号に関する試験パターンを含む複数
の試験パターンを前記電気部品に供給する段階とを備え
る。前記電気部品に供給される前記アナログ信号の試験
パターン及び前記デジタル信号の試験パターンを同一の
時間軸に関するグラフとして表示する段階を更に備えて
もよい。前記アナログ信号の試験パターン及び前記デジ
タル信号の試験パターンを前記電気部品に供給すべき時
刻を設定する段階を更に備えてもよい。前記変換する段
階は、前記電気部品について定まる、前記試験パターン
のオフセット値を参照して前記アナログ信号の電圧レベ
ルを調整する段階を含んでもよい。

【００２７】本発明の試験方法の別の形態は、電気部品
に含まれるアナログ回路を試験するための信号と、前記
電気部品に含まれるデジタル回路を試験するための信号
を単一のタイミング信号をもとにデジタルデータの形で
生成する第１段階と、前記デジタルデータのうち前記ア
ナログ回路を試験するための信号に相当する部分をアナ
ログ信号に変換する第２段階と、前記デジタル回路を試
験するための信号に相当する部分については前記デジタ
ルデータを、前記アナログ回路を試験するための信号に
相当する部分については前記アナログ信号をそれぞれ前
記電気部品に供給する第３段階を含む。ここで、第１段
階は、シグマデルタ変調により前記アナログ回路を試験
するための信号を前記デジタルデータの一部として生成
してもよい。その場合、第２段階は低域透過処理又は帯
域透過処理を施すことによって前記デジタルデータの一
部を前記アナログ信号へ変換してもよい。

【００２８】なお、上記の発明の概要は、本発明の必要
な特徴の全てを列挙したものではなく、これらの特徴群
のサブコンビネーションもまた発明となりうる。

【００２９】

【発明の実施の形態】以下、発明の実施の形態を通じて
本発明を説明するが、以下の実施形態は特許請求の範囲
に係る発明を限定するものではなく、また実施形態の中
で説明されている特徴の組み合わせの全てが発明の解決
手段に必須であるとは限らない。

【００３０】図４は、本発明の１実施の形態に係る試験
装置の構成を示す図である。本試験装置は、クロック発
生部１１と、パターン発生器１３と、ピンデータセレク
タ１５と、波形整形器１７と、ピンエレクトロニクス１
９と、解析部２１と、供給時刻設定部の一例としての設
定部２３と、表示部２５と、入力部２７と、ＡＤコンバ
ータ２９と、格納制御部３１とを有する。

【００３１】クロック発生部１１は、試験装置全体のタ
イミングを制御するためのクロック信号を発生する。ま
た、クロック発生部１１は、前記のクロック信号のｍ／
ｎ（ただしｍ，ｎはｍ＞０、ｎ＞１なる整数）の周波数
をもつクロック分周信号を発生する。この分周は、フリ
ップフロップやシフトレジスタ、およびそれらと論理ゲ
ートの組合せによって実現できるほか、ＰＬＬ（phase
locked loop）によっても実現できる。なお、もとのク
ロック信号およびそれから生成されたクロック分周信号
を総括的に「基準クロック信号」とよび、特に必要がな
い限り、以下区別せずに用いる。

【００３２】パターン発生器１３は、パターンメモリ１
３Ａを有し、基準クロック信号に基づいて、パターンメ
モリ１３Ａに格納されている複数の試験パターンを発生
する。試験パターンは、基準クロック信号そのものに従
って発生してもよいし、基準クロック信号から所定の時
間遅れて発生してもよい。パターンメモリ１３Ａは、Ｄ
ＵＴ１００の入力用のアナログピンＡＰＩＮに供給する
アナログ信号の試験パターンを規定するデータ及びＤＵ
Ｔ１００の入力用のデジタルピンＤＰＩＮに供給するデ
ジタル信号の試験パターンを規定するデータを記憶す
る。

【００３３】本実施形態では、アナログ信号の試験パタ
ーンを規定するデータとして、ＤＵＴ１００に入力すべ
きアナログ信号の試験パターンをシグマデルタ（ΣΔ）
変調を含むデジタル変換により得られたビット列を用
い、当該ビット列の各ビットをメモリの１つのアドレス
に対応付けている。本実施形態では、当該ビット列を求
めるデジタル変換において基準クロック信号をサンプリ
ングクロックとしている。このため、サンプリングによ
り得られたアナログ信号の試験パターンのデータを、デ
ジタル信号の試験パターンのデータと容易に同期させる
ことができる。また、本実施形態では、パターン発生器
１３は、ＮＲＺ（nonreturn to zero）形式で試験パタ
ーンを出力する。すなわち、パターン発生器１３は、パ
ターンメモリ１３Ａのデータが論理値”１”の場合に
は、論理値”１”の試験パターンを出し続け、論理値”
０”の場合には、論理値”０”の試験パターンを出し続
ける。なお、シグマデルタ変調は、デルタシグマ（Δ
Σ）変調と呼ばれることもある。シグマデルタ変調につ
いては、例えば、ＡＤ／ＤＡ変換回路入門（相良岩男著
日刊工業新聞社刊）に記載されている。

【００３４】パターン発生器１３は、設定部２３により
設定された時刻に基づいて各試験パターンを発生する。
本実施形態では、パターン発生器１３は或る試験パター
ンを発生する時刻を基準として、他の試験パターンを発
生する時刻とのずれを算出し、当該時刻のずれに基づい
て各試験パターンを発生する。

【００３５】ピンデータセレクタ１５は、パターン発生
器１３から出力された複数の試験パターンをＤＵＴ１０
０の入力用のピン毎に振り分けて波形整形器１７に出力
する。波形整形器１７は、ピンデータセレクタ１５によ
り振り分けられた各試験パターンの波形を整形してピン
エレクトロニクス１９に出力する。

【００３６】ピンエレクトロニクス１９は、波形整形器
１７から出力された各試験パターンをＤＵＴ１００の所
定の入力用のピンに供給する。ピンエレクトロニクス１
９は、ＤＵＴ１００の入力用のアナログピンＡＰＩＮに
供給すべき試験パターンについては、アナログ信号に変
換して供給する。また、ピンエレクトロニクス１９はＤ
ＵＴ１００の出力用のピンから出力信号を受け取り、こ
れを解析部２１に出力する。

【００３７】図５は、本発明の１実施形態に係るピンエ
レクトロニクスの構成の第１例を示す図である。本ピン
エレクトロニクス１９は、ＤＵＴ１００の各ピンに対応
するピン毎エレクトロニクス２０を複数有する。各ピン
毎エレクトロニクス２０は、ドライバ２０Ａと、第１の
ローパスフィルタ（ＬＰＦ）２０Ｂ、第２のＬＰＦ２０
Ｃと、バッファ２０Ｄと、フィルタ切替部２０Ｅと、選
択回路の一例としてのアナログデジタル切替部２０Ｆ
と、入出力切替部２０Ｇとを有する。

【００３８】ドライバ２０Ａは、高電圧ＶＩＨと低電圧
ＶＩＬの間で動作し、波形整形器１７から入力された試
験パターンが論理値”１”の場合には、電圧ＶＩＨを出
力する一方、波形整形器１７から入力された試験パター
ンが論理値”０”の場合には、電圧ＶＩＬを出力する。
第１のＬＰＦ２０Ｂは、所定のカットオフ周波数以下の
信号を透過させる。第１のＬＰＦ２０Ｂによると、入力
されたデジタル信号がアナログ信号へ変換されて出力さ
れる。本実施形態では、第１のＬＰＦ２０Ｂはカットオ
フ周波数が２０ＫＨｚの音声信号用のフィルタである。
第２のＬＰＦ２０Ｃは、第１のＬＰＦ２０Ｂと特性が異
なるフィルタである。第２のＬＰＦ２０Ｃは、ローパス
フィルタであってもよく、またバンドパスフィルタであ
ってもよい。第２のＬＰＦ２０Ｃによると、入力された
デジタル信号がアナログ信号へ変換されて出力される。
本実施形態では、第２のＬＰＦ２０Ｃは、カットオフ周
波数が６ＭＨｚの映像信号用のフィルタである。バッフ
ァ２０Ｄは、前段及び後段の回路間の電気的相互作用に
よる悪影響を防ぐ。

【００３９】フィルタ切替部２０Ｅは、ドライバ２０Ａ
から出力された信号を第１のＬＰＦ２０Ｂまたは第２の
ＬＰＦ２０Ｃのいずれに導くかを切り替える。本実施形
態では、当該フィルタ切替部２０Ｅの属するピン毎エレ
クトロニクス２０に対応するＤＵＴ１００のピンが音声
信号入力用のアナログピンＡＰＩＮであれば、ドライバ
２０Ａから出力された信号が第１のＬＰＦ２０Ｂへ導か
れるように設定され、一方、ＤＵＴ１００のピンが映像
信号入力用のアナログピンＡＰＩＮであれば、ドライバ
２０Ａから出力された信号が第２のＬＰＦ２０Ｃへ導か
れるように設定される。

【００４０】アナログデジタル切替部２０Ｆは、ＤＵＴ
１００側に通す信号をアナログ信号またはデジタル信号
のいずれかに切り替える。本実施形態では、当該アナロ
グデジタル切替部２０Ｆの属するピン毎エレクトロニク
ス２０に対応するＤＵＴ１００のピンが入力用のデジタ
ルピンＤＰＩＮであれば、デジタル信号が通るようドラ
イバ２０Ａの出力が入出力切替部２０Ｇへ接続される。
一方、ＤＵＴ１００のピンが入力用のアナログピンＡＰ
ＩＮであれば、アナログ信号が通るようバッファ２０Ｄ
の出力が入出力切替部２０Ｇへ接続される。

【００４１】入出力切替部２０Ｇは、ＤＵＴ１００のピ
ンに信号を入力するか、またはＤＵＴ１００のピンから
の出力信号を受け取るかを切り替える。本実施形態で
は、当該入力出力切替部２０Ｇの属するピン毎エレクト
ロニクス２０に対応するＤＵＴ１００のピンが入力用で
あれば、試験パターンがＤＵＴ１００へ伝えられるよう
アナログデジタル切替部２０ＦとＤＵＴ１００の間の経
路が接続される。ＤＵＴ１００のピンが出力用であれ
ば、ＤＵＴ１００からの出力信号が解析部２１に伝えら
れるよう両者の間の経路が接続される。ＤＵＴ１００の
ピンが入出力共用であれば、以上のふたつの経路がとも
に接続され、試験パターンがＤＵＴ１００に伝えられる
と共に、ＤＵＴ１００からの出力信号が解析部２１へ伝
えられる。

【００４２】図４に戻り、解析部２１は、ピンエレクト
ロニクス１９を経由したＤＵＴ１００の出力信号に基づ
いて各種解析処理を行う。解析処理としては、前記出力
信号がアナログ信号であれば、周波数特性や、群遅延等
を検出してＤＵＴ１００の性質等を解析する。

【００４３】表示部２５は、パターンメモリ１３ａに格
納されている複数の試験パターンを規定するデータに基
づいて、各試験パターンを示すグラフを表示する。本実
施形態では、表示部２５は、複数の試験パターンを同一
の時間軸に関するグラフとして表示する。

【００４４】図６は、本発明の１実施形態に係る試験装
置の表示部による表示画面の一例を示す図である。表示
画面には、ＤＵＴ１００のデジタルピンＤＰＩＮであ
る”Ｄ１”、”ＣＬＯＣＫ”及び、”Ｄ２”の各ピンに
入力されるデジタル信号の試験パターンと、ＤＵＴ１０
０のアナログピンＡＰＩＮである”ＶＤＤ”、”Ｒｅｆ
１”、”ＡＩＮ１”の各ピンに入力されるアナログ信号
の試験パターンとが同一の時間軸に関するグラフとして
表示されている。

【００４５】設定部２３は、複数の試験パターンをＤＵ
Ｔ１００に供給すべき時刻を受け付ける。本実施形態で
は、マウス、キーボード等の図示しない入力装置により
ユーザから供給すべき時刻を受け付ける。例えば、設定
部２３は、図６に示す試験パターンのグラフがマウスに
よりドラッグされて移動された場合に、該当する試験パ
ターンを発生させる時刻として、表示されていた最初の
発生時刻に対して当該移動した距離に相当する時間分を
変更した時刻を受け付ける。

【００４６】入力部２７は、ＤＵＴ１００に供給すべき
アナログ信号の試験パターンを入力する。ＡＤコンバー
タ２９は、入力部２７により入力されたアナログ信号の
試験パターンをデジタル変換する。格納制御部３１は、
ＡＤコンバータ２９により前記アナログ信号の試験パタ
ーンから変換されたデジタル信号の試験パターンのビッ
ト列をパターンメモリ１３Ａへ格納する。

【００４７】図７は、本発明の１実施形態に係るＡＤコ
ンバータの構成の一例を示す図である。本ＡＤコンバー
タ２９は、２次ΣΔ変調を行う。ＡＤコンバータ２９
は、第１の加算器２９Ａ、第２の加算器２９Ｃと、第１
の遅延素子２９Ｂ、第２の遅延素子２９Ｄ、第３の遅延
素子２９Ｆと、比較器２９Ｅと、１ビットＤＡ回路２９
Ｇとを有している。第１の遅延素子２９Ｂは、第１の加
算器２９Ａから出力された信号を遅延させて第１の加算
器２９Ａに入力する。第２の遅延素子２９Ｄは、第２の
加算器２９Ｃから出力された信号を遅延させて第２の加
算器２９Ｃに入力する。第３の遅延素子２９Ｆは、比較
器２９Ｅから出力された信号を遅延させて、１ビットＤ
Ａ回路２９Ｇに入力する。１ビットＤＡ回路２９Ｇは、
第３の遅延素子２９Ｆから入力された信号をアナログ信
号に変換して、第１の加算器２９Ａ及び第２の加算器２
９Ｃに入力する。

【００４８】第１の加算器２９Ａは、入力部２７から入
力されたアナログ信号に、第１の遅延素子２９Ｂから出
力された信号を加算するとともに、１ビットＤＡ回路２
９Ｇから出力された信号を減算して出力する。第２の加
算器２９Ｃは、第１の加算器２９Ａから入力された信号
に、第２の遅延素子２９Ｄから出力された信号を加算す
るとともに、１ビットＤＡ回路２９Ｇから出力された信
号を減算して出力する。比較器２９Ｅは、基準クロック
信号に同期して第２の加算器２９Ｃから出力された信号
を比較し、比較結果を格納制御部３１に出力する。オー
バーサンプリングを実現するために、基準クロック信号
の周波数は、入力部２７から入力される信号が音声のア
ナログ信号である場合には例えば音声のアナログ信号の
周波数の６４倍程度、入力部２７から入力される信号が
映像のアナログ信号である場合には例えば映像のアナロ
グ信号の周波数の３２〜６４倍程度とする。

【００４９】図８は、本発明の１実施形態に係る試験装
置におけるアナログ信号の発生手順を示す図である。ま
ず、ＤＵＴ１００に供給する所望のアナログ信号の波形
を選定し（Ｓ１０）、アナログ信号をサンプリングする
場合のサンプリング周波数ｆｓを決定しておく（Ｓ１
２）。ここでサンプリング周波数ｆｓは、基準クロック
信号の周波数とする。そして、選定したアナログ信号
を、例えば、図示しない任意波形発生器により発生させ
て試験装置の入力部２７に入力する。

【００５０】入力部２７から入力されたアナログ信号は
ＡＤコンバータ２９に渡され、ＡＤコンバータ２９がク
ロック発生部１１から供給される基準クロック信号のサ
ンプリング周波数ｆｓに従って、当該アナログ信号をサ
ンプリングし、得られたデジタルデータを格納制御部３
１がパターンメモリ１３Ａに格納する。こうして、ＤＵ
Ｔ１００に供給するアナログ信号として必要な時間分、
例えば、供給するすべてのアナログ信号、または、アナ
ログ信号の１周期分などをパターンメモリ１３Ａに格納
する（Ｓ１４、Ｓ１６）。ＤＵＴ１００に供給するアナ
ログ信号の試験パターンが複数ある場合には、各試験パ
ターン信号について上記処理を繰り返し行う。

【００５１】その後、パターン発生器１３が基準クロッ
ク信号に基づいて、パターンメモリ１３Ａから複数の試
験パターンを規定するデータを取り出し、ピンデータセ
レクタ１５及び波形整形器１７を介してピンエレクトロ
ニクス１９に出力する。ピンエレクトロニクス１９はア
ナログ信号として供給すべき試験パターンをアナログ信
号に変換してＤＵＴ１００の入力用のアナログピンＡＰ
ＩＮに出力すると共に、デジタル信号として供給する試
験パターンをＤＵＴ１００の入力用のデジタルピンＤＰ
ＩＮに出力する。ここで、パターンメモリ１３Ａに格納
されているデータがアナログ信号の１周期分であれば、
パターン発生器１３はパターンメモリ１３Ａに格納され
ているデータを繰り返し出力する一方、パターンメモリ
１３Ａに格納されているデータがアナログ信号の全体で
あれば、パターン発生器１３はパターンメモリ１３Ａに
格納されデータをそれぞれ一度ずつ出力する（Ｓ１
８）。

【００５２】図９は、本発明の１実施形態に係るピンエ
レクトロニクスの構成の第２例を示す図である。ここで
図５同等の要素には同一の符号を付し、説明を省略す
る。本ピンエレクトロニクス１９は、ＤＵＴの各ピンに
対応するピン毎エレクトロニクス２０を複数有する。各
ピン毎エレクトロニクス２０は、ドライバ２０Ａと、バ
ッファ２０Ｄと、アナログデジタル切替部２０Ｆと、入
出力切替部２０Ｇと、ラッチ回路としてのフリップフロ
ップ２０Ｈと、ＬＰＦ２０Ｉとを有する。

【００５３】フリップフロップ２０Ｈは、波形整形器１
７から出力される試験パターンがＤピンに入力され、ク
ロックピンにクロック生成部１１から入力されるジッタ
低減用信号（Ｊ．Ｒ．：jitter reducer）が入力され
る。ジッタ低減用信号は、パターンメモリ１３Ａにされ
た当該アナログ信号を規定するデータのサンプリング信
号と同一周波数の信号であり、本実施形態では基準クロ
ック信号、またはそれに所定の遅延時間を持たせた信号
を用いる。一般にジッタの大きさはクロックサイクル中
のタイミングに依存する傾向にあり、ここではジッタが
小さくなるタイミングで試験パターンをラッチする。

【００５４】フリップフロップ２０Ｈは、ジッタ低減用
信号の上昇エッジごとに試験パターンをラッチして差動
出力する。すなわち、フリップフロップ２０Ｈは、入力
されたジッタ低減用信号に基づいて、Ｑピンから試験パ
ターンを出力すると共に、当該試験パターンの反転デー
タを／Ｑピンから出力する。これにより、入力される試
験パターンに発生しているジッタの影響を低減すること
ができる。ＬＰＦ２０Ｉは、フリップフロップ２０Ｈか
ら出力された試験パターンを差動入力し、当該差動入力
された試験パターンに基づいて、当該試験パターンをア
ナログ信号に変換して出力する。

【００５５】図１０は、本発明の１実施形態に係るピン
エレクトロニクスの構成の第３例を示す図である。本ピ
ンエレクトロニクス１９は、上記した図９に示す第２例
のピンエレクトロニクス１９のピン毎エレクトロニクス
２０に、増幅器２０Ｊ、２０Ｋを更に有する。増幅器２
０Ｊは、フリップフロップ２０ＨのＱピンとＬＰＦ２０
Ｉの一方の入力ピンとの間に備えられ、フリップフロッ
プ２０ＨのＱピンから出力される試験パターンの電圧レ
ベルを増幅して、ＬＰＦ２０Ｉに入力する。増幅器２０
Ｋは、フリップフロップ２０Ｈの／ＱピンとＬＰＦ２０
Ｉの他方の入力ピンとの間に備えられ、フリップフロッ
プ２０Ｈの／Ｑピンから出力される反転された試験パタ
ーンの電圧レベルを増幅して、ＬＰＦ２０Ｉに入力す
る。このピンエレクトロニクス１９によると、アナログ
信号に変換されるデジタル信号を増幅することにより、
アナログ信号の電圧レベルを増幅することができ、アナ
ログ信号の電圧レベルを直接増幅させるアナログアンプ
に比べ、構成が簡素化される。

【００５６】図１１は、本発明の１実施形態に係るピン
エレクトロニクスの構成の第４例を示す図である。ここ
で、ＤＵＴ１００は、入力されるアナログ信号のオフセ
ットを指定するオフセット信号を出力するｒｅｆピンを
有するものとする。本ピンエレクトロニクス１９のピン
毎エレクトロニクス２０は、ドライバ２０Ａと、ＬＰＦ
２０Ｌと入出力切替回路２０Ｇとを有する。

【００５７】ＬＰＦ２０Ｌは、所定のカットオフ周波数
以下の信号を透過させることにより、ドライバ２０Ａか
ら入力されたデジタル信号の試験パターンをアナログ信
号へ変換すると共に、ＤＵＴ１００のｒｅｆピンから入
力されたオフセット信号に基づいて、当該アナログ信号
にオフセットを加えてＤＵＴ１００の所定のピンに出力
する。

【００５８】図１２は、本発明の１実施形態に係るピン
エレクトロニクスの出力信号を示す図である。図１２
は、図１１に示すピンエレクトロニクス１９により出力
される試験パターンを示す。同図に示すように、ピンエ
レクトロニクス１９からオフセット（ｒｅｆ）が加えら
れた試験パターンがＤＵＴ１００に出力されている。こ
のように本ピンエレクトロニクス１９によると、ＤＵＴ
１００に適切な電圧レベルのアナログ信号を供給するこ
とができる。

【００５９】図１３は、本発明の１実施形態に係るピン
エレクトロニクスの構成の第５例を示す図である。ここ
で、ＤＵＴ１００は、内部の基準の電圧レベルを規定す
る信号を入力すべきｒｅｆピンを有するものとする。ピ
ン毎エレクトロニクス２０は、ドライバ２０Ａと、ＬＰ
Ｆ２０Ｍと、入出力切替回路２０Ｇと、オフセット信号
発生部２０Ｎとを有する。

【００６０】オフセット信号発生部２０Ｎは、ＤＵＴ１
００における基準電圧レベルを規定する信号を、ＤＵＴ
１００のｒｅｆピン及びＬＰＦ２０Ｍに供給する。ＬＰ
Ｆ２０Ｍは、所定のカットオフ周波数以下の信号を透過
させることにより、ドライバ２０Ａから入力されたデジ
タル信号の試験パターンをアナログ信号へ変換すると共
に、オフセット信号発生部２０Ｎから入力された信号に
基づいて、当該アナログ信号にオフセットを加えてＤＵ
Ｔ１００の所定のピンに出力する。

【００６１】本発明は上記の実施形態に限定されるもの
ではなく、種々の変形が可能である。

【００６２】第１の例として、上記実施形態では、ピン
エレクトロニクス１９のピン毎ピンエレクトロニクス２
０のすべてを同じ構成にしていたが、ピン毎エレクトロ
ニクスの少なくとも１つを上記の構成にしてもよい。

【００６３】第２の例として、上記実施形態では、ピン
毎エレクトロニクス２０をアナログ信号とデジタル信号
の試験パターンを選択できる構成にしていたが、いずれ
か一方の試験パターンを出力する構成としてもよい。

【００６４】第３の例として、図４に示した試験装置の
構成は自由度が高い。たとえば、パターン発生器１３と
ピンエレクトロニクス１９だけで試験装置を構成するこ
ともできる。それらに加え、図４の任意の要素を追加し
たものも試験装置とすることができる。例えば、解析部
２１は試験装置の一部でもよいし、外付けとしてもよ
い。解析部２１は、解析全般を制御するＣＰＵなどの制
御ユニットと、ＤＵＴ１００の出力信号とその期待値信
号を比較する比較器と、比較の結果を記録するためのメ
モリなどを含んでもよい。

【００６５】第４の例として、図４等においてＤＵＴ１
００を搭載する部分にデバイスマウンタを設けてもよ
い。そのマウンタを含むユニットを試験装置の一部とし
てもよいし、試験装置とは別のユニットとしてもよい。
後者の場合、試験装置とマウンタユニットを会わせて試
験システムとしてもよい。

【００６６】第５の例として、図５のピンエレクトロニ
クス１９の構成も自由度が高い。例えば、ドライバ２０
Ａは状況によっては不要である。ＬＰＦも２個ではなく
３個以上でもよい。また、ＬＰＦの代わりに帯域通過フ
ィルタ（バンドパスフィルタ）を用いてもよい。フィル
タ切替部２０Ｅ、アナログデジタル切替部２０Ｆ、入出
力切替部２０Ｇはデップスイッチ、ロータリースイッチ
等の一般的な機械スイッチで構成してもよいし、ＴＴＬ
やＭＯＳのトライステートバッファやＭＯＳスイッチ等
の電気スイッチで構成してもよい。

【００６７】第６の例として、図６のタイミングチャー
ト表示において、信号ごとに時間軸の拡大および縮小可
能な構成としてもよい。一般に高速な論理信号に比べて
電源電圧の変化などは非常に遅いため、例えば図６の電
源電圧「ＶＤＤ」のみの表示スケールを例えばミリ秒の
オーダーに設定してもよい。その場合、高速のクロック
信号「ＣＬＯＣＫ」を例えばナノ秒のオーダーに設定す
ればよい。

【００６８】以上、本発明を実施の形態を用いて説明し
たが、本発明の技術的範囲は上記実施の形態に記載の範
囲には限定されない。上記実施の形態に、多様な変更ま
たは改良を加えることができることが当業者に明らかで
ある。その様な変更または改良を加えた形態も本発明の
技術的範囲に含まれ得ることが、特許請求の範囲の記載
から明らかである。

【００６９】

【発明の効果】本発明によれば、容易且つ安価に複数の
アナログ信号を電気部品に供給することができる。ま
た、アナログ信号とデジタル信号とを容易且つ高精度に
同期させて電気部品に供給することができる。

【図面の簡単な説明】

【図１】 従来の試験装置の構成を示す図である。

【図２】 従来の任意波形発生部の構成を示す図であ
る。

【図３】 従来の試験装置におけるアナログ信号の発生
手順を示す図である。

【図４】 発明の１実施形態に係る試験装置の構成を示
す図である。

【図５】 本発明の１実施形態に係るピンエレクトロニ
クスの構成の第１例を示す図である。

【図６】 本発明の１実施形態に係る試験装置の表示部
による表示の一例を示す図である。

【図７】 本発明の１実施形態に係るＡＤコンバータの
構成の一例を示す図である。

【図８】 本発明の１実施形態に係る試験装置における
アナログ信号の発生手順を示す図である。

【図９】 本発明の１実施形態に係るピンエレクトロニ
クスの構成の第２例を示す図である。

【図１０】 本発明の１実施形態に係るピンエレクトロ
ニクスの構成の第３例を示す図である。

【図１１】 本発明の１実施形態に係るピンエレクトロ
ニクスの構成の第４例を示す図である。

【図１２】 本発明の１実施形態に係るピンエレクトロ
ニクスの出力するアナログ信号を示す図である。

【図１３】 本発明の１実施形態に係るピンエレクトロ
ニクスの構成の第５例を示す図である。

【符号の説明】

１１ クロック発生部 １３ パターン発生器 １３Ａ パターンメモリ １５ ピンデータセレクタ １７ 波形整形器 １９ ピンエレクトロニクス ２１ 解析部 ２３ 設定部 ２５ 表示部 ２７ 入力部 ２９ ＡＤコンバータ ３１ 格納制御部

Claims (26)

【特許請求の範囲】
1. 【請求項１】 複数の入力ピンを有する電気部品の電気
   的試験をする試験装置であって、 前記電気部品に供給する試験パターンを規定するデータ
   に基づいて、前記電気部品の前記複数の入力ピンに対し
   て入力すべき複数の試験パターンをデジタル信号で発生
   するパターン発生器と、 前記複数の試験パターンの少なくとも１つについて発生
   されたデジタル信号をアナログ信号に変換する第１フィ
   ルタと、 を含み、前記アナログ信号の試験パターンを含む複数の
   試験パターンが前記電気部品に供給されることを特徴と
   する試験装置。
2. 【請求項２】 前記試験パターンを規定するデータを記
   憶するパターンメモりを更に含むことを特徴とする請求
   項１に記載の試験装置。
3. 【請求項３】 前記パターンメモリは、前記電気部品に
   アナログ信号として供給される前記試験パターンを規定
   するデータ、及び電気部品にデジタル信号として供給さ
   れる前記試験パターンを規定するデータを記憶すること
   を特徴とする請求項２に記載の試験装置。
4. 【請求項４】 前記電気部品に供給される前記アナログ
   信号の試験パターン、及び前記デジタル信号の試験パタ
   ーンを同一の時間軸に関するグラフとして表示する表示
   部を更に備えることを特徴とする請求項３に記載の試験
   装置。
5. 【請求項５】 前記アナログ信号の試験パターン及び前
   記デジタル信号の試験パターンを前記電気部品に供給す
   べき時刻を設定する供給時刻設定部を更に備え、 前記パターン発生器は、前記供給すべき時刻に基づいて
   前記試験パターンを発生することを特徴とする請求項３
   または４に記載の試験装置。
6. 【請求項６】 クロック信号を発生するクロック発生器
   を更に備え、 前記パターン発生器は、前記クロック信号に基づいて、
   前記複数の試験パターンを発生することを特徴とする請
   求項２乃至５のいずれかに記載の試験装置。
7. 【請求項７】 前記パターンメモリは、前記電気部品に
   アナログ信号として供給される前記試験パターンを規定
   するデータを、自己の１つのアドレスについて１ビット
   ずつ格納し、 前記パターン発生器は、前記クロック信号に基づいて、
   前記各アドレスに格納された１ビットのデータを順次読
   み出して前記試験パターンを発生することを特徴とする
   請求項６に記載の試験装置。
8. 【請求項８】 前記パターンメモリは、前記電気部品に
   供給すべきアナログ信号の前記試験パターンを、所定の
   サンプリングクロックに従ってデジタル変換して得られ
   るビット列を記憶することを特徴とする請求項２乃至７
   のいずれかに記載の試験装置。
9. 【請求項９】 前記パターンメモリは、シグマデルタ変
   調を含むデジタル変換により得られるビット列を記憶す
   ることを特徴とする請求項８に記載の試験装置。
10. 【請求項１０】 前記サンプリングクロックは、前記ク
    ロック信号のｍ／ｎ（ただしｍ，ｎはｍ＞０、ｎ＞１な
    る整数）の周波数であることを特徴とする請求項８また
    は９に記載の試験装置。
11. 【請求項１１】 前記サンプリングクロックと同一周波
    数のジッタ低減用信号を発生するジッタ低減信号発生器
    と、 前記ジッタ低減用信号に同期して、少なくとも１つの前
    記デジタル信号の試験パターンを出力するラッチ回路と
    を更に備え、 前記第１フィルタは、前記ラッチ回路により出力された
    前記試験パターンをアナログ信号に変換することを特徴
    とする請求項８乃至１０のいずれかに記載の試験装置。
12. 【請求項１２】 前記ラッチ回路は、前記ジッタ低減用
    信号に基づいて、前記試験パターンを差動出力し、 前記第１フィルタは、前記差動出力された前記試験パタ
    ーンをアナログ信号に変換することを特徴とする請求項
    １１に記載の試験装置。
13. 【請求項１３】 前記ラッチ回路により出力されたデジ
    タル信号の前記試験パターンの電圧レベルを調整して出
    力するドライバを更に有し、 前記第１フィルタは、前記ドライバにより出力された前
    記試験パターンをアナログ信号に変換することを特徴と
    する請求項１１または１２に記載の試験装置。
14. 【請求項１４】 前記パターン発生器で発生された前記
    デジタル信号の試験パターン、または、前記第１フィル
    タにより前記デジタル信号の試験パターンから変換され
    た前記アナログ信号の試験パターンのいずれかを選択し
    て前記電気部品に提供する選択回路を更に有することを
    特徴とする請求項１乃至１３のいずれかに記載の試験装
    置。
15. 【請求項１５】 前記第１フィルタと異なる特性を有
    し、前記パターン発生器で発生された前記デジタル信号
    の前記試験パターンをアナログ信号に変換する第２フィ
    ルタと、 前記第１フィルタおよび前記第２フィルタにより変換さ
    れた前記アナログ信号の試験パターンのいずれかを前記
    電気部品に提供するフィルタ切替部と、を更に有するこ
    とを特徴とする請求項１乃至１４のいずれかに記載の試
    験装置。
16. 【請求項１６】 前記電気部品は、供給される前記試験
    パターンのオフセットに関するオフセット信号を出力
    し、 前記第１フィルタは、前記オフセット信号に基づいて、
    出力する前記アナログ信号の電圧レベルを調整すること
    を特徴とする請求項１乃至１５のいずれかに記載の試験
    装置。
17. 【請求項１７】 前記電気部品は、供給される前記試験
    パターンのオフセットを規定するオフセット信号を入力
    し、 前記オフセット信号を前記電気部品に供給するオフセッ
    ト信号発生部を更に備え、 前記第１フィルタは、前記オフセット信号に基づいて、
    出力する前記アナログ信号の電圧レベルを調整すること
    を特徴とする請求項１乃至１５のいずれかに記載の試験
    装置。
18. 【請求項１８】 前記電気部品に供給すべき前記アナロ
    グ信号の試験パターンを入力する入力部と、 入力された前記アナログ信号の試験パターンを、所定の
    サンプリングクロックに従ってデジタル変換してビット
    列を得るコンバータと、 デジタル変換により得られた前記ビット列の格納処理を
    行う試験パターン格納制御部と、 を更に有することを特徴とする請求項１乃至１７のいず
    れかに記載の試験装置。
19. 【請求項１９】 前記コンバータは、シグマデルタ変調
    を含むデジタル変換を行うことを特徴とする請求項１８
    に記載の試験装置。
20. 【請求項２０】 前記サンプリングクロックは、前記ク
    ロック信号のｍ／ｎ（ただしｍ，ｎはｍ＞０、ｎ＞１な
    る整数）の周波数であることを特徴とする請求項１８ま
    たは１９に記載の試験装置。
21. 【請求項２１】 複数の入力ピンを有する電気部品の電
    気的試験をする試験方法であって、 前記電気部品に供給する試験パターンを規定するデータ
    に基づいて、前記複数の入力ピンに入力すべき複数の試
    験パターンをデジタル信号で発生する段階と、前記複数
    の試験パターンの少なくとも１つについて発生されたデ
    ジタル信号をアナログ信号に変換する段階と、 前記アナログ信号に関する試験パターンを含む複数の試
    験パターンを前記電気部品に供給する段階と、 を備えたことを特徴とする試験方法。
22. 【請求項２２】 前記電気部品に供給される前記アナロ
    グ信号の試験パターン及び前記デジタル信号の試験パタ
    ーンを同一の時間軸に関するグラフとして表示する段階
    を更に備えることを特徴とする請求項２１に記載の試験
    方法。
23. 【請求項２３】 前記アナログ信号の試験パターン及び
    前記デジタル信号の試験パターンを前記電気部品に供給
    すべき時刻を設定する段階を更に備えることを特徴とす
    る請求項２１または２２に記載の試験方法。
24. 【請求項２４】 前記変換する段階は、前記電気部品に
    ついて定まる、前記試験パターンのオフセット値を参照
    して前記アナログ信号の電圧レベルを調整する段階を含
    むことを特徴とする請求項２１乃至２３のいずれかに記
    載の試験方法。
25. 【請求項２５】 電気部品の電気的試験をする試験方法
    であって、 前記電気部品に含まれるアナログ回路を試験するための
    信号と、前記電気部品に含まれるデジタル回路を試験す
    るための信号を単一のタイミング信号をもとにデジタル
    データの形で生成する第１段階と、 前記デジタルデータのうち前記アナログ回路を試験する
    ための信号に相当する部分をアナログ信号に変換する第
    ２段階と、 前記デジタル回路を試験するための信号に相当する部分
    については前記デジタルデータを、前記アナログ回路を
    試験するための信号に相当する部分については前記アナ
    ログ信号をそれぞれ前記電気部品に供給する第３段階
    と、を含むことを特徴とする試験方法。
26. 【請求項２６】 前記第１段階は、シグマデルタ変調に
    より前記アナログ回路を試験するための信号を前記デジ
    タルデータの一部として生成し、 前記第２段階は低域透過処理又は帯域透過処理を施すこ
    とによって前記デジタルデータの一部を前記アナログ信
    号へ変換することを特徴とする請求項２５に記載の方
    法。