JP4365970B2 - 任意波形発生装置及びこの任意波形発生装置を備えた試験装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、所望の波形を発生することができる任意波形発生装置及びこの任意波形発生装置を備えた試験装置に関し、詳しく言うと、アナログ量（信号）をデジタル量（信号）に変換するアナログ−デジタル変換部（以下、Ａ／Ｄ変換部と称す）を試験するための各種の試験波形を発生する際に使用して好適な任意波形発生装置及びこの任意波形発生装置を備えた試験装置に関する。
【０００２】
【従来の技術】
アナログ量をデジタル量に変換するＡ／Ｄ変換部を有する種々の電気／電子部品、回路等を試験する試験装置は、これら電気／電子部品、回路等のＡ／Ｄ変換部を試験するための各種のアナログの試験波形を発生することができる任意波形発生装置を備えている。従来のこの種の任意波形発生装置の一例を図１４にブロック図で示す。
【０００３】
図１４に示す任意波形発生装置１０は、各種のアナログ試験波形を発生するのに必要なデジタル波形データ系列（所定の順序で並べられた一連のデジタル波形データ）が予め格納される波形メモリ２０と、所定の周期で基準クロックを発生する基準クロック発生器２２と、デジタル量をアナログ量に変換するデジタル−アナログ変換部（以下、Ｄ／Ａ変換部と称す）２４と、このＤ／Ａ変換部２４から出力される一連のアナログ量から所定の周波数成分を除去したアナログの試験波形を出力する波形出力部２６とによって構成されている。
【０００４】
基準クロック発生器２２は波形メモリ２０とＤ／Ａ変換部２４とに基準クロック（サンプリングクロック）を供給する。波形メモリ２０に基準クロックが供給されると、この基準クロックに同期して、格納されたデジタル波形データ系列が所定の順序で波形メモリ２０から読み出されてＤ／Ａ変換部２４に供給される。Ｄ／Ａ変換部２４は入力されたデジタル波形データ系列を基準クロックに同期させて順次に、対応する振幅のアナログ量、この例では電圧値、に変換し、これら一連の電圧値を供給される基準クロックと同期状態で出力する。波形出力部２６はＤ／Ａ変換部２４から供給された一連の電圧出力から所定の周波数成分を除去したアナログの試験波形を生成し、出力端子１２を通じて被試験デバイス（Ａ／Ｄ変換部を有する電気／電子部品、回路等）に供給する。
【０００５】
基準クロック発生器２２から発生される基準クロックの周期が１ｎｓであるときに、上記構成の任意波形発生装置１０によって発生される試験波形の一例を図１５に示す。図１５（Ａ）はＤ／Ａ変換部２４から基準クロックに同期させて順次に出力される一連の電圧値を示し、図１５（Ｂ）は、図１５（Ａ）に示す一連の電圧値から所定の周波数成分が除去されて波形出力部２６から出力されるアナログの試験波形を示す。図１５において、縦軸は振幅値（この例では電圧値）を示し、横軸は時間（ｎｓ）を示す。
【０００６】
任意波形発生装置１０のＤ／Ａ変換部２４は、変換した一連の電圧値を基準クロックに同期させて出力するから、このＤ／Ａ変換部２４は、図１５（Ａ）から明瞭なように、基準クロックの周期（１ｎｓ）で変化する電圧値を出力する。即ち、Ｄ／Ａ変換部２４は、基準クロックの時間間隔（隣接する２つの基準クロック間の時間、従って、基準クロックの周期に相当する時間）毎に、被試験デバイスに供給すべきアナログ波形の近似値を発生し、波形出力部２６においてこれら一連の近似値をアナログ波形に整形している。ここで、本明細書では基準クロックの時間間隔をサンプリング時間と呼ぶことにし、上記任意波形発生装置１０のサンプリング時間をＴｓとする。
【０００７】
上記構成の任意波形発生装置１０から周波数の高いアナログの試験波形を高い精度で発生させるには、基準クロックの周期を短くしてサンプリング時間Ｔｓをさらに短くする必要がある。しかしながら、一般に、サンプリング時間を短くすると、即ち、サンプリングレートを上げると、Ｄ／Ａ変換部の分解能が低下するため、サンプリングレートを上げることは困難であった。
このため、分解能の低下をもたらさない範囲のサンプリング時間Ｔｓで動作するＤ／Ａ変換部を複数個使用して全体のサンプリング時間を短くし、周波数の高いアナログの試験波形を発生させることができる任意波形発生装置が提案されている。その一例を図１６に示す。
【０００８】
この任意波形発生装置１１は、各種のアナログ試験波形を発生するのに必要なデジタル波形データ系列が予め格納される波形メモリ２０と、所定の周期で基準クロックを発生する基準クロック発生器２２と、デジタル量をアナログ量に変換する複数のＮ個（Ｎは２以上の整数）のＤ／Ａ変換部ＤＡＣ１、ＤＡＣ２、・・・、ＤＡＣＮと、波形メモリ２０から読み出されたデジタル波形データ系列をＮ個のＤ／Ａ変換部ＤＡＣ１、ＤＡＣ２、・・・、ＤＡＣＮに順次に振り分ける分配器３０と、Ｎ個のＤ／Ａ変換部ＤＡＣ１〜ＤＡＣＮからそれぞれ出力されるアナログ量を順次に切り換えて出力する信号切り換え部３２と、この信号切り換え部３２から順次に出力されるアナログ量から所定の周波数成分が除去されたアナログの試験波形を出力する波形出力部２６とを備えている。
【０００９】
Ｎ個のＤ／Ａ変換部ＤＡＣ１〜ＤＡＣＮのそれぞれは、上記Ｄ／Ａ変換部２４と同様に、サンプリング時間Ｔｓで動作するから、基準クロック発生器２２からＴｓ／Ｎの周期で基準クロックを発生させ、波形メモリ２０、分配器３０、Ｎ個のＤ／Ａ変換部ＤＡＣ１〜ＤＡＣＮ及び信号切り換え部３２にそれぞれこの基準クロックを供給する。波形メモリ２０に基準クロックが供給されると、この基準クロックに同期して、格納されたデジタル波形データ系列が所定の順序で波形メモリ２０から読み出されて分配器３０に供給される。分配器３０は受信したデジタル波形データ系列を基準クロックに同期させてＮ個のＤ／Ａ変換部ＤＡＣ１〜ＤＡＣＮに順次に分配する。例えば、デジタル波形データ系列が｛ｘ0 、ｘ1 、ｘ2 、ｘ3 、・・・、ｘN-1 、ｘN 、ｘN+1 、ｘN+2 、・・・｝であるとすると、分配器３０は、基準クロックに同期させて、Ｄ／Ａ変換部ＤＡＣ１には波形データ｛ｘ0 、ｘN 、・・・｝を、Ｄ／Ａ変換部ＤＡＣ２には波形データ｛ｘ1 、ｘN+1 、・・・｝を、Ｄ／Ａ変換部ＤＡＣ３には波形データ｛ｘ2 、ｘN+2 、・・・｝を、・・・、Ｄ／Ａ変換部ＤＡＣＮには波形データ｛ｘN-1 、ｘ2N-1 、・・・｝を供給する。即ち、分配器３０はＴｓ／Ｎの周期でＮ個のＤ／Ａ変換部に対して波形データを順番に供給するから、各Ｄ／Ａ変換部はＮ個置きに波形データを受信することになる。
【００１０】
Ｎ個のＤ／Ａ変換部ＤＡＣ１〜ＤＡＣＮは受信したデジタル波形データをそれに対応する振幅のアナログ量、この例では電圧値、にそれぞれ変換し、基準クロックと同期状態で信号切り換え部３２に出力する。この場合、Ｄ／Ａ変換部ＤＡＣ１〜ＤＡＣＮに供給される基準クロックはクロック分配器３４によりＴｓ／Ｎの周期で順次に振り分けられてこれらＤ／Ａ変換部ＤＡＣ１〜ＤＡＣＮに供給されるから、Ｄ／Ａ変換部ＤＡＣ１〜ＤＡＣＮからそれぞれ出力されるサンプリング時間Ｔｓの電圧波形はそれらの位相がＴｓ／Ｎだけ順次にずれている。
【００１１】
信号切り換え部３２はＤ／Ａ変換部ＤＡＣ１〜ＤＡＣＮから出力されるＮ個の電圧値を基準クロックと同期状態で、従って、Ｔｓ／Ｎのサンプリング時間で順番に出力する。波形出力部２６はＴｓ／Ｎのサンプリング時間のＮ個の電圧出力から所定の周波数成分を除去したアナログの試験波形を生成し、被試験デバイスに供給する。かくして、上記構成の任意波形発生装置１１においては全体のサンプリング時間がＴｓの１／Ｎになるから、サンプリングレートを大幅に上げることができる。
【００１２】
上記構成の任意波形発生装置１１において、サンプリング時間Ｔｓが１ｎｓである４つ（Ｎ＝４）のＤ／Ａ変換部ＤＡＣ１〜ＤＡＣ４を使用した場合に、出力したいアナログ波形が図１７（Ａ）に示す波形であるときに、信号切り換え部３２から発生できる近似波形の一例を図１７（Ｂ）に示す。図１７において、縦軸は振幅値（この例では電圧値）を示し、横軸は時間（ｎｓ）を示す。
Ｄ／Ａ変換部は４つであるので、基準クロックはＴｓ／４＝250ｐｓの周期で発生される。図１７（Ａ）に示すアナログ波形は、時刻０で電圧値０Ｖ、時刻0.25ｎｓで電圧値１Ｖ、時刻0.5ｎｓで電圧値０Ｖ、時刻0.75ｎｓで電圧値０Ｖ、時刻１ｎｓで電圧値０Ｖ、時刻1.25ｎｓで電圧値−0.707Ｖ、時刻1.5ｎｓで電圧値−0.707Ｖ、時刻1.75ｎｓで電圧値０Ｖと時間の経過に伴って電圧値が変化している。よって、このアナログ波形を近似するデジタル波形データ系列は電圧値｛0、1、0、0、0、−0.707、−0.707、0｝（Ｖ）に対応するデジタル波形データ系列となる。このデジタル波形データ系列は波形メモリ２０から読み出されて分配器３０に供給されるから、分配器３０は、250ｐｓの基準クロックに同期させて、Ｄ／Ａ変換部ＤＡＣ１には｛0、0｝（Ｖ）に対応するデジタル波形データを、Ｄ／Ａ変換部ＤＡＣ２には｛1、−0.707｝（Ｖ）に対応する波形データを、Ｄ／Ａ変換部ＤＡＣ３には｛0、−0.707｝（Ｖ）に対応する波形データを、Ｄ／Ａ変換部ＤＡＣ４には｛0、0｝（Ｖ）に対応する波形データを供給する。一方、信号切り換え部３２は４つのＤ／Ａ変換部ＤＡＣ１〜ＤＡＣ４の電圧出力をＴｓ／４＝250ｐｓ毎に切り換えて順番に出力するから、図１７（Ｂ）に示すように、サンプリング時間250ｐｓ毎に｛0、1、0、0、0、−0.707、−0.707、0｝（Ｖ）と電圧値が変化するアナログ波形が信号切り換え部３２から出力されることになる。かくして、装置全体のサンプリング時間をＴｓ／４＝250ｐｓに、従って、１つのＤ／Ａ変換部のサンプリング時間Ｔｓの１／４に、大幅に短縮することができる。
【００１３】
上述のように、出力したいアナログ波形をデジタル的にサンプリングし、このサンプリングしたデジタル波形データをＤ／Ａ変換部に入力し、アナログ波形に変換すると、変換されたアナログ波形にサンプリングレートに応じた零次ホールド特性が現れる。図１８はこの零次ホールドを説明するための図であり、図１８（Ａ）は出力したいアナログ波形ｘ（ｔ）を示し、このアナログ波形ｘ（ｔ）をサンプリングしたデジタル波形データをＤ／Ａ変換部ＤＡＣにおいてアナログ量に変換すると、図１８（Ｂ）に示すような多数の矩形波（パルス）を合成したアナログ波形が得られる。このアナログ波形の零次ホールド（各矩形波の平坦部分）の周波数特性は次式で表すことができる。
【００１４】
【数１】
Ｎ個のＤ／Ａ変換部を使用して全体のサンプリング時間を１／Ｎに短縮した上記任意波形発生装置の場合にも、各Ｄ／Ａ変換部から出力される矩形波の持続時間はＴｓであるから、零次ホールドはＴｓのままであり、零次ホールドの周波数はサンプリングレートの上昇に伴って高くなっていない。
【００１５】
ところで、上述した任意波形発生装置は、大規模集積回路（ＬＳＩ：Large Scale Integrated Circuit）を含む半導体集積回路（以下、ＩＣと称す）を試験する半導体集積回路試験装置（ＩＣ試験装置）にも使用されている。周知のように、この技術分野では、ＩＣは、論理回路部分（ロジック部分）が主要であるものをロジックＩＣと呼び、メモリ部分が主要であるものをメモリＩＣと呼んでいる。また、ロジック部分とメモリ部分とが１つのチップに混在したＩＣはシステムＬＳＩ、システム・オン・チップ（ＳＯＣ）等と呼ばれている。このようなロジック部分とメモリ部分とが１つのチップに混在したＩＣ（以下、ロジック／メモリ混在ＩＣと称す）を試験する場合には、試験パターン信号としてデジタル信号だけでなく、アナログ信号も印加する必要がある。
【００１６】
図１９に従来から用いられている一般的なＩＣ試験装置（以後、ＩＣテスタと称す）の概略の構成を示す。例示のＩＣテスタはＩＣテスタ本体１００とテストヘッド２００とによって構成されており、ＩＣテスタ本体１００は、この例では、制御器１０１と、タイミング発生器１０２と、パターン発生器１０３と、波形フォーマッタ１０４と、ドライバ１０５と、コンパレータ１０６と、論理比較器１０７と、不良解析メモリ１０８と、電圧発生器１０９とを具備する。
【００１７】
テストヘッド２００はＩＣテスタ本体１００とは別体に構成され、通常、その上部に所定個数のＩＣソケット（図示せず）が装着されている。また、テストヘッド２００の内部には、この技術分野でピンカードと呼ばれているプリント基板が収納されており、通常、ＩＣテスタ本体１００のドライバ１０５及びコンパレータ１０６を含む回路はこのピンカードに実装されている。一般に、テストヘッド２００は、この技術分野でハンドラと呼ばれているＩＣ搬送及び処理装置のテスト部に取り付けられ、テストヘッド２００とＩＣテスタ本体１００とはケーブル、光ファイバ等の信号伝送手段によって電気的に接続される。
【００１８】
被試験ＩＣ３００はテストヘッド２００のＩＣソケットに装着され、このＩＣソケットを通じて、ＩＣテスタ本体１００から被試験ＩＣ３００に試験パターン信号が印加され、また、被試験ＩＣ３００からの応答信号がＩＣテスタ本体１００に供給され、被試験ＩＣ３００の試験、測定が行われる。
制御器１０１はコンピュータシステムによって構成されており、ユーザ（プログラマ）が作成したテストプログラムが予め格納され、このテストプログラムに従ってＩＣテスタ全体の制御を行う。制御器１０１は、テスタバス１１１を通じてタイミング発生器１０２、パターン発生器１０３、波形フォーマッタ１０４、論理比較器１０７、不良解析メモリ１０８、電圧発生器１０９等と接続されており、これらタイミング発生器１０２、パターン発生器１０３、波形フォーマッタ１０４、論理比較器１０７、不良解析メモリ１０８、電圧発生器１０９等は端末として動作し、制御器１０１から出力される制御命令に従って被試験ＩＣ３００の試験を実行する。
【００１９】
例えば、被試験ＩＣ３００のメモリ部分の試験は次のようにして行われる。
パターン発生器１０３には、試験開始前に、制御器１０１に格納されているテストプログラムに記述されたパターン発生順序が予め格納され、パターン発生器１０３は、制御器１０１からテスト開始命令が与えられると、この格納されたパターン発生順序に従って被試験ＩＣ３００に印加すべき試験パターンデータを出力する。このパターン発生器１０３には、一般に、ＡＬＰＧ（Algorithmic Pattern Generator）が用いられる。ＡＬＰＧとは、半導体デバイス（例えばＩＣ）に印加する試験パターンを、内部の演算機能を持ったレジスタを用いて、演算により発生するパターン発生器のことである。
【００２０】
タイミング発生器１０２には、試験開始前に、制御器１０１に格納されているテストプログラムに記述されたテスト周期毎に出力するタイミングデータが予め格納され、タイミング発生器１０２は、この格納されたタイミングデータに従って、各テスト周期毎にクロックパルスを出力する。このクロックパルスは、波形フォーマッタ１０４、論理比較器１０７等に与えられる。
波形フォーマッタ１０４は、パターン発生器１０３が出力する試験パターンデータと、タイミング発生器１０２が出力するクロックパルスとに基づいて、論理波形の立ち上がりのタイミング及び立ち下がりのタイミングを規定し、Ｈ論理（論理“１”）及びＬ論理（論理“０”）に変化する実波形を持つ試験パターン信号を生成し、ドライバ１０５を通じて被試験ＩＣ３００にこの試験パターン信号を印加する。
【００２１】
ドライバ１０５は、波形フォーマッタ１０４が出力する試験パターン信号の振幅を所望の振幅（Ｈ論理、即ち、論理“１”の電圧ＶＩＨ及びＬ論理、即ち、論理“０”の電圧ＶＩＬ）に規定してテストヘッド２００のＩＣソケットに印加し、被試験ＩＣ３００を駆動する。
コンパレータ１０６は被試験ＩＣ３００が出力する応答信号の論理値が正規の電圧値を持つか否かを判定する。つまり、Ｈ論理の電圧が規定の電圧値ＶＯＨ以上の値を示すか、及びＬ論理の電圧が規定の電圧値ＶＯＬ以下の値を示すかを判定する。
【００２２】
判定結果が良である場合にコンパレータ１０６から出力される判定結果の出力信号は論理比較器１０７に入力され、この論理比較器１０７においてパターン発生器１０３から与えられる期待値パターンデータと比較され、被試験ＩＣ３００が正常な応答信号を出力したか否かが判定される。論理比較器１０７の比較結果は不良解析メモリ１０８に取り込まれる。
電圧発生器１０９は、制御器１０１から送られて来る設定値に応じて、ドライバ１０５に印加する振幅電圧ＶＩＨ及びＶＩＬと、コンパレータ１０６に印加する比較電圧ＶＯＨ及びＶＯＬを発生する。その結果、ドライバ１０５からは被試験ＩＣ３００の規格に合致した振幅値を持つ駆動信号が発生され、また、コンパレータ１０６において被試験ＩＣ３００の応答信号が被試験ＩＣ３００の規格に合致した電圧の論理値を有しているか否かを判定することができる。
【００２３】
上述した任意波形発生装置は、例えばＩＣテスタにおいて被試験ＩＣ３００のアナログ部分を試験する際に使用される。
【００２４】
【発明が解決しようとする課題】
周波数の高い試験波形を高い精度で発生させるためには、従来の１つのＤ／Ａ変換部を使用した任意波形発生装置の場合には、このＤ／Ａ変換部が高速に動作する必要があるが、サンプリングレートを上げると分解能が下がるため、高速動作のＤ／Ａ変換部を実現することは非常に困難である。
また、分解能を低下させない範囲の動作速度のＤ／Ａ変換部をＮ個（Ｎは２以上の整数）使用して、全体のサンプリング時間を１／Ｎに短縮した任意波形発生装置の場合には、高速に動作する信号切り換え器を使用する必要があり、この信号切り換え器から出力される信号波形に、信号切り換え器の高速スイッチングに起因するグリッチが発生するという欠点がある。その上、零次ホールドの周波数も追随させて高くすることは困難である。
【００２５】
さらに、これら任意波形発生装置は、試験波形の振幅値（電圧値）に近似させたアナログ量（電圧値）を、基準クロックの周期に基づく一定時間毎にしか発生できないので、試験波形を高精度に近似することは困難であった。
それ故、この発明の１つの目的は、上記の課題を解決することができる任意波形発生装置及びこの任意波形発生装置を備えた試験装置を提供することである。この発明の他の目的は、高速に動作する信号切り換え器を使用する必要のない任意波形発生装置及びこの任意波形発生装置を備えた試験装置を提供することである。
【００２６】
この発明のさらに他の目的は、任意の時間において試験波形の振幅値に近似させたアナログ信号を発生させることができる任意波形発生装置及びこの任意波形発生装置を備えた試験装置を提供することである。
この発明のさらに他の目的は、サンプリングレートの上昇に伴って零次ホールドの周波数も高くすることができる任意波形発生装置及びこの任意波形発生装置を備えた試験装置を提供することである。
【００２７】
【課題を解決するための手段】
上記課題を解決するために、この発明の第１の形態においては、所望の波形を発生する任意波形発生装置であって、デジタル波形データを記憶する波形データ記憶手段と、この波形データ記憶手段から読み出されたデジタル波形データに対してプリコーディングを施すプリコーディング手段と、プリコーディングされたデジタル波形データに応じたアナログ量をそれぞれ発生する複数の波形発生装置と、上記複数の波形発生装置がそれぞれ上記デジタル波形データに応じたアナログ量を発生するタイミングを決めるタイミングデータを記憶するタイミングデータ記憶手段と、上記複数の波形発生装置から発生されるアナログ量を合成する合成部とを具備する任意波形発生装置が提供される。
【００２８】
好ましい一実施形態においては、上記プリコーディング手段は、上記複数の波形発生装置からそれぞれ発生されるアナログ量の和が上記波形データ記憶手段から供給されたデジタル波形データに対応するアナログ量に等しくなるように、このデジタル波形データにプリコーディングを施す。このプリコーディング手段は、上記プリコーディングを施したデジタル波形データを上記複数の波形発生装置に、所定の遅延時間だけ順次に遅延させて供給する。
【００２９】
また、上記複数の波形発生装置のそれぞれは、デジタル波形データに応じたアナログ量のパルス波形をそれぞれ出力する複数のパルス生成器と、これらパルス生成器から発生されるパルス波形を合成する波形合成部とによって構成されている。
上記タイミングデータ記憶手段から読み出されたタイミングデータを上記複数の波形発生装置に振り分けるタイミングデータ分配手段をさらに含んでいてもよい。また、上記合成部から出力される合成アナログ量から所定の周波数成分を取り除くフィルタ手段をさらに含んでいてもよい。
【００３０】
上記波形データ記憶手段に記憶されるデジタル波形データは、出力したいアナログ波形の所定の複数のタイミング点におけるアナログ量に対応するデジタルデータ系列である。また、上記タイミングデータ記憶手段に記憶されるタイミングデータは、上記所定の複数のタイミング点を指示するデータである。
上記合成部は、上記複数の波形発生装置からそれぞれ発生されるアナログ量を加算して多値の合成波を生成する加算器であってもよく、或いは上記複数の波形発生装置からそれぞれ発生されるアナログ量を乗算して多値の合成波を生成する乗算器であってもよい。
【００３１】
この発明の第２の形態においては、所望の波形を発生する任意波形発生装置であって、デジタル波形データを記憶する波形データ記憶手段と、この波形データ記憶手段から読み出されたデジタル波形データに対してプリコーディングを施すプリコーディング手段と、プリコーディングされたデジタル波形データをアナログ量に変換する複数のデジタル−アナログ変換手段と、上記複数のデジタル−アナログ変換手段から発生されるアナログ量を合成する合成部とを具備する任意波形発生装置が提供される。
【００３２】
好ましい一実施形態においては、上記プリコーディング手段は、供給されたデジタル波形データの配列を、上記複数のデジタル−アナログ変換手段から所定の遅延時間だけ順次に遅延されてそれぞれ出力される複数のアナログデータを上記合成部において合成したときに、この合成されたアナログデータの配列が上記供給されたデジタル波形データの配列に対応するように、変更する。
上記複数のデジタル−アナログ変換手段のそれぞれは、その個数をＮ（Ｎは２以上の整数）とすると、上記プリコーディングを施されたデジタル波形データが供給されることによって１／Ｎのサンプリングレートで動作する。
【００３３】
上記合成部から出力される合成アナログ量から所定の周波数成分を取り除くフィルタ手段をさらに含んでいてもよい。
上記合成部は、上記複数のデジタル−アナログ変換手段からそれぞれ発生されるアナログ量を加算して多値の合成波を生成する加算器であっても、或いは上記複数のデジタル−アナログ変換手段からそれぞれ発生されるアナログ量を乗算して多値の合成波を生成する乗算器であってもよい。
【００３４】
この発明の第３の形態においては、アナログ量をデジタル量に変換するデジタル−アナログ変換部を有するデバイスを試験するための試験装置であって、デジタル波形データを記憶する波形データ記憶手段と、この波形データ記憶手段から読み出されたデジタル波形データに対してプリコーディングを施すプリコーディング手段と、それぞれがプリコーディングされたデジタル波形データに応じたアナログ量を発生する複数の波形発生装置と、上記複数の波形発生装置がそれぞれ上記デジタル波形データに応じたアナログ量を発生するタイミングを決めるタイミングデータを記憶するタイミングデータ記憶手段と、上記複数の波形発生装置から発生されるアナログ量を合成する合成部と、上記合成部から出力される合成アナログ波から上記デバイスの試験に使用する試験波形を生成する試験波形生成手段とを具備する試験装置が提供される。
【００３５】
好ましい一実施形態においては、上記プリコーディング手段は、上記複数の波形発生装置からそれぞれ発生されるアナログ量の和が上記波形データ記憶手段から供給されたデジタル波形データに対応するアナログ量に等しくなるように、このデジタル波形データにプリコーディングを施す。
また、上記複数の波形発生装置のそれぞれは、デジタル波形データに応じたアナログ量のパルス波形をそれぞれ出力する複数のパルス生成器と、これらパルス生成器から発生されるパルス波形を合成する波形合成部とによって構成されている。
【００３６】
上記タイミングデータ記憶手段から読み出されたタイミングデータを上記複数の波形発生装置に振り分けるタイミングデータ分配手段をさらに含んでいてもよく、また、上記合成部から出力される合成アナログ量から所定の周波数成分を取り除くフィルタ手段をさらに含んでいてもよい。
この発明の第４の形態においては、アナログ量をデジタル量に変換するデジタル−アナログ変換部を有するデバイスを試験するための試験装置であって、デジタル波形データを記憶する波形データ記憶手段と、この波形データ記憶手段から読み出されたデジタル波形データに対してプリコーディングを施すプリコーディング手段と、プリコーディングされたデジタル波形データをアナログ量に変換する複数のデジタル−アナログ変換手段と、上記複数のデジタル−アナログ変換手段から発生されるアナログ量を合成する合成部と、上記合成部から出力される合成アナログ波から上記デバイスの試験に使用する試験波形を生成する試験波形生成手段とを具備する試験装置が提供される。
【００３７】
好ましい一実施形態においては、上記プリコーディング手段は、供給されたデジタル波形データの配列を、上記複数のデジタル−アナログ変換手段から所定の遅延時間だけ順次に遅延されてそれぞれ出力される複数のアナログデータを上記合成部において合成したときに、この合成されたアナログデータの配列が上記供給されたデジタル波形データの配列に対応するように、変更する。
上記複数のデジタル−アナログ変換手段のそれぞれは、その個数をＮ（Ｎは２以上の整数）とすると、上記プリコーディングを施されたデジタル波形データが供給されることによって１／Ｎのサンプリングレートで動作する。
【００３８】
上記合成部から出力される合成アナログ量から所定の周波数成分を取り除くフィルタ手段をさらに含んでいてもよい。
上記合成部は、上記複数のデジタル−アナログ変換手段からそれぞれ発生されるアナログ量を加算して多値の合成波を生成する加算器であっても、或いは上記複数のデジタル−アナログ変換手段からそれぞれ発生されるアナログ量を乗算して多値の合成波を生成する乗算器であってもよい。
【００３９】
【発明の実施の形態】
以下、この発明による任意波形発生装置及びこの任意波形発生装置を備えた試験装置の実施形態について詳細に説明する。なお、以下に記載する実施形態は特許請求の範囲によって定義される発明を限定するものではなく、また、実施形態の説明において記載される特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００４０】
図１はこの発明による任意波形発生装置の第１の実施形態を示すブロック図である。図示する任意波形発生装置はアナログ量（信号）をデジタル量（信号）に変換するＡ／Ｄ変換部を有するデバイスを試験するための試験装置に使用して好適な波形発生装置である。ここで、この明細書では「デバイス」とは、電流又は電圧に応じて所定の作用を行う電気／電子部品、回路等の総称であり、例えば、ＩＣやＬＳＩを含む各種の半導体素子、電気／電子部品や回路を結合して１つのパッケージに収めた部品、電気／電子部品や回路を実装して所定の機能を実現したブレッドボード（Bread Board）等を含む。なお、図１において、図１４と対応する部分や素子には同一符号を付して示し、必要のない限りそれらの説明を省略する。
【００４１】
図１に示す任意波形発生装置４０は、各種のアナログ試験波形を発生するのに必要なデジタル波形データ系列が予め格納される波形メモリ２０と、所定の周期で基準クロックを発生する基準クロック発生器２２と、波形メモリ２０から読み出されるデジタル波形データ系列にプリコーディングを施すプリコーダ４２と、複数のＮ個（Ｎは２以上の整数）のパルス合成型波形発生装置ＰＡＷＧ１、ＰＡＷＧ２、・・・、ＰＡＷＧＮと、タイミングデータメモリ４４と、このタイミングデータメモリ４４から読み出されるタイミングデータをＮ個のパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧＮに振り分けるタイミングデータ分配器４６と、これらＮ個のパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧＮからそれぞれ出力されるアナログ波形を合成する波形合成部４８と、この波形合成部４８から出力されるアナログ波形から所定の周波数成分を除去したアナログの試験波形を出力する波形出力部２６とを備えている。
【００４２】
Ｎ個のパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧＮからそれぞれ出力されるアナログ波形は波形合成部４８において合成され、多値の合成波５０として波形出力部２６に供給される。波形合成部４８として、例えば、供給されるアナログ波形の電圧値を加算する加算器が使用できる。他の実施形態においては、波形合成部４８として、供給されるアナログ波形の電圧値を乗算する乗算器、或いは供給されるアナログ波形の電圧値を減算する減算器が使用できる。さらに、供給されるアナログ波形を加算、減算、乗算を組み合わせて合成する波形合成部を使用してもよい。
【００４３】
波形出力部２６は、供給された合成波５０から所定の周波数成分を取り除いたアナログの試験波形を出力する。波形出力部２６として、例えば、合成波５０から所定の周波数成分を除去するフィルタが使用できる。合成波５０から高周波成分を除去する場合には、ローパスフィルタが波形出力部２６として使用できる。Ｎ個のパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧＮはそれぞれ同じ構成及び機能を有するものでよいので、代表例として第１のパルス合成型波形発生装置ＰＡＷＧ１の一具体例を図２にブロック図で示す。このパルス合成型波形発生装置ＰＡＷＧ１はＭ個（Ｍは２以上の整数）のパルス生成器ＰＷ１、ＰＷ２、・・・、ＰＷＭと、これらＭ個のパルス生成器ＰＷ１〜ＰＷＭからそれぞれ出力されるパルス波形を合成する波形合成部ＷＳＭとを具備する。これらパルス生成器ＰＷ１〜ＰＷＭは出力するアナログ量が互いに相違しており、例えば、アナログ量が電圧値である場合には、第１のパルス生成器ＰＷ１は例えば0.001Ｖのパルス波形を出力し、第２のパルス生成器ＰＷ２は例えば0.002Ｖのパルス波形を出力し、第３のパルス生成器ＰＷ３は例えば0.004Ｖのパルス波形を出力し、第４のパルス生成器ＰＷ４は例えば0.008Ｖのパルス波形を出力し、・・・、第Ｍ−１のパルス生成器ＰＷＭ−１は例えば0.256Ｖのパルス波形を出力し、第Ｍのパルス生成器ＰＷＭは例えば0.512Ｖのパルス波形を出力するように構成することができる。
【００４４】
上記構成の第１のパルス合成型波形発生装置ＰＡＷＧ１にプリコーダ４２からデジタル波形データ（一般には数ビットのデータ）が供給される毎に、第１のパルス合成型波形発生装置ＰＡＷＧ１は、入力されたデジタル波形データに基づいて選択された１つ又はそれ以上のパルス生成器を動作させて、入力されたデジタル波形データに対応する電圧値を波形合成部ＷＳＭから出力させる。例えば、入力されたデジタル波形データに対応する電圧値が0.005Ｖであるとすると、このデジタル波形データに基づいて第１のパルス生成器ＰＷ１及び第３のパルス生成器ＰＷ３が動作して0.001Ｖ及び0.004Ｖの電圧値の２つのパルス波形を発生する。これらパルス波形は波形合成部ＷＳＭにおいて合成され、その結果、0.005Ｖの電圧値のパルス波形が波形合成部ＷＳＭから出力される。また、入力されたデジタル波形データに対応する電圧値が0.015Ｖであるとすると、このデジタル波形データに基づいて第１乃至第４のパルス生成器ＰＷ１〜ＰＷ４が動作して0.001Ｖ、0.002Ｖ、0.004Ｖ及び0.008Ｖの電圧値の４つのパルス波形を発生する。これらパルス波形は波形合成部ＷＳＭにおいて合成され、その結果、0.015Ｖの電圧値のパルス波形が波形合成部ＷＳＭから出力される。
【００４５】
このように、プリコーダ４２から第１のパルス合成型波形発生装置ＰＡＷＧ１にデジタル波形データが供給されると、このデジタル波形データに基づいて、Ｍ個のパルス生成器ＰＷ１〜ＰＷＭの中から、このデジタル波形データに対応する電圧値と等しい電圧値を発生するのに必要な１つ以上のパルス生成器が選択され、この選択されたパルス生成器の動作によって発生される電圧値が波形合成部ＷＳＭにおいて合成される。その結果、入力デジタル波形データに対応する電圧値と等しい電圧値のパルス波形が第１のパルス合成型波形発生装置ＰＡＷＧ１のアナログ出力として、図１に示す波形合成部４８に供給される。なお、第２乃至第Ｎのパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧＮも同様の動作を行う。
【００４６】
波形合成部ＷＳＭとして、例えば、供給されるパルスの電圧値を加算する加算器が使用できる。代わりに、供給されるパルスの電圧値を乗算する乗算器、又は供給されるパルスの電圧値を減算する減算器を使用してもよい。或いは、供給されるパルスを加算、減算、乗算を組み合わせて合成する波形合成部を使用してもよい。
プリコーダ４２によってプリコーディングされたデジタル波形データは、基準クロックに同期して、対応するパルス合成型波形発生装置に供給される。一方、Ｎ個のパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧＮのそれぞれが、プリコーダ４２から供給される波形データに対応する振幅のアナログ量を発生するタイミングを決めるタイミングデータがタイミングデータメモリ４４に予め格納される。タイミングデータ分配器４６は基準クロックに同期してタイミングデータメモリ４４から読み出されるタイミングデータを、基準クロックに同期してＮ個のパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧＮに振り分ける。従って、これらパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧＮは、プリコーダ４２から供給されるプリコーディングされたデジタル波形データに対応する振幅のアナログ量（この例では電圧値）を、タイミングデータ分配器４６から供給されるタイミングデータによって決まるタイミングにおいて、それぞれ発生する。
【００４７】
タイミングデータ分配器４６は、各クロック周期における基準クロックからの時間Δｔ（タイミングデータの発生時刻ｔから基準クロックの発生時刻ｔck を引き算した差の時間）を算出し、この時間差Δｔ（＝ｔ−ｔck ）をタイミングデータとしてＮ個のパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧＮに振り分ける。
例えば、基準クロック発生器２２から発生される基準クロックの周期が１ｎｓである場合に、上記構成の第１のパルス合成型波形発生装置ＰＡＷＧ１にプリコーダ４２からデジタル波形データ｛ｘ1 、ｘ2 ｝（電圧値0.75Ｖ、0.5Ｖにそれぞれ対応するものとする）が与えられ、デジタル波形データｘ1 に対応する電圧値（これをＸ１とする）を第１クロック周期の0.125ｎｓにおいて、デジタル波形データｘ2 に対応する電圧値（これをＸ２とする）を第２クロック周期の0.250ｎｓにおいてそれぞれ発生させる場合には、タイミングデータ分配器４６から第１クロック周期と第２クロック周期のタイミングデータ｛Δｔ1 、Δｔ2 ｝＝｛125、250ｐ｝（ｐｓ）が与えられる。その結果、第１のパルス合成型波形発生装置ＰＡＷＧ１は、図３に示すように、第１クロック周期においては基準クロックから0.125ｎｓ経過した時点から0.75Ｖの電圧を、また、第２クロック周期においては基準クロックから0.250ｎｓ経過した時点から0.5Ｖの電圧を発生する。ここで、波形データ、タイミングデータ、アナログデータ等においてサフィックスで示された数字（1 、2 、・・・）はクロック周期の番号を表す。
【００４８】
プリコーダ４２は、Ｎ個のパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧＮからそれぞれ出力されるアナログ量（この例では電圧値）の和が波形メモリ２０から与えられたデジタル波形データｘi に対応する振幅のアナログ量（この例では電圧値）と等しくなるように、このデジタル波形データｘi をＮ個に分解する。デジタル波形データｘi が与えられたときに、第１のパルス合成型波形発生装置ＰＡＷＧ１が出力する電圧値をａi（Ｖ）、第２のパルス合成型波形発生装置ＰＡＷＧ２が出力する電圧値をａi-1（Ｖ）、第３のパルス合成型波形発生装置ＰＡＷＧ３が出力する電圧値をａi-2（Ｖ）、第４のパルス合成型波形発生装置ＰＡＷＧ４が出力する電圧値をａi-3（Ｖ）、・・・、第Ｎのパルス合成型波形発生装置ＰＡＷＧＮが出力する電圧値をａi-(N-1)（Ｖ）とすると、次式が成り立つ。なお、以下の式においては、デジタル波形データｘi に対応する電圧値をＸｉで示す。
【００４９】
【数２】
よって、第１のパルス合成型波形発生装置ＰＡＷＧ１が出力する電圧値ａi は次式により求められる。
【００５０】
【数３】
プリコーダ４２の一実施形態を図４に示す。このプリコーダ４２は、デジタル波形データｘi が与えられる減算部ＳＵＢと、デジタル波形データｘi をＮ個のパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧＮに順次に切り換えて供給するスイッチング素子ＳＷと、これら減算部ＳＵＢとスイッチング素子ＳＷとの間に並列に接続されたＮの並列信号経路とを含み、Ｎの並列信号経路は１クロック周期だけデジタル波形データを遅延させる遅延素子Ｄが挿入されていない第１の信号経路と、遅延素子Ｄが１個からＮ−１個まで順次に増加する第２乃至第Ｎの信号経路よりなる。
【００５１】
第１のパルス合成型波形発生装置ＰＡＷＧ１には出力電圧ａi に対応するデジタル波形データが遅延素子の挿入されない第１の信号経路を通じて供給され、第２のパルス合成型波形発生装置ＰＡＷＧ２には出力電圧ａi-1 に対応するデジタル波形データが１個の遅延素子を含む第２の信号経路を通じて供給され、第３のパルス合成型波形発生装置ＰＡＷＧ３には電圧出力ａi-2 に対応するデジタル波形データが２個の遅延素子を含む第３の信号経路を通じて供給され、・・・、第Ｎのパルス合成型波形発生装置ＰＡＷＧＮには電圧出力ａi-N+1 に対応するデジタル波形データがＮ−１個の遅延素子を含む第Ｎの信号経路を通じて供給される。従って、第２乃至第Ｎのパルス合成型波形発生装置ＰＡＷＧ２〜ＰＡＷＧＮに供給されるＮ−１個のデジタル波形データは、第１のパルス合成型波形発生装置ＰＡＷＧ１に供給されるデジタル波形データよりも遅延素子１個分の遅延時間だけ順次に遅延されることになる。
【００５２】
上記構成のプリコーダ４２の動作について図５を参照して説明する。出力すべきアナログ波形が図５（Ａ）に示すアナログ波形であるとし、任意の時刻｛ｔi-N 、ｔi-(N-1) 、・・・、ｔi-2 、ｔi-1 、ｔi 、ｔi+1 ｝におけるアナログ波形の近似値（この例では電圧値）｛Ｘｉ−Ｎ、Ｘｉ−（Ｎ−１）、・・・、Ｘｉ−２、Ｘｉ−１、Ｘｉ、Ｘｉ＋１｝に対応するデジタル波形データがそれぞれ｛ｘi-N 、ｘi-(N-1) 、・・・、ｘi-2 、ｘi-1 、ｘi 、ｘi+1 ｝であるとする。
【００５３】
時刻ｔi においてＮ個のパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧＮから図５（Ａ）に示すアナログ波形の近似値（電圧値）Ｘｉを発生させる場合を考察する。時刻ｔi において第２乃至第Ｎのパルス合成型波形発生装置ＰＡＷＧ２、・・・、ＰＡＷＧＮ−１、ＰＡＷＧＮはそれぞれ、図５（Ｃ）〜図５（Ｅ）から明瞭なように、ａi-N+1 、・・・、ａi-2 、ａi-1 の電圧値を発生している。従って、これら電圧値の和を時刻ｔi におけるアナログ波形の近似値（デジタル波形データｘi に対応する電圧値Ｘｉ）から差し引くことにより、第１のパルス合成型波形発生装置ＰＡＷＧ１が発生すべき電圧値ａi が求まる。この電圧値ａi から、それに対応するデジタル波形データを求める。同様に、時刻ｔi+1 においてＮ個のパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧＮから図５（Ａ）に示すアナログ波形の近似値（電圧値）Ｘｉ＋１を発生させる場合には、第１のパルス合成型波形発生装置ＰＡＷＧ１、及び第３乃至第Ｎのパルス合成型波形発生装置ＰＡＷＧ３、・・・、ＰＡＷＧＮ−１、ＰＡＷＧＮがそれぞれ、ａi 、及びａi-N+2 、・・・、ａi-2 、ａi-1 の電圧値を発生しているから、これら電圧値の和を時刻ｔi+1 におけるアナログ波形の近似値（デジタル波形データｘi+1 に対応する電圧値Ｘｉ＋１）から差し引くことにより、第２のパルス合成型波形発生装置ＰＡＷＧ２が発生すべき電圧値ａi+1 が求まる。この電圧値ａi+1 から、それに対応するデジタル波形データを求める。以下同様にして、任意の時刻においてＮ個のパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧＮからそれぞれ発生させるべきアナログ波形の近似値にそれぞれ対応するデジタル波形データを求めることができる。
【００５４】
このように、プリコーダ４２は、デジタル波形データが入力されると、Ｎ個のパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧＮから発生されるアナログ量の和がこの入力されたデジタル波形データに対応するアナログ量と等しくなるように、これらＮ個のパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧＮから発生されるアナログ量を選定し、これら選定したアナログ量に対応するデジタル波形データをそれぞれ求め、対応するパルス合成型波形発生装置に順次に供給する。換言すれば、プリコーダ４２は、入力されたデジタル波形データに対して、Ｎ個のパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧＮから発生されるアナログ量の和が入力デジタル波形データに対応するアナログ量と等しくなるように、プリコーディングを施し、これらプリコーディングしたデジタル波形データを対応するパルス合成型波形発生装置に順次に供給する。このプリコーダ４２はハードウエアとして構成しても、ソフトウエアとして構成してもよい。
【００５５】
上記構成の任意波形発生装置４０が４つのパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧ４を備えており、基準クロック発生器２２が１ｎｓの周期で基準クロックを発生する場合に、出力したいアナログ波形が図６（Ａ）に示す波形であるときに、任意波形発生装置４０から出力できる近似波形の一例を図６（Ｂ）に示す。図６において、縦軸は振幅値（この例では電圧値）を示し、横軸は時間（ｎｓ）を示す。
【００５６】
図６（Ａ）に示すアナログ波形は、基準クロックｔck0 から始まる第１クロック周期において、電圧値が｛0.707、1、0.707、0｝（Ｖ）と変化し、基準クロックｔck1 から始まる第２クロック周期において、電圧値が｛0、−0.707、−1、−0.707、0｝（Ｖ）と変化している。また、これら電圧値が変化す時刻は第１クロック周期の基準クロックｔck0 から数えると、｛0.125、0.250、0.375、0.500、1.250、1.375、1.500、1.625｝（ｎｓ）である。よって、このアナログ波形を近似するデジタル波形データとして第１クロック周期において｛ｘ0 、ｘ1 、ｘ2 、ｘ3 ｝の４つ、第２クロック周期において｛ｘ4 、ｘ5 、ｘ6 、ｘ7 ｝の４つの合計８つのデジタル波形データ｛ｘ0 、ｘ1 、ｘ2 、ｘ3 、ｘ4 、ｘ5 、ｘ6 、ｘ7 ｝を波形メモリ２０に格納し、基準クロックに同期させて順次にプリコーダ４２に供給する。これらデジタル波形データ｛ｘ0 、ｘ1 、ｘ2 、ｘ3 、ｘ4 、ｘ5 、ｘ6 、ｘ7 ｝は電圧値｛0.707、1、0.707、0、−0.707、−1、−0.707、0｝にそれぞれ対応し、以下の式においてはこれら電圧値を｛Ｘ０、Ｘ１、Ｘ２、Ｘ３、Ｘ４、Ｘ５、Ｘ６、Ｘ７｝でそれぞれ表す。
【００５７】
一方、時間｛0.125、0.250、0.375、0.500、1.250、1.375、1.500、1.625｝（ｎｓ）にそれぞれ対応する８つのタイミングデータ｛ｔ0 、ｔ1 、ｔ2 、ｔ3 、ｔ4、ｔ5 、ｔ6 、ｔ7 ｝がタイミングデータメモリ４４から基準クロックに同期して読み出されてタイミングデータ分配器４６に供給される。
プリコーダ４２は、デジタル波形データ｛ｘ0 、ｘ1 、ｘ2 、ｘ3 、ｘ4 、ｘ5 、ｘ6 、ｘ7 ｝が供給されると、それらの電圧値｛Ｘ０、Ｘ１、Ｘ２、Ｘ３、Ｘ４、Ｘ５、Ｘ６、Ｘ７｝（Ｖ）に対して、４つのパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧ４が２クロック周期においてそれぞれ出力する電圧値ａ0 、ａ1 、ａ2 、ａ3 、ａ4 、ａ5 、ａ6 、ａ7 を求める。電圧値ａ0 より前に発生された電圧値ａ-1 、ａ-2 、ａ-3 、は０Ｖであるとすると、電圧値ａ0 、ａ1 、ａ2 、ａ3 、ａ4 、ａ5 、ａ6 、ａ7 は次式により求められる。
【００５８】
ａ0＝Ｘ０−(ａ-3＋ａ-2＋ａ-1)＝0.707−(0＋0＋0)＝0.707(Ｖ)
ａ1＝Ｘ１−(ａ-2＋ａ-1＋ａ0)＝1−(0＋0＋0.707)＝0.293(Ｖ)
ａ2＝Ｘ２−(ａ-1＋ａ0＋ａ1)＝0.707−(0＋0.707＋0.293)＝−0.293(Ｖ)
ａ3＝Ｘ３−(ａ0＋ａ1＋ａ2)＝0−(0.707＋0.293−0.293)＝−0.707(Ｖ)
ａ4＝Ｘ４−(ａ1＋ａ2＋ａ3)＝0.707−(0.293−0.293＋0.707)＝0(Ｖ)
ａ5＝Ｘ５−(ａ2＋ａ3＋ａ4)＝−1−(−0.293−0.707＋0)＝0(Ｖ)
ａ6＝Ｘ６−(ａ3＋ａ4＋ａ5)＝−0.707−(−0.707＋0＋0)＝0(Ｖ)
ａ7＝Ｘ７−(ａ4＋ａ5＋ａ6)＝0−(0＋0＋0)＝0(Ｖ)
プリコーダ４２は、これら求めた電圧値｛0.707、0.293、−0.293、−0.707、0、0、0、０｝（Ｖ）に対応するデジタル波形データを求め、対応するパルス合成型波形発生装置に順次に供給する。
【００５９】
タイミングデータ｛ｔ0 、ｔ1 、ｔ2 、ｔ3 、ｔ4、ｔ5 、ｔ6 、ｔ7 ｝はタイミングデータ分配器４６によって、次式に示すように、各クロック周期の基準クロックから数えた時間に変換され、４つのパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧ４に分配される。
Δｔ1,1 ＝ｔ0−ｔck0＝0.125−0＝0.125(ｎｓ）
Δｔ2,1 ＝ｔ1−ｔck0＝0.250−0＝0.250(ｎｓ）
Δｔ3,1 ＝ｔ2−ｔck0＝0.375−0＝0.375(ｎｓ）
Δｔ4,1 ＝ｔ3−ｔck0＝0.500−0＝0.500(ｎｓ）
Δｔ1,2 ＝ｔ4−ｔck1＝1.250−1＝0.250(ｎｓ）
Δｔ2,2 ＝ｔ5−ｔck1＝1.375−1＝0.375(ｎｓ）
Δｔ3,2 ＝ｔ6−ｔck1＝1.500−1＝0.500(ｎｓ）
Δｔ4,2 ＝ｔ7−ｔck1＝1.625−1＝0.625(ｎｓ）
上記８つの式においてΔｔp、c におけるサフィックスｐはタイミングデータが振り分けられるパルス合成型波形発生装置の番号を表し、サフィックスｃはクロック周期の番号である。例えば、Δｔ1,1 は第１のパルス合成型波形発生装置ＰＡＷＧ１に与えられ、かつ第１のクロック周期におけるタイミングデータを表し、Δｔ4,2 は第４のパルス合成型波形発生装置ＰＡＷＧ４に与えられ、かつ第２のクロック周期におけるタイミングデータを表す。なお、第１クロック周期の基準クロックｔck0 は０ｎｓにおいて発生され、第２クロック周期の基準クロックｔck1 は１ｎｓにおいて発生されるものとした。
【００６０】
上述のようにして求めたデジタル波形データとタイミングデータを４つのパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧ４に順次に供給した際に、これらパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧ４から発生される電圧波形を図７に示す。図７（Ａ）は第１のパルス合成型波形発生装置ＰＡＷＧ１から発生される電圧波形を示し、図７（Ｂ）は第２のパルス合成型波形発生装置ＰＡＷＧ２から発生される電圧波形を示し、図７（Ｃ）は第３のパルス合成型波形発生装置ＰＡＷＧ３から発生される電圧波形を示し、図７（Ｄ）は第４のパルス合成型波形発生装置ＰＡＷＧ４から発生される電圧波形を示す。これら電圧波形を波形合成部４８において合成すると、図６（Ｂ）に示す多値の合成波が得られる。
【００６１】
上記第１の実施形態による任意波形発生装置４０から出力される図６（Ｂ）に示す多値の近似波形は、図６（Ａ）に示す出力したいアナログ波形を０.１２５ｎｓのサンプリング時間でサンプリングすることによって得られた近似波形と同じである。従来の任意波形発生装置は基準クロックのタイミングに依存する一定の時間間隔（サンプリング時間）でしか近似波形を発生できないから、図６（Ｂ）に示す近似波形を図１６に示した従来の任意波形発生装置１１から発生させるためには、サンプリング時間が１ｎｓのＤ／Ａ変換部を８個使用しなければならい。従って、上記第１の実施形態による任意波形発生装置４０は、従来の任意波形発生装置のＤ／Ａ変換部の個数の１／２の個数のパルス合成型波形発生装置を使用するだけで、同じ性能を発揮できることになる。
【００６２】
その上、基準クロックのタイミングに依存せずに、出力したいアナログ波形の近似値を任意の時刻（タイミング）においてサンプリングすることができるから、アナログ量の変化が大きい波形部分を重点的にサンプリングすることが可能になる。その結果、上記第１の実施形態による任意波形発生装置４０はその構成が簡単であるにも拘わらず、高精度の近似値を得ることができるから、周波数の高い試験波形を高い精度で発生させることができる。また、分解能を低下させることなくサンプリングレートを上げることができる任意波形発生装置を安価に提供できる。特に、上記任意波形発生装置を、ロジック／メモリ混在ＩＣを試験するＩＣテスタに使用する場合には、このＩＣテスタのパターン発生器のロジック試験信号発生部をパルス合成型波形発生装置として利用可能であるので、安価に実現できる。さらに、Ｎ個のパルス合成型波形発生装置の出力波形を合成する際にいかなる信号切り換え器も必要としないから、信号切り換え器の使用に起因するグリッチは発生しない。
【００６３】
上記第１の実施形態による任意波形発生装置は、ロジック／メモリ混在ＩＣを試験するＩＣテスタのみならず、アナログ量（信号）をデジタル量（信号）に変換するＡ／Ｄ変換部を有する電気／電子部品、回路等のデバイスを試験するための各種の試験装置にも有益に使用できることは言うまでもない。
上記第１の実施形態による任意波形発生装置は、複数個のＤ／Ａ変換部の代わりに複数個のパルス合成型波形発生装置を使用し、周波数の高い試験波形を高い精度で発生すると共に、分解能を低下させることなくタイミングレートを速くしたが、複数個のＤ／Ａ変換部を使用しても、周波数の高い試験波形を高い精度で発生させることができ、かつ分解能を低下させることなくタイミングレートを速くすることができる。以下、複数個のＤ／Ａ変換部を使用して周波数の高い試験波形を高い精度で発生させ、かつ分解能を低下させることなくタイミングレートを速くしたこの発明による任意波形発生装置の第２の実施形態について図８乃至図１１を参照して説明する。
【００６４】
図８はこの発明による任意波形発生装置の第２の実施形態を説明するための原理図である。図示するように、この任意波形発生装置６０は、第１及び第２の２つのＤ／Ａ変換部ＤＡＣ１及びＤＡＣ２と、これらＤ／Ａ変換部ＤＡＣ１、ＤＡＣ２から出力されるアナログ信号を合成する合成部ＳＵＭとによって構成されており、これら素子を使用して、サンプリングレートをこの実施形態では２倍にすると共に、零次ホールドの周波数を高くするものである。なお、図８に示す任意波形発生装置はＤ／Ａ変換部を２個使用しているので、サンプリングレートは２倍になるが、一般的に表現すると、サンプリングレートは、使用するＤ／Ａ変換部の個数倍になる。
【００６５】
デジタル波形データｘn が、例えばｘ0 、ｘ1 、ｘ2 、ｘ3 、ｘ4 、ｘ5 、ｘ6 、ｘ7 、・・・の順序で基準クロックに同期して第１及び第２のＤ／Ａ変換部ＤＡＣ１及びＤＡＣ２に供給されるものとする。これらデジタル波形データに対応するアナログ量をａ０、ａ１、ａ２、ａ３、ａ４、ａ５、ａ６、ａ７、・・・とする。これらデジタル波形データを第１のＤ／Ａ変換部ＤＡＣ１には、図９（Ａ）に示すように、ｘ0 、ｘ0 、ｘ2 、ｘ2 、ｘ4 、ｘ4 、ｘ6 、ｘ6 、・・・（アナログ量ａ０、ａ０、ａ２、ａ２、ａ４、ａ４、ａ６、ａ６、・・・に対応する）とデータ配列を変えて供給し、第１のＤ／Ａ変換部ＤＡＣ１を基準クロック周期Ｔｓの２倍のサンプリングレート２Ｔｓで動作させる。その結果、第１のＤ／Ａ変換部ＤＡＣ１からは、図９（Ｂ）に示すように、ａ０、０、ａ２、０、ａ４、０、ａ６、０、・・・の順序でデジタル波形データｘ0 、ｘ0 、ｘ2 、ｘ2 、ｘ4 、ｘ4 、ｘ6 、ｘ6 、・・・に対応するアナログ量（波形）が出力される。
【００６６】
第２のＤ／Ａ変換部ＤＡＣ２には、図９（Ｃ）に示すように、ｘ1 、ｘ1 、ｘ3 、ｘ3 、ｘ5 、ｘ5 、ｘ7 、ｘ7 、・・・（アナログ量ａ１、ａ１、ａ３、ａ３、ａ５、ａ５、ａ７、ａ７、・・・に対応する）とデータ配列を変えたデジタル波形データを、１基準クロック周期遅らせてから、供給し、第２のＤ／Ａ変換部ＤＡＣ２を同じく基準クロック周期Ｔｓの２倍のサンプリングレート２Ｔｓで動作させる。その結果、第２のＤ／Ａ変換部ＤＡＣ２からは、図９（Ｄ）に示すように、ａ１、０、ａ３、０、ａ５、０、ａ７、０、・・・の順序でこれらデジタル波形データｘ1 、ｘ1 、ｘ3 、ｘ3 、ｘ5 、ｘ5 、ｘ7 、ｘ7 、・・・に対応するアナログ量（信号）が出力される。
【００６７】
第２のＤ／Ａ変換部ＤＡＣ２から出力されるアナログ信号は第１のＤ／Ａ変換部ＤＡＣ１から出力されるアナログ信号よりも１基準クロック周期だけ位相が遅れているから、図９（Ｅ）に示すように、両アナログ信号を合成部ＳＵＭで合成すると、ａ０、ａ１、ａ２、ａ３、ａ４、ａ５、ａ６、ａ７、・・・の順序に配列されたアナログ信号が得られる。よって、両Ｄ／Ａ変換部が動作するサンプリングレートは２基準クロック周期（２Ｔｓ）であるが、合成部ＳＵＭから出力される合成結果のアナログ波形は１基準クロック周期（Ｔｓ）となるから、装置全体としてはサンプリングレートが２倍になる。
【００６８】
上述のようにデジタル波形データの配列を変えるためには、供給されたデジタル波形データｘ0 、ｘ1 、ｘ2 、ｘ3 、ｘ4 、ｘ5 、ｘ6 、ｘ7 、・・・に対してプリコーディング処理を施す必要がある。図１０はこのプリコーディング回路６２を備えた任意波形発生装置６０の一具体例を示す。プリコーディング回路６２はデジタル波形データｘn が供給される減算器ＳＵＢと、この減算器ＳＵＢの減算出力を、１基準クロック周期だけ遅延させる遅延素子Ｄを通じて、減算器ＳＵＢに供給する１つの信号経路とを具備し、プリコーディング回路６２からの出力信号は第１のＤ／Ａ変換部ＤＡＣ１には遅延素子Ｄを含まない第１の信号経路を通じて供給され、第２のＤ／Ａ変換部ＤＡＣ２には、１基準クロック周期だけ遅延させる遅延素子Ｄを含む第２の信号経路を通じて、供給される。第１のＤ／Ａ変換部ＤＡＣ１及び第２のＤ／Ａ変換部ＤＡＣ２からそれぞれ出力されるアナログ信号は合成部ＳＵＭにて合成される。なお、遅延素子Ｄはｚ関数で図示されている。
【００６９】
図１０に示す任意波形発生装置６０において、デジタル波形データｘ0 、ｘ1 、ｘ2 、ｘ3 、ｘ4 、ｘ5 、ｘ6 、ｘ7 、・・・が供給されたときに、プリコーディング回路６２においてプリコーディングを施さないでそのまま通過させた場合には、第１のＤ／Ａ変換部ＤＡＣ１から出力されるアナログ信号は、図１１（Ａ）に示すように、基準クロックに同期したａ０、ａ１、ａ２、ａ３、ａ４、ａ５、ａ６、ａ７、・・・の順序となり、一方、第２のＤ／Ａ変換部ＤＡＣ２から出力されるアナログ信号は、図１１（Ｂ）に示すように、第２の信号経路の遅延素子Ｄによって１基準クロック周期だけ遅延されているが、同じく基準クロックに同期した同じ順序ａ０、ａ１、ａ２、ａ３、ａ４、ａ５、ａ６、ａ７、・・・である。従って、両アナログ信号を合成部ＳＵＭで合成したアナログ信号のサンプリングレートは１基準クロックの周期Ｔｓとなり、両Ｄ／Ａ変換部のサンプリングレートと同じであるから、サンプリングレートを上げることはできない。
【００７０】
しかしながら、供給されたデジタル波形データｘ0 、ｘ1 、ｘ2 、ｘ3 、ｘ4 、ｘ5 、ｘ6 、ｘ7 、・・・に対して、プリコーディング回路６２においてプリコーディングを施してデータ配列を変更し、第１のＤ／Ａ変換部ＤＡＣ１にはｘ0 、ｘ0 、ｘ2 、ｘ2 、ｘ4 、ｘ4 、ｘ6 、ｘ6 、・・・の順序で、第２のＤ／Ａ変換部ＤＡＣ２にはｘ1 、ｘ1 、ｘ3 、ｘ3 、ｘ5 、ｘ5 、ｘ7 、ｘ7 、・・・の順序で供給すると、第１のＤ／Ａ変換部ＤＡＣ１から出力されるアナログ信号は、図１２（Ａ）に示すように、ａ０、ａ０、ａ２、ａ２、ａ４、ａ４、ａ６、ａ６、・・・の順序となり、一方、第２のＤ／Ａ変換部ＤＡＣ２から出力されるアナログ信号は、図１２（Ｂ）に示すように、１基準クロック周期だけ遅れるが、ａ１、ａ１、ａ３、ａ３、ａ５、ａ５、ａ７、ａ７、・・・の順序となる。つまり、出力される両アナログ信号間において、矢印で示すようにａ１(ａ０、ａ３(ａ２、ａ５(ａ４、ａ７(ａ６が互いに入れ替わるように、デジタル波形データの順序を並べ替えると、上述したようにサンプリングレートを２倍にすることができる。
【００７１】
図１２（Ａ）及び（Ｂ）に示されたアナログ信号を合成部ＳＵＭで合成した結果と、図１１（Ａ）及び（Ｂ）に示されたアナログ信号を合成部ＳＵＭで合成した結果は同じになるから、図１２（Ａ）及び（Ｂ）に示すアナログ信号が出力されるようにデジタル波形データをプリコーディング回路６２において並べ替えても、全く問題が生じない。
ただし、ここで問題になるのが零次ホールドである。第１及び第２のＤ／Ａ変換部ＤＡＣ１及びＤＡＣ２は基準クロック周期の２倍の２Ｔｓで動作するから、これらＤ／Ａ変換部ＤＡＣ１、ＤＡＣ２から出力されるアナログ波形の零次ホールドは２Ｔｓのままである。従って、周波数帯域を広げることはできない。この零次ホールドの周波数特性は次式で表せる。
【００７２】
【数４】
上記式から、零次ホールドがＴｓである矩形波を、合成部ＳＵＭにおいてさらにＴｓだけずらして合成していることが分かる。そこで、プリコーディング回路６２において、第１及び第２のＤ／Ａ変換部ＤＡＣ１及びＤＡＣ２から出力されるアナログ信号を合成した合成アナログ信号ａ（ｔ）と、第１及び第２のＤ／Ａ変換部ＤＡＣ１及びＤＡＣ２に入力するデジタル波形データｘ（ｔ）とが次の関係を持つように、プリコーディングを施す。
【００７３】
【数５】
その結果、合成アナログ信号ａ（ｔ）の零次ホールドの周波数特性は次式で表せる。
【００７４】
【数６】
よって、
【００７５】
【数７】
となり、零次ホールドもＴｓとなる。換言すれば、サンプリングレートが２ＴｓからＴｓと２倍になり、かつ零次ホールドも２ＴｓからＴｓとなるから、零次ホールドも装置全体のサンプリングレートＴｓでサンプリングされたことと等価になり、零次ホールドの周波数特性も高くなる。従って、周波数帯域を広くすることができ、高い周波数のアナログ波形を高い精度で発生することができる。
【００７６】
なお、供給されたデジタル波形データｘ0 、ｘ1 、ｘ2 、ｘ3 、ｘ4 、ｘ5 、ｘ6 、ｘ7 、・・・の順序を並べ替えることはパターン発生器によって容易に実行できるので、第１のＤ／Ａ変換部ＤＡＣ１にｘ0 、ｘ0 、ｘ2 、ｘ2 、ｘ4 、ｘ4 、ｘ6 、ｘ6 、・・・の順序で、第２のＤ／Ａ変換部ＤＡＣ２には、１基準クロック周期だけ遅延させてｘ1 、ｘ1 、ｘ3 、ｘ3 、ｘ5 、ｘ5 、ｘ7 、ｘ7 、・・・の順序で、デジタル波形データをそれぞれ供給することに全く問題は発生しない。
【００７７】
上記合成部６２として、例えば、供給されるアナログ信号の電圧値を加算する加算器が使用できる。代わりに、供給されるアナログ信号の電圧値を乗算する乗算器、又は供給されるアナログ信号の電圧値を減算する減算器を使用してもよい。或いは、供給されるアナログ信号を加算、減算、乗算を組み合わせて合成する合成部を使用してもよい。
上記第２の実施形態による任意波形発生装置も、ロジック／メモリ混在ＩＣを試験するＩＣテスタのみならず、アナログ量（信号）をデジタル量（信号）に変換するＡ／Ｄ変換部を有する電気／電子部品、回路等のデバイスを試験するための各種の試験装置に有益に使用できることは言うまでもない。
【００７８】
上述したように、上記第２の実施形態による任意波形発生装置６０において、Ｄ／Ａ変換部を３個使用すると、サンプリングレートは３倍になり、４個使用すると、サンプリングレートは４倍になる。Ｎを２以上の整数としたとき、Ｎ個のＤ／Ａ変換部を使用した一般化した任意波形発生装置の一例を図１３に示す。図１３に示す任意波形発生装置７０において、プリコーディング回路７２は、デジタル波形データｘn が与えられる減算部ＳＵＢと、この減算部ＳＵＢと出力端子（図示せず）との間に並列に接続されたＮの並列信号経路とを含み、Ｎの並列信号経路は、１基準クロック周期だけデジタル波形データを遅延させる遅延素子Ｄが挿入されていない第１の信号経路と、挿入される遅延素子Ｄが１個からＮ−１個まで順次に増加する第２乃至第Ｎの信号経路よりなる。なお、各遅延素子Ｄはｚ関数で図示されている。
【００７９】
プリコーディング回路７２においてデータ配列が変更されたデジタル波形データは、第１のＤ／Ａ変換部ＤＡＣ１には遅延素子Ｄを含まない第１の信号経路を通じて供給され、第２のＤ／Ａ変換部ＤＡＣ２には、１個の遅延素子Ｄを含む第２の信号経路を通じて供給され、第３のＤ／Ａ変換部ＤＡＣ３には２個の遅延素子Ｄを含む第３の信号経路を通じて供給され、・・・、第ＮのＤ／Ａ変換部ＤＡＣＮにはＮ−１個の遅延素子Ｄを含む第Ｎの信号経路を通じて供給される。Ｎ個のＤ／Ａ変換部ＤＡＣ１〜ＤＡＣＮから出力されるアナログ信号は合成部ＳＵＭにおいて合成される。
【００８０】
図１３に示す任意波形発生装置７０の動作は図１０に示した任意波形発生装置６０の動作と同様であるので、その説明を省略するが、サンプリングレートがＮＴｓからＴｓとＮ倍になり、かつ零次ホールドもＮＴｓからＴｓと１／Ｎになるから、零次ホールドも装置全体のサンプリングレートＴｓでサンプリングされたことと等価になり、零次ホールドの周波数特性も高くなる。従って、周波数帯域を広くすることができ、高い周波数のアナログ波形を高い精度で発生することができる。
【００８１】
以上、この発明を図示した好ましい実施形態について記載したが、この発明の精神及び範囲から逸脱することなしに、上述した実施形態に関して種々の変形、変更及び改良がなし得ることはこの分野の技術者には明らかであろう。従って、この発明は例示の実施形態に限定されるものではなく、添付の特許請求の範囲によって定められるこの発明の範囲内に入る全てのそのような変形、変更及び改良をも包含するものである。
【００８２】
【発明の効果】
以上の説明で明白なように、この発明によれば、出力したいアナログ波形を任意のタイミングでサンプリングすることができるので、分解能を低下させることなくサンプリングレートを上げることができ、高い周波数のアナログ波形を高精度で発生することができる。また、サンプリングレートの上昇に伴って零次ホールドの周波数も高くすることができる。
【図面の簡単な説明】
【図１】この発明による任意波形発生装置の第１の実施形態を示すブロック図である。
【図２】図１に示した任意波形発生装置に使用されたパルス合成型波形発生装置の一実施形態を示すブロック図である。
【図３】図２に示したパルス合成型波形発生装置から出力されるアナログ波形の一例を示す波形図である。
【図４】図１に示した任意波形発生装置に使用されたプリコーダの一実施形態を示すブロック図である。
【図５】図４に示したプリコーダの動作を説明するためのタイミングチャートである。
【図６】図１に示した任意波形発生装置によって出力したいアナログ波形の一例と、この任意波形発生装置から出力される近似波形の一例を示す波形図である。
【図７】４つのパルス合成型波形発生装置からそれぞれ出力されるアナログ波形を示す波形図である。
【図８】この発明による任意波形発生装置の第２の実施形態の原理を説明するためのブロック図である。
【図９】図９に示した２つのＤ／Ａ変換部に供給すべきデジタル波形データの配列及びこれら２つのＤ／Ａ変換部からそれぞれ出力されるアナログ信号をそれぞれ示す図である。
【図１０】この発明による任意波形発生装置の第２の実施形態を示す回路図である。
【図１１】デジタル波形データにプリコーディングを施さない場合に、図１０に示した任意波形発生装置の２つのＤ／Ａ変換部からそれぞれ出力されるアナログ信号を示す図である。
【図１２】デジタル波形データにプリコーディングを施した場合に、図１０に示した任意波形発生装置の２つのＤ／Ａ変換部からそれぞれ出力されるアナログ信号を示す図である。
【図１３】この発明による任意波形発生装置の第２の実施形態を一般化した変形実施形態示す回路図である。
【図１４】従来の任意波形発生装置の一例を示すブロック図である。
【図１５】図１４に示した任意波形発生装置から出力されるアナログ波形の一例を示す波形図である。
【図１６】従来の任意波形発生装置の他の例を示すブロック図である。
【図１７】図１６に示した任意波形発生装置によって出力したいアナログ波形の一例と、この任意波形発生装置から出力される近似波形の一例を示す波形図である。
【図１８】アナログ信号をＤ／Ａ変換した場合に発生する零次ホールド特性を説明するための波形図である。
【図１９】従来のＩＣテスタの一例を示す構成図である。
【符号の説明】
２０：波形メモリ
２２：基準クロック発生器
２６：波形出力部
４０、６０、７０：任意波形発生装置
４２：プリコーダ
４４：タイミングデータメモリ
４６：タイミングデータ分配器
４８：波形合成部
６２、７２：プリコーディング回路
ＰＡＷＧ１〜ＰＡＷＧＮ：パルス合成型波形発生装置
ＷＳＭ：波形合成部
ＳＵＢ：減算器
ＳＵＭ：合成部
ＤＡＣ１、２：Ｄ／Ａ変換部
Ｄ：遅延素子
【発明の属する技術分野】
この発明は、所望の波形を発生することができる任意波形発生装置及びこの任意波形発生装置を備えた試験装置に関し、詳しく言うと、アナログ量（信号）をデジタル量（信号）に変換するアナログ−デジタル変換部（以下、Ａ／Ｄ変換部と称す）を試験するための各種の試験波形を発生する際に使用して好適な任意波形発生装置及びこの任意波形発生装置を備えた試験装置に関する。
【０００２】
【従来の技術】
アナログ量をデジタル量に変換するＡ／Ｄ変換部を有する種々の電気／電子部品、回路等を試験する試験装置は、これら電気／電子部品、回路等のＡ／Ｄ変換部を試験するための各種のアナログの試験波形を発生することができる任意波形発生装置を備えている。従来のこの種の任意波形発生装置の一例を図１４にブロック図で示す。
【０００３】
図１４に示す任意波形発生装置１０は、各種のアナログ試験波形を発生するのに必要なデジタル波形データ系列（所定の順序で並べられた一連のデジタル波形データ）が予め格納される波形メモリ２０と、所定の周期で基準クロックを発生する基準クロック発生器２２と、デジタル量をアナログ量に変換するデジタル−アナログ変換部（以下、Ｄ／Ａ変換部と称す）２４と、このＤ／Ａ変換部２４から出力される一連のアナログ量から所定の周波数成分を除去したアナログの試験波形を出力する波形出力部２６とによって構成されている。
【０００４】
基準クロック発生器２２は波形メモリ２０とＤ／Ａ変換部２４とに基準クロック（サンプリングクロック）を供給する。波形メモリ２０に基準クロックが供給されると、この基準クロックに同期して、格納されたデジタル波形データ系列が所定の順序で波形メモリ２０から読み出されてＤ／Ａ変換部２４に供給される。Ｄ／Ａ変換部２４は入力されたデジタル波形データ系列を基準クロックに同期させて順次に、対応する振幅のアナログ量、この例では電圧値、に変換し、これら一連の電圧値を供給される基準クロックと同期状態で出力する。波形出力部２６はＤ／Ａ変換部２４から供給された一連の電圧出力から所定の周波数成分を除去したアナログの試験波形を生成し、出力端子１２を通じて被試験デバイス（Ａ／Ｄ変換部を有する電気／電子部品、回路等）に供給する。
【０００５】
基準クロック発生器２２から発生される基準クロックの周期が１ｎｓであるときに、上記構成の任意波形発生装置１０によって発生される試験波形の一例を図１５に示す。図１５（Ａ）はＤ／Ａ変換部２４から基準クロックに同期させて順次に出力される一連の電圧値を示し、図１５（Ｂ）は、図１５（Ａ）に示す一連の電圧値から所定の周波数成分が除去されて波形出力部２６から出力されるアナログの試験波形を示す。図１５において、縦軸は振幅値（この例では電圧値）を示し、横軸は時間（ｎｓ）を示す。
【０００６】
任意波形発生装置１０のＤ／Ａ変換部２４は、変換した一連の電圧値を基準クロックに同期させて出力するから、このＤ／Ａ変換部２４は、図１５（Ａ）から明瞭なように、基準クロックの周期（１ｎｓ）で変化する電圧値を出力する。即ち、Ｄ／Ａ変換部２４は、基準クロックの時間間隔（隣接する２つの基準クロック間の時間、従って、基準クロックの周期に相当する時間）毎に、被試験デバイスに供給すべきアナログ波形の近似値を発生し、波形出力部２６においてこれら一連の近似値をアナログ波形に整形している。ここで、本明細書では基準クロックの時間間隔をサンプリング時間と呼ぶことにし、上記任意波形発生装置１０のサンプリング時間をＴｓとする。
【０００７】
上記構成の任意波形発生装置１０から周波数の高いアナログの試験波形を高い精度で発生させるには、基準クロックの周期を短くしてサンプリング時間Ｔｓをさらに短くする必要がある。しかしながら、一般に、サンプリング時間を短くすると、即ち、サンプリングレートを上げると、Ｄ／Ａ変換部の分解能が低下するため、サンプリングレートを上げることは困難であった。
このため、分解能の低下をもたらさない範囲のサンプリング時間Ｔｓで動作するＤ／Ａ変換部を複数個使用して全体のサンプリング時間を短くし、周波数の高いアナログの試験波形を発生させることができる任意波形発生装置が提案されている。その一例を図１６に示す。
【０００８】
この任意波形発生装置１１は、各種のアナログ試験波形を発生するのに必要なデジタル波形データ系列が予め格納される波形メモリ２０と、所定の周期で基準クロックを発生する基準クロック発生器２２と、デジタル量をアナログ量に変換する複数のＮ個（Ｎは２以上の整数）のＤ／Ａ変換部ＤＡＣ１、ＤＡＣ２、・・・、ＤＡＣＮと、波形メモリ２０から読み出されたデジタル波形データ系列をＮ個のＤ／Ａ変換部ＤＡＣ１、ＤＡＣ２、・・・、ＤＡＣＮに順次に振り分ける分配器３０と、Ｎ個のＤ／Ａ変換部ＤＡＣ１〜ＤＡＣＮからそれぞれ出力されるアナログ量を順次に切り換えて出力する信号切り換え部３２と、この信号切り換え部３２から順次に出力されるアナログ量から所定の周波数成分が除去されたアナログの試験波形を出力する波形出力部２６とを備えている。
【０００９】
Ｎ個のＤ／Ａ変換部ＤＡＣ１〜ＤＡＣＮのそれぞれは、上記Ｄ／Ａ変換部２４と同様に、サンプリング時間Ｔｓで動作するから、基準クロック発生器２２からＴｓ／Ｎの周期で基準クロックを発生させ、波形メモリ２０、分配器３０、Ｎ個のＤ／Ａ変換部ＤＡＣ１〜ＤＡＣＮ及び信号切り換え部３２にそれぞれこの基準クロックを供給する。波形メモリ２０に基準クロックが供給されると、この基準クロックに同期して、格納されたデジタル波形データ系列が所定の順序で波形メモリ２０から読み出されて分配器３０に供給される。分配器３０は受信したデジタル波形データ系列を基準クロックに同期させてＮ個のＤ／Ａ変換部ＤＡＣ１〜ＤＡＣＮに順次に分配する。例えば、デジタル波形データ系列が｛ｘ0 、ｘ1 、ｘ2 、ｘ3 、・・・、ｘN-1 、ｘN 、ｘN+1 、ｘN+2 、・・・｝であるとすると、分配器３０は、基準クロックに同期させて、Ｄ／Ａ変換部ＤＡＣ１には波形データ｛ｘ0 、ｘN 、・・・｝を、Ｄ／Ａ変換部ＤＡＣ２には波形データ｛ｘ1 、ｘN+1 、・・・｝を、Ｄ／Ａ変換部ＤＡＣ３には波形データ｛ｘ2 、ｘN+2 、・・・｝を、・・・、Ｄ／Ａ変換部ＤＡＣＮには波形データ｛ｘN-1 、ｘ2N-1 、・・・｝を供給する。即ち、分配器３０はＴｓ／Ｎの周期でＮ個のＤ／Ａ変換部に対して波形データを順番に供給するから、各Ｄ／Ａ変換部はＮ個置きに波形データを受信することになる。
【００１０】
Ｎ個のＤ／Ａ変換部ＤＡＣ１〜ＤＡＣＮは受信したデジタル波形データをそれに対応する振幅のアナログ量、この例では電圧値、にそれぞれ変換し、基準クロックと同期状態で信号切り換え部３２に出力する。この場合、Ｄ／Ａ変換部ＤＡＣ１〜ＤＡＣＮに供給される基準クロックはクロック分配器３４によりＴｓ／Ｎの周期で順次に振り分けられてこれらＤ／Ａ変換部ＤＡＣ１〜ＤＡＣＮに供給されるから、Ｄ／Ａ変換部ＤＡＣ１〜ＤＡＣＮからそれぞれ出力されるサンプリング時間Ｔｓの電圧波形はそれらの位相がＴｓ／Ｎだけ順次にずれている。
【００１１】
信号切り換え部３２はＤ／Ａ変換部ＤＡＣ１〜ＤＡＣＮから出力されるＮ個の電圧値を基準クロックと同期状態で、従って、Ｔｓ／Ｎのサンプリング時間で順番に出力する。波形出力部２６はＴｓ／Ｎのサンプリング時間のＮ個の電圧出力から所定の周波数成分を除去したアナログの試験波形を生成し、被試験デバイスに供給する。かくして、上記構成の任意波形発生装置１１においては全体のサンプリング時間がＴｓの１／Ｎになるから、サンプリングレートを大幅に上げることができる。
【００１２】
上記構成の任意波形発生装置１１において、サンプリング時間Ｔｓが１ｎｓである４つ（Ｎ＝４）のＤ／Ａ変換部ＤＡＣ１〜ＤＡＣ４を使用した場合に、出力したいアナログ波形が図１７（Ａ）に示す波形であるときに、信号切り換え部３２から発生できる近似波形の一例を図１７（Ｂ）に示す。図１７において、縦軸は振幅値（この例では電圧値）を示し、横軸は時間（ｎｓ）を示す。
Ｄ／Ａ変換部は４つであるので、基準クロックはＴｓ／４＝250ｐｓの周期で発生される。図１７（Ａ）に示すアナログ波形は、時刻０で電圧値０Ｖ、時刻0.25ｎｓで電圧値１Ｖ、時刻0.5ｎｓで電圧値０Ｖ、時刻0.75ｎｓで電圧値０Ｖ、時刻１ｎｓで電圧値０Ｖ、時刻1.25ｎｓで電圧値−0.707Ｖ、時刻1.5ｎｓで電圧値−0.707Ｖ、時刻1.75ｎｓで電圧値０Ｖと時間の経過に伴って電圧値が変化している。よって、このアナログ波形を近似するデジタル波形データ系列は電圧値｛0、1、0、0、0、−0.707、−0.707、0｝（Ｖ）に対応するデジタル波形データ系列となる。このデジタル波形データ系列は波形メモリ２０から読み出されて分配器３０に供給されるから、分配器３０は、250ｐｓの基準クロックに同期させて、Ｄ／Ａ変換部ＤＡＣ１には｛0、0｝（Ｖ）に対応するデジタル波形データを、Ｄ／Ａ変換部ＤＡＣ２には｛1、−0.707｝（Ｖ）に対応する波形データを、Ｄ／Ａ変換部ＤＡＣ３には｛0、−0.707｝（Ｖ）に対応する波形データを、Ｄ／Ａ変換部ＤＡＣ４には｛0、0｝（Ｖ）に対応する波形データを供給する。一方、信号切り換え部３２は４つのＤ／Ａ変換部ＤＡＣ１〜ＤＡＣ４の電圧出力をＴｓ／４＝250ｐｓ毎に切り換えて順番に出力するから、図１７（Ｂ）に示すように、サンプリング時間250ｐｓ毎に｛0、1、0、0、0、−0.707、−0.707、0｝（Ｖ）と電圧値が変化するアナログ波形が信号切り換え部３２から出力されることになる。かくして、装置全体のサンプリング時間をＴｓ／４＝250ｐｓに、従って、１つのＤ／Ａ変換部のサンプリング時間Ｔｓの１／４に、大幅に短縮することができる。
【００１３】
上述のように、出力したいアナログ波形をデジタル的にサンプリングし、このサンプリングしたデジタル波形データをＤ／Ａ変換部に入力し、アナログ波形に変換すると、変換されたアナログ波形にサンプリングレートに応じた零次ホールド特性が現れる。図１８はこの零次ホールドを説明するための図であり、図１８（Ａ）は出力したいアナログ波形ｘ（ｔ）を示し、このアナログ波形ｘ（ｔ）をサンプリングしたデジタル波形データをＤ／Ａ変換部ＤＡＣにおいてアナログ量に変換すると、図１８（Ｂ）に示すような多数の矩形波（パルス）を合成したアナログ波形が得られる。このアナログ波形の零次ホールド（各矩形波の平坦部分）の周波数特性は次式で表すことができる。
【００１４】
【数１】
【００１５】
ところで、上述した任意波形発生装置は、大規模集積回路（ＬＳＩ：Large Scale Integrated Circuit）を含む半導体集積回路（以下、ＩＣと称す）を試験する半導体集積回路試験装置（ＩＣ試験装置）にも使用されている。周知のように、この技術分野では、ＩＣは、論理回路部分（ロジック部分）が主要であるものをロジックＩＣと呼び、メモリ部分が主要であるものをメモリＩＣと呼んでいる。また、ロジック部分とメモリ部分とが１つのチップに混在したＩＣはシステムＬＳＩ、システム・オン・チップ（ＳＯＣ）等と呼ばれている。このようなロジック部分とメモリ部分とが１つのチップに混在したＩＣ（以下、ロジック／メモリ混在ＩＣと称す）を試験する場合には、試験パターン信号としてデジタル信号だけでなく、アナログ信号も印加する必要がある。
【００１６】
図１９に従来から用いられている一般的なＩＣ試験装置（以後、ＩＣテスタと称す）の概略の構成を示す。例示のＩＣテスタはＩＣテスタ本体１００とテストヘッド２００とによって構成されており、ＩＣテスタ本体１００は、この例では、制御器１０１と、タイミング発生器１０２と、パターン発生器１０３と、波形フォーマッタ１０４と、ドライバ１０５と、コンパレータ１０６と、論理比較器１０７と、不良解析メモリ１０８と、電圧発生器１０９とを具備する。
【００１７】
テストヘッド２００はＩＣテスタ本体１００とは別体に構成され、通常、その上部に所定個数のＩＣソケット（図示せず）が装着されている。また、テストヘッド２００の内部には、この技術分野でピンカードと呼ばれているプリント基板が収納されており、通常、ＩＣテスタ本体１００のドライバ１０５及びコンパレータ１０６を含む回路はこのピンカードに実装されている。一般に、テストヘッド２００は、この技術分野でハンドラと呼ばれているＩＣ搬送及び処理装置のテスト部に取り付けられ、テストヘッド２００とＩＣテスタ本体１００とはケーブル、光ファイバ等の信号伝送手段によって電気的に接続される。
【００１８】
被試験ＩＣ３００はテストヘッド２００のＩＣソケットに装着され、このＩＣソケットを通じて、ＩＣテスタ本体１００から被試験ＩＣ３００に試験パターン信号が印加され、また、被試験ＩＣ３００からの応答信号がＩＣテスタ本体１００に供給され、被試験ＩＣ３００の試験、測定が行われる。
制御器１０１はコンピュータシステムによって構成されており、ユーザ（プログラマ）が作成したテストプログラムが予め格納され、このテストプログラムに従ってＩＣテスタ全体の制御を行う。制御器１０１は、テスタバス１１１を通じてタイミング発生器１０２、パターン発生器１０３、波形フォーマッタ１０４、論理比較器１０７、不良解析メモリ１０８、電圧発生器１０９等と接続されており、これらタイミング発生器１０２、パターン発生器１０３、波形フォーマッタ１０４、論理比較器１０７、不良解析メモリ１０８、電圧発生器１０９等は端末として動作し、制御器１０１から出力される制御命令に従って被試験ＩＣ３００の試験を実行する。
【００１９】
例えば、被試験ＩＣ３００のメモリ部分の試験は次のようにして行われる。
パターン発生器１０３には、試験開始前に、制御器１０１に格納されているテストプログラムに記述されたパターン発生順序が予め格納され、パターン発生器１０３は、制御器１０１からテスト開始命令が与えられると、この格納されたパターン発生順序に従って被試験ＩＣ３００に印加すべき試験パターンデータを出力する。このパターン発生器１０３には、一般に、ＡＬＰＧ（Algorithmic Pattern Generator）が用いられる。ＡＬＰＧとは、半導体デバイス（例えばＩＣ）に印加する試験パターンを、内部の演算機能を持ったレジスタを用いて、演算により発生するパターン発生器のことである。
【００２０】
タイミング発生器１０２には、試験開始前に、制御器１０１に格納されているテストプログラムに記述されたテスト周期毎に出力するタイミングデータが予め格納され、タイミング発生器１０２は、この格納されたタイミングデータに従って、各テスト周期毎にクロックパルスを出力する。このクロックパルスは、波形フォーマッタ１０４、論理比較器１０７等に与えられる。
波形フォーマッタ１０４は、パターン発生器１０３が出力する試験パターンデータと、タイミング発生器１０２が出力するクロックパルスとに基づいて、論理波形の立ち上がりのタイミング及び立ち下がりのタイミングを規定し、Ｈ論理（論理“１”）及びＬ論理（論理“０”）に変化する実波形を持つ試験パターン信号を生成し、ドライバ１０５を通じて被試験ＩＣ３００にこの試験パターン信号を印加する。
【００２１】
ドライバ１０５は、波形フォーマッタ１０４が出力する試験パターン信号の振幅を所望の振幅（Ｈ論理、即ち、論理“１”の電圧ＶＩＨ及びＬ論理、即ち、論理“０”の電圧ＶＩＬ）に規定してテストヘッド２００のＩＣソケットに印加し、被試験ＩＣ３００を駆動する。
コンパレータ１０６は被試験ＩＣ３００が出力する応答信号の論理値が正規の電圧値を持つか否かを判定する。つまり、Ｈ論理の電圧が規定の電圧値ＶＯＨ以上の値を示すか、及びＬ論理の電圧が規定の電圧値ＶＯＬ以下の値を示すかを判定する。
【００２２】
判定結果が良である場合にコンパレータ１０６から出力される判定結果の出力信号は論理比較器１０７に入力され、この論理比較器１０７においてパターン発生器１０３から与えられる期待値パターンデータと比較され、被試験ＩＣ３００が正常な応答信号を出力したか否かが判定される。論理比較器１０７の比較結果は不良解析メモリ１０８に取り込まれる。
電圧発生器１０９は、制御器１０１から送られて来る設定値に応じて、ドライバ１０５に印加する振幅電圧ＶＩＨ及びＶＩＬと、コンパレータ１０６に印加する比較電圧ＶＯＨ及びＶＯＬを発生する。その結果、ドライバ１０５からは被試験ＩＣ３００の規格に合致した振幅値を持つ駆動信号が発生され、また、コンパレータ１０６において被試験ＩＣ３００の応答信号が被試験ＩＣ３００の規格に合致した電圧の論理値を有しているか否かを判定することができる。
【００２３】
上述した任意波形発生装置は、例えばＩＣテスタにおいて被試験ＩＣ３００のアナログ部分を試験する際に使用される。
【００２４】
【発明が解決しようとする課題】
周波数の高い試験波形を高い精度で発生させるためには、従来の１つのＤ／Ａ変換部を使用した任意波形発生装置の場合には、このＤ／Ａ変換部が高速に動作する必要があるが、サンプリングレートを上げると分解能が下がるため、高速動作のＤ／Ａ変換部を実現することは非常に困難である。
また、分解能を低下させない範囲の動作速度のＤ／Ａ変換部をＮ個（Ｎは２以上の整数）使用して、全体のサンプリング時間を１／Ｎに短縮した任意波形発生装置の場合には、高速に動作する信号切り換え器を使用する必要があり、この信号切り換え器から出力される信号波形に、信号切り換え器の高速スイッチングに起因するグリッチが発生するという欠点がある。その上、零次ホールドの周波数も追随させて高くすることは困難である。
【００２５】
さらに、これら任意波形発生装置は、試験波形の振幅値（電圧値）に近似させたアナログ量（電圧値）を、基準クロックの周期に基づく一定時間毎にしか発生できないので、試験波形を高精度に近似することは困難であった。
それ故、この発明の１つの目的は、上記の課題を解決することができる任意波形発生装置及びこの任意波形発生装置を備えた試験装置を提供することである。この発明の他の目的は、高速に動作する信号切り換え器を使用する必要のない任意波形発生装置及びこの任意波形発生装置を備えた試験装置を提供することである。
【００２６】
この発明のさらに他の目的は、任意の時間において試験波形の振幅値に近似させたアナログ信号を発生させることができる任意波形発生装置及びこの任意波形発生装置を備えた試験装置を提供することである。
この発明のさらに他の目的は、サンプリングレートの上昇に伴って零次ホールドの周波数も高くすることができる任意波形発生装置及びこの任意波形発生装置を備えた試験装置を提供することである。
【００２７】
【課題を解決するための手段】
上記課題を解決するために、この発明の第１の形態においては、所望の波形を発生する任意波形発生装置であって、デジタル波形データを記憶する波形データ記憶手段と、この波形データ記憶手段から読み出されたデジタル波形データに対してプリコーディングを施すプリコーディング手段と、プリコーディングされたデジタル波形データに応じたアナログ量をそれぞれ発生する複数の波形発生装置と、上記複数の波形発生装置がそれぞれ上記デジタル波形データに応じたアナログ量を発生するタイミングを決めるタイミングデータを記憶するタイミングデータ記憶手段と、上記複数の波形発生装置から発生されるアナログ量を合成する合成部とを具備する任意波形発生装置が提供される。
【００２８】
好ましい一実施形態においては、上記プリコーディング手段は、上記複数の波形発生装置からそれぞれ発生されるアナログ量の和が上記波形データ記憶手段から供給されたデジタル波形データに対応するアナログ量に等しくなるように、このデジタル波形データにプリコーディングを施す。このプリコーディング手段は、上記プリコーディングを施したデジタル波形データを上記複数の波形発生装置に、所定の遅延時間だけ順次に遅延させて供給する。
【００２９】
また、上記複数の波形発生装置のそれぞれは、デジタル波形データに応じたアナログ量のパルス波形をそれぞれ出力する複数のパルス生成器と、これらパルス生成器から発生されるパルス波形を合成する波形合成部とによって構成されている。
上記タイミングデータ記憶手段から読み出されたタイミングデータを上記複数の波形発生装置に振り分けるタイミングデータ分配手段をさらに含んでいてもよい。また、上記合成部から出力される合成アナログ量から所定の周波数成分を取り除くフィルタ手段をさらに含んでいてもよい。
【００３０】
上記波形データ記憶手段に記憶されるデジタル波形データは、出力したいアナログ波形の所定の複数のタイミング点におけるアナログ量に対応するデジタルデータ系列である。また、上記タイミングデータ記憶手段に記憶されるタイミングデータは、上記所定の複数のタイミング点を指示するデータである。
上記合成部は、上記複数の波形発生装置からそれぞれ発生されるアナログ量を加算して多値の合成波を生成する加算器であってもよく、或いは上記複数の波形発生装置からそれぞれ発生されるアナログ量を乗算して多値の合成波を生成する乗算器であってもよい。
【００３１】
この発明の第２の形態においては、所望の波形を発生する任意波形発生装置であって、デジタル波形データを記憶する波形データ記憶手段と、この波形データ記憶手段から読み出されたデジタル波形データに対してプリコーディングを施すプリコーディング手段と、プリコーディングされたデジタル波形データをアナログ量に変換する複数のデジタル−アナログ変換手段と、上記複数のデジタル−アナログ変換手段から発生されるアナログ量を合成する合成部とを具備する任意波形発生装置が提供される。
【００３２】
好ましい一実施形態においては、上記プリコーディング手段は、供給されたデジタル波形データの配列を、上記複数のデジタル−アナログ変換手段から所定の遅延時間だけ順次に遅延されてそれぞれ出力される複数のアナログデータを上記合成部において合成したときに、この合成されたアナログデータの配列が上記供給されたデジタル波形データの配列に対応するように、変更する。
上記複数のデジタル−アナログ変換手段のそれぞれは、その個数をＮ（Ｎは２以上の整数）とすると、上記プリコーディングを施されたデジタル波形データが供給されることによって１／Ｎのサンプリングレートで動作する。
【００３３】
上記合成部から出力される合成アナログ量から所定の周波数成分を取り除くフィルタ手段をさらに含んでいてもよい。
上記合成部は、上記複数のデジタル−アナログ変換手段からそれぞれ発生されるアナログ量を加算して多値の合成波を生成する加算器であっても、或いは上記複数のデジタル−アナログ変換手段からそれぞれ発生されるアナログ量を乗算して多値の合成波を生成する乗算器であってもよい。
【００３４】
この発明の第３の形態においては、アナログ量をデジタル量に変換するデジタル−アナログ変換部を有するデバイスを試験するための試験装置であって、デジタル波形データを記憶する波形データ記憶手段と、この波形データ記憶手段から読み出されたデジタル波形データに対してプリコーディングを施すプリコーディング手段と、それぞれがプリコーディングされたデジタル波形データに応じたアナログ量を発生する複数の波形発生装置と、上記複数の波形発生装置がそれぞれ上記デジタル波形データに応じたアナログ量を発生するタイミングを決めるタイミングデータを記憶するタイミングデータ記憶手段と、上記複数の波形発生装置から発生されるアナログ量を合成する合成部と、上記合成部から出力される合成アナログ波から上記デバイスの試験に使用する試験波形を生成する試験波形生成手段とを具備する試験装置が提供される。
【００３５】
好ましい一実施形態においては、上記プリコーディング手段は、上記複数の波形発生装置からそれぞれ発生されるアナログ量の和が上記波形データ記憶手段から供給されたデジタル波形データに対応するアナログ量に等しくなるように、このデジタル波形データにプリコーディングを施す。
また、上記複数の波形発生装置のそれぞれは、デジタル波形データに応じたアナログ量のパルス波形をそれぞれ出力する複数のパルス生成器と、これらパルス生成器から発生されるパルス波形を合成する波形合成部とによって構成されている。
【００３６】
上記タイミングデータ記憶手段から読み出されたタイミングデータを上記複数の波形発生装置に振り分けるタイミングデータ分配手段をさらに含んでいてもよく、また、上記合成部から出力される合成アナログ量から所定の周波数成分を取り除くフィルタ手段をさらに含んでいてもよい。
この発明の第４の形態においては、アナログ量をデジタル量に変換するデジタル−アナログ変換部を有するデバイスを試験するための試験装置であって、デジタル波形データを記憶する波形データ記憶手段と、この波形データ記憶手段から読み出されたデジタル波形データに対してプリコーディングを施すプリコーディング手段と、プリコーディングされたデジタル波形データをアナログ量に変換する複数のデジタル−アナログ変換手段と、上記複数のデジタル−アナログ変換手段から発生されるアナログ量を合成する合成部と、上記合成部から出力される合成アナログ波から上記デバイスの試験に使用する試験波形を生成する試験波形生成手段とを具備する試験装置が提供される。
【００３７】
好ましい一実施形態においては、上記プリコーディング手段は、供給されたデジタル波形データの配列を、上記複数のデジタル−アナログ変換手段から所定の遅延時間だけ順次に遅延されてそれぞれ出力される複数のアナログデータを上記合成部において合成したときに、この合成されたアナログデータの配列が上記供給されたデジタル波形データの配列に対応するように、変更する。
上記複数のデジタル−アナログ変換手段のそれぞれは、その個数をＮ（Ｎは２以上の整数）とすると、上記プリコーディングを施されたデジタル波形データが供給されることによって１／Ｎのサンプリングレートで動作する。
【００３８】
上記合成部から出力される合成アナログ量から所定の周波数成分を取り除くフィルタ手段をさらに含んでいてもよい。
上記合成部は、上記複数のデジタル−アナログ変換手段からそれぞれ発生されるアナログ量を加算して多値の合成波を生成する加算器であっても、或いは上記複数のデジタル−アナログ変換手段からそれぞれ発生されるアナログ量を乗算して多値の合成波を生成する乗算器であってもよい。
【００３９】
【発明の実施の形態】
以下、この発明による任意波形発生装置及びこの任意波形発生装置を備えた試験装置の実施形態について詳細に説明する。なお、以下に記載する実施形態は特許請求の範囲によって定義される発明を限定するものではなく、また、実施形態の説明において記載される特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００４０】
図１はこの発明による任意波形発生装置の第１の実施形態を示すブロック図である。図示する任意波形発生装置はアナログ量（信号）をデジタル量（信号）に変換するＡ／Ｄ変換部を有するデバイスを試験するための試験装置に使用して好適な波形発生装置である。ここで、この明細書では「デバイス」とは、電流又は電圧に応じて所定の作用を行う電気／電子部品、回路等の総称であり、例えば、ＩＣやＬＳＩを含む各種の半導体素子、電気／電子部品や回路を結合して１つのパッケージに収めた部品、電気／電子部品や回路を実装して所定の機能を実現したブレッドボード（Bread Board）等を含む。なお、図１において、図１４と対応する部分や素子には同一符号を付して示し、必要のない限りそれらの説明を省略する。
【００４１】
図１に示す任意波形発生装置４０は、各種のアナログ試験波形を発生するのに必要なデジタル波形データ系列が予め格納される波形メモリ２０と、所定の周期で基準クロックを発生する基準クロック発生器２２と、波形メモリ２０から読み出されるデジタル波形データ系列にプリコーディングを施すプリコーダ４２と、複数のＮ個（Ｎは２以上の整数）のパルス合成型波形発生装置ＰＡＷＧ１、ＰＡＷＧ２、・・・、ＰＡＷＧＮと、タイミングデータメモリ４４と、このタイミングデータメモリ４４から読み出されるタイミングデータをＮ個のパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧＮに振り分けるタイミングデータ分配器４６と、これらＮ個のパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧＮからそれぞれ出力されるアナログ波形を合成する波形合成部４８と、この波形合成部４８から出力されるアナログ波形から所定の周波数成分を除去したアナログの試験波形を出力する波形出力部２６とを備えている。
【００４２】
Ｎ個のパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧＮからそれぞれ出力されるアナログ波形は波形合成部４８において合成され、多値の合成波５０として波形出力部２６に供給される。波形合成部４８として、例えば、供給されるアナログ波形の電圧値を加算する加算器が使用できる。他の実施形態においては、波形合成部４８として、供給されるアナログ波形の電圧値を乗算する乗算器、或いは供給されるアナログ波形の電圧値を減算する減算器が使用できる。さらに、供給されるアナログ波形を加算、減算、乗算を組み合わせて合成する波形合成部を使用してもよい。
【００４３】
波形出力部２６は、供給された合成波５０から所定の周波数成分を取り除いたアナログの試験波形を出力する。波形出力部２６として、例えば、合成波５０から所定の周波数成分を除去するフィルタが使用できる。合成波５０から高周波成分を除去する場合には、ローパスフィルタが波形出力部２６として使用できる。Ｎ個のパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧＮはそれぞれ同じ構成及び機能を有するものでよいので、代表例として第１のパルス合成型波形発生装置ＰＡＷＧ１の一具体例を図２にブロック図で示す。このパルス合成型波形発生装置ＰＡＷＧ１はＭ個（Ｍは２以上の整数）のパルス生成器ＰＷ１、ＰＷ２、・・・、ＰＷＭと、これらＭ個のパルス生成器ＰＷ１〜ＰＷＭからそれぞれ出力されるパルス波形を合成する波形合成部ＷＳＭとを具備する。これらパルス生成器ＰＷ１〜ＰＷＭは出力するアナログ量が互いに相違しており、例えば、アナログ量が電圧値である場合には、第１のパルス生成器ＰＷ１は例えば0.001Ｖのパルス波形を出力し、第２のパルス生成器ＰＷ２は例えば0.002Ｖのパルス波形を出力し、第３のパルス生成器ＰＷ３は例えば0.004Ｖのパルス波形を出力し、第４のパルス生成器ＰＷ４は例えば0.008Ｖのパルス波形を出力し、・・・、第Ｍ−１のパルス生成器ＰＷＭ−１は例えば0.256Ｖのパルス波形を出力し、第Ｍのパルス生成器ＰＷＭは例えば0.512Ｖのパルス波形を出力するように構成することができる。
【００４４】
上記構成の第１のパルス合成型波形発生装置ＰＡＷＧ１にプリコーダ４２からデジタル波形データ（一般には数ビットのデータ）が供給される毎に、第１のパルス合成型波形発生装置ＰＡＷＧ１は、入力されたデジタル波形データに基づいて選択された１つ又はそれ以上のパルス生成器を動作させて、入力されたデジタル波形データに対応する電圧値を波形合成部ＷＳＭから出力させる。例えば、入力されたデジタル波形データに対応する電圧値が0.005Ｖであるとすると、このデジタル波形データに基づいて第１のパルス生成器ＰＷ１及び第３のパルス生成器ＰＷ３が動作して0.001Ｖ及び0.004Ｖの電圧値の２つのパルス波形を発生する。これらパルス波形は波形合成部ＷＳＭにおいて合成され、その結果、0.005Ｖの電圧値のパルス波形が波形合成部ＷＳＭから出力される。また、入力されたデジタル波形データに対応する電圧値が0.015Ｖであるとすると、このデジタル波形データに基づいて第１乃至第４のパルス生成器ＰＷ１〜ＰＷ４が動作して0.001Ｖ、0.002Ｖ、0.004Ｖ及び0.008Ｖの電圧値の４つのパルス波形を発生する。これらパルス波形は波形合成部ＷＳＭにおいて合成され、その結果、0.015Ｖの電圧値のパルス波形が波形合成部ＷＳＭから出力される。
【００４５】
このように、プリコーダ４２から第１のパルス合成型波形発生装置ＰＡＷＧ１にデジタル波形データが供給されると、このデジタル波形データに基づいて、Ｍ個のパルス生成器ＰＷ１〜ＰＷＭの中から、このデジタル波形データに対応する電圧値と等しい電圧値を発生するのに必要な１つ以上のパルス生成器が選択され、この選択されたパルス生成器の動作によって発生される電圧値が波形合成部ＷＳＭにおいて合成される。その結果、入力デジタル波形データに対応する電圧値と等しい電圧値のパルス波形が第１のパルス合成型波形発生装置ＰＡＷＧ１のアナログ出力として、図１に示す波形合成部４８に供給される。なお、第２乃至第Ｎのパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧＮも同様の動作を行う。
【００４６】
波形合成部ＷＳＭとして、例えば、供給されるパルスの電圧値を加算する加算器が使用できる。代わりに、供給されるパルスの電圧値を乗算する乗算器、又は供給されるパルスの電圧値を減算する減算器を使用してもよい。或いは、供給されるパルスを加算、減算、乗算を組み合わせて合成する波形合成部を使用してもよい。
プリコーダ４２によってプリコーディングされたデジタル波形データは、基準クロックに同期して、対応するパルス合成型波形発生装置に供給される。一方、Ｎ個のパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧＮのそれぞれが、プリコーダ４２から供給される波形データに対応する振幅のアナログ量を発生するタイミングを決めるタイミングデータがタイミングデータメモリ４４に予め格納される。タイミングデータ分配器４６は基準クロックに同期してタイミングデータメモリ４４から読み出されるタイミングデータを、基準クロックに同期してＮ個のパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧＮに振り分ける。従って、これらパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧＮは、プリコーダ４２から供給されるプリコーディングされたデジタル波形データに対応する振幅のアナログ量（この例では電圧値）を、タイミングデータ分配器４６から供給されるタイミングデータによって決まるタイミングにおいて、それぞれ発生する。
【００４７】
タイミングデータ分配器４６は、各クロック周期における基準クロックからの時間Δｔ（タイミングデータの発生時刻ｔから基準クロックの発生時刻ｔck を引き算した差の時間）を算出し、この時間差Δｔ（＝ｔ−ｔck ）をタイミングデータとしてＮ個のパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧＮに振り分ける。
例えば、基準クロック発生器２２から発生される基準クロックの周期が１ｎｓである場合に、上記構成の第１のパルス合成型波形発生装置ＰＡＷＧ１にプリコーダ４２からデジタル波形データ｛ｘ1 、ｘ2 ｝（電圧値0.75Ｖ、0.5Ｖにそれぞれ対応するものとする）が与えられ、デジタル波形データｘ1 に対応する電圧値（これをＸ１とする）を第１クロック周期の0.125ｎｓにおいて、デジタル波形データｘ2 に対応する電圧値（これをＸ２とする）を第２クロック周期の0.250ｎｓにおいてそれぞれ発生させる場合には、タイミングデータ分配器４６から第１クロック周期と第２クロック周期のタイミングデータ｛Δｔ1 、Δｔ2 ｝＝｛125、250ｐ｝（ｐｓ）が与えられる。その結果、第１のパルス合成型波形発生装置ＰＡＷＧ１は、図３に示すように、第１クロック周期においては基準クロックから0.125ｎｓ経過した時点から0.75Ｖの電圧を、また、第２クロック周期においては基準クロックから0.250ｎｓ経過した時点から0.5Ｖの電圧を発生する。ここで、波形データ、タイミングデータ、アナログデータ等においてサフィックスで示された数字（1 、2 、・・・）はクロック周期の番号を表す。
【００４８】
プリコーダ４２は、Ｎ個のパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧＮからそれぞれ出力されるアナログ量（この例では電圧値）の和が波形メモリ２０から与えられたデジタル波形データｘi に対応する振幅のアナログ量（この例では電圧値）と等しくなるように、このデジタル波形データｘi をＮ個に分解する。デジタル波形データｘi が与えられたときに、第１のパルス合成型波形発生装置ＰＡＷＧ１が出力する電圧値をａi（Ｖ）、第２のパルス合成型波形発生装置ＰＡＷＧ２が出力する電圧値をａi-1（Ｖ）、第３のパルス合成型波形発生装置ＰＡＷＧ３が出力する電圧値をａi-2（Ｖ）、第４のパルス合成型波形発生装置ＰＡＷＧ４が出力する電圧値をａi-3（Ｖ）、・・・、第Ｎのパルス合成型波形発生装置ＰＡＷＧＮが出力する電圧値をａi-(N-1)（Ｖ）とすると、次式が成り立つ。なお、以下の式においては、デジタル波形データｘi に対応する電圧値をＸｉで示す。
【００４９】
【数２】
【００５０】
【数３】
【００５１】
第１のパルス合成型波形発生装置ＰＡＷＧ１には出力電圧ａi に対応するデジタル波形データが遅延素子の挿入されない第１の信号経路を通じて供給され、第２のパルス合成型波形発生装置ＰＡＷＧ２には出力電圧ａi-1 に対応するデジタル波形データが１個の遅延素子を含む第２の信号経路を通じて供給され、第３のパルス合成型波形発生装置ＰＡＷＧ３には電圧出力ａi-2 に対応するデジタル波形データが２個の遅延素子を含む第３の信号経路を通じて供給され、・・・、第Ｎのパルス合成型波形発生装置ＰＡＷＧＮには電圧出力ａi-N+1 に対応するデジタル波形データがＮ−１個の遅延素子を含む第Ｎの信号経路を通じて供給される。従って、第２乃至第Ｎのパルス合成型波形発生装置ＰＡＷＧ２〜ＰＡＷＧＮに供給されるＮ−１個のデジタル波形データは、第１のパルス合成型波形発生装置ＰＡＷＧ１に供給されるデジタル波形データよりも遅延素子１個分の遅延時間だけ順次に遅延されることになる。
【００５２】
上記構成のプリコーダ４２の動作について図５を参照して説明する。出力すべきアナログ波形が図５（Ａ）に示すアナログ波形であるとし、任意の時刻｛ｔi-N 、ｔi-(N-1) 、・・・、ｔi-2 、ｔi-1 、ｔi 、ｔi+1 ｝におけるアナログ波形の近似値（この例では電圧値）｛Ｘｉ−Ｎ、Ｘｉ−（Ｎ−１）、・・・、Ｘｉ−２、Ｘｉ−１、Ｘｉ、Ｘｉ＋１｝に対応するデジタル波形データがそれぞれ｛ｘi-N 、ｘi-(N-1) 、・・・、ｘi-2 、ｘi-1 、ｘi 、ｘi+1 ｝であるとする。
【００５３】
時刻ｔi においてＮ個のパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧＮから図５（Ａ）に示すアナログ波形の近似値（電圧値）Ｘｉを発生させる場合を考察する。時刻ｔi において第２乃至第Ｎのパルス合成型波形発生装置ＰＡＷＧ２、・・・、ＰＡＷＧＮ−１、ＰＡＷＧＮはそれぞれ、図５（Ｃ）〜図５（Ｅ）から明瞭なように、ａi-N+1 、・・・、ａi-2 、ａi-1 の電圧値を発生している。従って、これら電圧値の和を時刻ｔi におけるアナログ波形の近似値（デジタル波形データｘi に対応する電圧値Ｘｉ）から差し引くことにより、第１のパルス合成型波形発生装置ＰＡＷＧ１が発生すべき電圧値ａi が求まる。この電圧値ａi から、それに対応するデジタル波形データを求める。同様に、時刻ｔi+1 においてＮ個のパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧＮから図５（Ａ）に示すアナログ波形の近似値（電圧値）Ｘｉ＋１を発生させる場合には、第１のパルス合成型波形発生装置ＰＡＷＧ１、及び第３乃至第Ｎのパルス合成型波形発生装置ＰＡＷＧ３、・・・、ＰＡＷＧＮ−１、ＰＡＷＧＮがそれぞれ、ａi 、及びａi-N+2 、・・・、ａi-2 、ａi-1 の電圧値を発生しているから、これら電圧値の和を時刻ｔi+1 におけるアナログ波形の近似値（デジタル波形データｘi+1 に対応する電圧値Ｘｉ＋１）から差し引くことにより、第２のパルス合成型波形発生装置ＰＡＷＧ２が発生すべき電圧値ａi+1 が求まる。この電圧値ａi+1 から、それに対応するデジタル波形データを求める。以下同様にして、任意の時刻においてＮ個のパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧＮからそれぞれ発生させるべきアナログ波形の近似値にそれぞれ対応するデジタル波形データを求めることができる。
【００５４】
このように、プリコーダ４２は、デジタル波形データが入力されると、Ｎ個のパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧＮから発生されるアナログ量の和がこの入力されたデジタル波形データに対応するアナログ量と等しくなるように、これらＮ個のパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧＮから発生されるアナログ量を選定し、これら選定したアナログ量に対応するデジタル波形データをそれぞれ求め、対応するパルス合成型波形発生装置に順次に供給する。換言すれば、プリコーダ４２は、入力されたデジタル波形データに対して、Ｎ個のパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧＮから発生されるアナログ量の和が入力デジタル波形データに対応するアナログ量と等しくなるように、プリコーディングを施し、これらプリコーディングしたデジタル波形データを対応するパルス合成型波形発生装置に順次に供給する。このプリコーダ４２はハードウエアとして構成しても、ソフトウエアとして構成してもよい。
【００５５】
上記構成の任意波形発生装置４０が４つのパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧ４を備えており、基準クロック発生器２２が１ｎｓの周期で基準クロックを発生する場合に、出力したいアナログ波形が図６（Ａ）に示す波形であるときに、任意波形発生装置４０から出力できる近似波形の一例を図６（Ｂ）に示す。図６において、縦軸は振幅値（この例では電圧値）を示し、横軸は時間（ｎｓ）を示す。
【００５６】
図６（Ａ）に示すアナログ波形は、基準クロックｔck0 から始まる第１クロック周期において、電圧値が｛0.707、1、0.707、0｝（Ｖ）と変化し、基準クロックｔck1 から始まる第２クロック周期において、電圧値が｛0、−0.707、−1、−0.707、0｝（Ｖ）と変化している。また、これら電圧値が変化す時刻は第１クロック周期の基準クロックｔck0 から数えると、｛0.125、0.250、0.375、0.500、1.250、1.375、1.500、1.625｝（ｎｓ）である。よって、このアナログ波形を近似するデジタル波形データとして第１クロック周期において｛ｘ0 、ｘ1 、ｘ2 、ｘ3 ｝の４つ、第２クロック周期において｛ｘ4 、ｘ5 、ｘ6 、ｘ7 ｝の４つの合計８つのデジタル波形データ｛ｘ0 、ｘ1 、ｘ2 、ｘ3 、ｘ4 、ｘ5 、ｘ6 、ｘ7 ｝を波形メモリ２０に格納し、基準クロックに同期させて順次にプリコーダ４２に供給する。これらデジタル波形データ｛ｘ0 、ｘ1 、ｘ2 、ｘ3 、ｘ4 、ｘ5 、ｘ6 、ｘ7 ｝は電圧値｛0.707、1、0.707、0、−0.707、−1、−0.707、0｝にそれぞれ対応し、以下の式においてはこれら電圧値を｛Ｘ０、Ｘ１、Ｘ２、Ｘ３、Ｘ４、Ｘ５、Ｘ６、Ｘ７｝でそれぞれ表す。
【００５７】
一方、時間｛0.125、0.250、0.375、0.500、1.250、1.375、1.500、1.625｝（ｎｓ）にそれぞれ対応する８つのタイミングデータ｛ｔ0 、ｔ1 、ｔ2 、ｔ3 、ｔ4、ｔ5 、ｔ6 、ｔ7 ｝がタイミングデータメモリ４４から基準クロックに同期して読み出されてタイミングデータ分配器４６に供給される。
プリコーダ４２は、デジタル波形データ｛ｘ0 、ｘ1 、ｘ2 、ｘ3 、ｘ4 、ｘ5 、ｘ6 、ｘ7 ｝が供給されると、それらの電圧値｛Ｘ０、Ｘ１、Ｘ２、Ｘ３、Ｘ４、Ｘ５、Ｘ６、Ｘ７｝（Ｖ）に対して、４つのパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧ４が２クロック周期においてそれぞれ出力する電圧値ａ0 、ａ1 、ａ2 、ａ3 、ａ4 、ａ5 、ａ6 、ａ7 を求める。電圧値ａ0 より前に発生された電圧値ａ-1 、ａ-2 、ａ-3 、は０Ｖであるとすると、電圧値ａ0 、ａ1 、ａ2 、ａ3 、ａ4 、ａ5 、ａ6 、ａ7 は次式により求められる。
【００５８】
ａ0＝Ｘ０−(ａ-3＋ａ-2＋ａ-1)＝0.707−(0＋0＋0)＝0.707(Ｖ)
ａ1＝Ｘ１−(ａ-2＋ａ-1＋ａ0)＝1−(0＋0＋0.707)＝0.293(Ｖ)
ａ2＝Ｘ２−(ａ-1＋ａ0＋ａ1)＝0.707−(0＋0.707＋0.293)＝−0.293(Ｖ)
ａ3＝Ｘ３−(ａ0＋ａ1＋ａ2)＝0−(0.707＋0.293−0.293)＝−0.707(Ｖ)
ａ4＝Ｘ４−(ａ1＋ａ2＋ａ3)＝0.707−(0.293−0.293＋0.707)＝0(Ｖ)
ａ5＝Ｘ５−(ａ2＋ａ3＋ａ4)＝−1−(−0.293−0.707＋0)＝0(Ｖ)
ａ6＝Ｘ６−(ａ3＋ａ4＋ａ5)＝−0.707−(−0.707＋0＋0)＝0(Ｖ)
ａ7＝Ｘ７−(ａ4＋ａ5＋ａ6)＝0−(0＋0＋0)＝0(Ｖ)
プリコーダ４２は、これら求めた電圧値｛0.707、0.293、−0.293、−0.707、0、0、0、０｝（Ｖ）に対応するデジタル波形データを求め、対応するパルス合成型波形発生装置に順次に供給する。
【００５９】
タイミングデータ｛ｔ0 、ｔ1 、ｔ2 、ｔ3 、ｔ4、ｔ5 、ｔ6 、ｔ7 ｝はタイミングデータ分配器４６によって、次式に示すように、各クロック周期の基準クロックから数えた時間に変換され、４つのパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧ４に分配される。
Δｔ1,1 ＝ｔ0−ｔck0＝0.125−0＝0.125(ｎｓ）
Δｔ2,1 ＝ｔ1−ｔck0＝0.250−0＝0.250(ｎｓ）
Δｔ3,1 ＝ｔ2−ｔck0＝0.375−0＝0.375(ｎｓ）
Δｔ4,1 ＝ｔ3−ｔck0＝0.500−0＝0.500(ｎｓ）
Δｔ1,2 ＝ｔ4−ｔck1＝1.250−1＝0.250(ｎｓ）
Δｔ2,2 ＝ｔ5−ｔck1＝1.375−1＝0.375(ｎｓ）
Δｔ3,2 ＝ｔ6−ｔck1＝1.500−1＝0.500(ｎｓ）
Δｔ4,2 ＝ｔ7−ｔck1＝1.625−1＝0.625(ｎｓ）
上記８つの式においてΔｔp、c におけるサフィックスｐはタイミングデータが振り分けられるパルス合成型波形発生装置の番号を表し、サフィックスｃはクロック周期の番号である。例えば、Δｔ1,1 は第１のパルス合成型波形発生装置ＰＡＷＧ１に与えられ、かつ第１のクロック周期におけるタイミングデータを表し、Δｔ4,2 は第４のパルス合成型波形発生装置ＰＡＷＧ４に与えられ、かつ第２のクロック周期におけるタイミングデータを表す。なお、第１クロック周期の基準クロックｔck0 は０ｎｓにおいて発生され、第２クロック周期の基準クロックｔck1 は１ｎｓにおいて発生されるものとした。
【００６０】
上述のようにして求めたデジタル波形データとタイミングデータを４つのパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧ４に順次に供給した際に、これらパルス合成型波形発生装置ＰＡＷＧ１〜ＰＡＷＧ４から発生される電圧波形を図７に示す。図７（Ａ）は第１のパルス合成型波形発生装置ＰＡＷＧ１から発生される電圧波形を示し、図７（Ｂ）は第２のパルス合成型波形発生装置ＰＡＷＧ２から発生される電圧波形を示し、図７（Ｃ）は第３のパルス合成型波形発生装置ＰＡＷＧ３から発生される電圧波形を示し、図７（Ｄ）は第４のパルス合成型波形発生装置ＰＡＷＧ４から発生される電圧波形を示す。これら電圧波形を波形合成部４８において合成すると、図６（Ｂ）に示す多値の合成波が得られる。
【００６１】
上記第１の実施形態による任意波形発生装置４０から出力される図６（Ｂ）に示す多値の近似波形は、図６（Ａ）に示す出力したいアナログ波形を０.１２５ｎｓのサンプリング時間でサンプリングすることによって得られた近似波形と同じである。従来の任意波形発生装置は基準クロックのタイミングに依存する一定の時間間隔（サンプリング時間）でしか近似波形を発生できないから、図６（Ｂ）に示す近似波形を図１６に示した従来の任意波形発生装置１１から発生させるためには、サンプリング時間が１ｎｓのＤ／Ａ変換部を８個使用しなければならい。従って、上記第１の実施形態による任意波形発生装置４０は、従来の任意波形発生装置のＤ／Ａ変換部の個数の１／２の個数のパルス合成型波形発生装置を使用するだけで、同じ性能を発揮できることになる。
【００６２】
その上、基準クロックのタイミングに依存せずに、出力したいアナログ波形の近似値を任意の時刻（タイミング）においてサンプリングすることができるから、アナログ量の変化が大きい波形部分を重点的にサンプリングすることが可能になる。その結果、上記第１の実施形態による任意波形発生装置４０はその構成が簡単であるにも拘わらず、高精度の近似値を得ることができるから、周波数の高い試験波形を高い精度で発生させることができる。また、分解能を低下させることなくサンプリングレートを上げることができる任意波形発生装置を安価に提供できる。特に、上記任意波形発生装置を、ロジック／メモリ混在ＩＣを試験するＩＣテスタに使用する場合には、このＩＣテスタのパターン発生器のロジック試験信号発生部をパルス合成型波形発生装置として利用可能であるので、安価に実現できる。さらに、Ｎ個のパルス合成型波形発生装置の出力波形を合成する際にいかなる信号切り換え器も必要としないから、信号切り換え器の使用に起因するグリッチは発生しない。
【００６３】
上記第１の実施形態による任意波形発生装置は、ロジック／メモリ混在ＩＣを試験するＩＣテスタのみならず、アナログ量（信号）をデジタル量（信号）に変換するＡ／Ｄ変換部を有する電気／電子部品、回路等のデバイスを試験するための各種の試験装置にも有益に使用できることは言うまでもない。
上記第１の実施形態による任意波形発生装置は、複数個のＤ／Ａ変換部の代わりに複数個のパルス合成型波形発生装置を使用し、周波数の高い試験波形を高い精度で発生すると共に、分解能を低下させることなくタイミングレートを速くしたが、複数個のＤ／Ａ変換部を使用しても、周波数の高い試験波形を高い精度で発生させることができ、かつ分解能を低下させることなくタイミングレートを速くすることができる。以下、複数個のＤ／Ａ変換部を使用して周波数の高い試験波形を高い精度で発生させ、かつ分解能を低下させることなくタイミングレートを速くしたこの発明による任意波形発生装置の第２の実施形態について図８乃至図１１を参照して説明する。
【００６４】
図８はこの発明による任意波形発生装置の第２の実施形態を説明するための原理図である。図示するように、この任意波形発生装置６０は、第１及び第２の２つのＤ／Ａ変換部ＤＡＣ１及びＤＡＣ２と、これらＤ／Ａ変換部ＤＡＣ１、ＤＡＣ２から出力されるアナログ信号を合成する合成部ＳＵＭとによって構成されており、これら素子を使用して、サンプリングレートをこの実施形態では２倍にすると共に、零次ホールドの周波数を高くするものである。なお、図８に示す任意波形発生装置はＤ／Ａ変換部を２個使用しているので、サンプリングレートは２倍になるが、一般的に表現すると、サンプリングレートは、使用するＤ／Ａ変換部の個数倍になる。
【００６５】
デジタル波形データｘn が、例えばｘ0 、ｘ1 、ｘ2 、ｘ3 、ｘ4 、ｘ5 、ｘ6 、ｘ7 、・・・の順序で基準クロックに同期して第１及び第２のＤ／Ａ変換部ＤＡＣ１及びＤＡＣ２に供給されるものとする。これらデジタル波形データに対応するアナログ量をａ０、ａ１、ａ２、ａ３、ａ４、ａ５、ａ６、ａ７、・・・とする。これらデジタル波形データを第１のＤ／Ａ変換部ＤＡＣ１には、図９（Ａ）に示すように、ｘ0 、ｘ0 、ｘ2 、ｘ2 、ｘ4 、ｘ4 、ｘ6 、ｘ6 、・・・（アナログ量ａ０、ａ０、ａ２、ａ２、ａ４、ａ４、ａ６、ａ６、・・・に対応する）とデータ配列を変えて供給し、第１のＤ／Ａ変換部ＤＡＣ１を基準クロック周期Ｔｓの２倍のサンプリングレート２Ｔｓで動作させる。その結果、第１のＤ／Ａ変換部ＤＡＣ１からは、図９（Ｂ）に示すように、ａ０、０、ａ２、０、ａ４、０、ａ６、０、・・・の順序でデジタル波形データｘ0 、ｘ0 、ｘ2 、ｘ2 、ｘ4 、ｘ4 、ｘ6 、ｘ6 、・・・に対応するアナログ量（波形）が出力される。
【００６６】
第２のＤ／Ａ変換部ＤＡＣ２には、図９（Ｃ）に示すように、ｘ1 、ｘ1 、ｘ3 、ｘ3 、ｘ5 、ｘ5 、ｘ7 、ｘ7 、・・・（アナログ量ａ１、ａ１、ａ３、ａ３、ａ５、ａ５、ａ７、ａ７、・・・に対応する）とデータ配列を変えたデジタル波形データを、１基準クロック周期遅らせてから、供給し、第２のＤ／Ａ変換部ＤＡＣ２を同じく基準クロック周期Ｔｓの２倍のサンプリングレート２Ｔｓで動作させる。その結果、第２のＤ／Ａ変換部ＤＡＣ２からは、図９（Ｄ）に示すように、ａ１、０、ａ３、０、ａ５、０、ａ７、０、・・・の順序でこれらデジタル波形データｘ1 、ｘ1 、ｘ3 、ｘ3 、ｘ5 、ｘ5 、ｘ7 、ｘ7 、・・・に対応するアナログ量（信号）が出力される。
【００６７】
第２のＤ／Ａ変換部ＤＡＣ２から出力されるアナログ信号は第１のＤ／Ａ変換部ＤＡＣ１から出力されるアナログ信号よりも１基準クロック周期だけ位相が遅れているから、図９（Ｅ）に示すように、両アナログ信号を合成部ＳＵＭで合成すると、ａ０、ａ１、ａ２、ａ３、ａ４、ａ５、ａ６、ａ７、・・・の順序に配列されたアナログ信号が得られる。よって、両Ｄ／Ａ変換部が動作するサンプリングレートは２基準クロック周期（２Ｔｓ）であるが、合成部ＳＵＭから出力される合成結果のアナログ波形は１基準クロック周期（Ｔｓ）となるから、装置全体としてはサンプリングレートが２倍になる。
【００６８】
上述のようにデジタル波形データの配列を変えるためには、供給されたデジタル波形データｘ0 、ｘ1 、ｘ2 、ｘ3 、ｘ4 、ｘ5 、ｘ6 、ｘ7 、・・・に対してプリコーディング処理を施す必要がある。図１０はこのプリコーディング回路６２を備えた任意波形発生装置６０の一具体例を示す。プリコーディング回路６２はデジタル波形データｘn が供給される減算器ＳＵＢと、この減算器ＳＵＢの減算出力を、１基準クロック周期だけ遅延させる遅延素子Ｄを通じて、減算器ＳＵＢに供給する１つの信号経路とを具備し、プリコーディング回路６２からの出力信号は第１のＤ／Ａ変換部ＤＡＣ１には遅延素子Ｄを含まない第１の信号経路を通じて供給され、第２のＤ／Ａ変換部ＤＡＣ２には、１基準クロック周期だけ遅延させる遅延素子Ｄを含む第２の信号経路を通じて、供給される。第１のＤ／Ａ変換部ＤＡＣ１及び第２のＤ／Ａ変換部ＤＡＣ２からそれぞれ出力されるアナログ信号は合成部ＳＵＭにて合成される。なお、遅延素子Ｄはｚ関数で図示されている。
【００６９】
図１０に示す任意波形発生装置６０において、デジタル波形データｘ0 、ｘ1 、ｘ2 、ｘ3 、ｘ4 、ｘ5 、ｘ6 、ｘ7 、・・・が供給されたときに、プリコーディング回路６２においてプリコーディングを施さないでそのまま通過させた場合には、第１のＤ／Ａ変換部ＤＡＣ１から出力されるアナログ信号は、図１１（Ａ）に示すように、基準クロックに同期したａ０、ａ１、ａ２、ａ３、ａ４、ａ５、ａ６、ａ７、・・・の順序となり、一方、第２のＤ／Ａ変換部ＤＡＣ２から出力されるアナログ信号は、図１１（Ｂ）に示すように、第２の信号経路の遅延素子Ｄによって１基準クロック周期だけ遅延されているが、同じく基準クロックに同期した同じ順序ａ０、ａ１、ａ２、ａ３、ａ４、ａ５、ａ６、ａ７、・・・である。従って、両アナログ信号を合成部ＳＵＭで合成したアナログ信号のサンプリングレートは１基準クロックの周期Ｔｓとなり、両Ｄ／Ａ変換部のサンプリングレートと同じであるから、サンプリングレートを上げることはできない。
【００７０】
しかしながら、供給されたデジタル波形データｘ0 、ｘ1 、ｘ2 、ｘ3 、ｘ4 、ｘ5 、ｘ6 、ｘ7 、・・・に対して、プリコーディング回路６２においてプリコーディングを施してデータ配列を変更し、第１のＤ／Ａ変換部ＤＡＣ１にはｘ0 、ｘ0 、ｘ2 、ｘ2 、ｘ4 、ｘ4 、ｘ6 、ｘ6 、・・・の順序で、第２のＤ／Ａ変換部ＤＡＣ２にはｘ1 、ｘ1 、ｘ3 、ｘ3 、ｘ5 、ｘ5 、ｘ7 、ｘ7 、・・・の順序で供給すると、第１のＤ／Ａ変換部ＤＡＣ１から出力されるアナログ信号は、図１２（Ａ）に示すように、ａ０、ａ０、ａ２、ａ２、ａ４、ａ４、ａ６、ａ６、・・・の順序となり、一方、第２のＤ／Ａ変換部ＤＡＣ２から出力されるアナログ信号は、図１２（Ｂ）に示すように、１基準クロック周期だけ遅れるが、ａ１、ａ１、ａ３、ａ３、ａ５、ａ５、ａ７、ａ７、・・・の順序となる。つまり、出力される両アナログ信号間において、矢印で示すようにａ１(ａ０、ａ３(ａ２、ａ５(ａ４、ａ７(ａ６が互いに入れ替わるように、デジタル波形データの順序を並べ替えると、上述したようにサンプリングレートを２倍にすることができる。
【００７１】
図１２（Ａ）及び（Ｂ）に示されたアナログ信号を合成部ＳＵＭで合成した結果と、図１１（Ａ）及び（Ｂ）に示されたアナログ信号を合成部ＳＵＭで合成した結果は同じになるから、図１２（Ａ）及び（Ｂ）に示すアナログ信号が出力されるようにデジタル波形データをプリコーディング回路６２において並べ替えても、全く問題が生じない。
ただし、ここで問題になるのが零次ホールドである。第１及び第２のＤ／Ａ変換部ＤＡＣ１及びＤＡＣ２は基準クロック周期の２倍の２Ｔｓで動作するから、これらＤ／Ａ変換部ＤＡＣ１、ＤＡＣ２から出力されるアナログ波形の零次ホールドは２Ｔｓのままである。従って、周波数帯域を広げることはできない。この零次ホールドの周波数特性は次式で表せる。
【００７２】
【数４】
【００７３】
【数５】
【００７４】
【数６】
【００７５】
【数７】
【００７６】
なお、供給されたデジタル波形データｘ0 、ｘ1 、ｘ2 、ｘ3 、ｘ4 、ｘ5 、ｘ6 、ｘ7 、・・・の順序を並べ替えることはパターン発生器によって容易に実行できるので、第１のＤ／Ａ変換部ＤＡＣ１にｘ0 、ｘ0 、ｘ2 、ｘ2 、ｘ4 、ｘ4 、ｘ6 、ｘ6 、・・・の順序で、第２のＤ／Ａ変換部ＤＡＣ２には、１基準クロック周期だけ遅延させてｘ1 、ｘ1 、ｘ3 、ｘ3 、ｘ5 、ｘ5 、ｘ7 、ｘ7 、・・・の順序で、デジタル波形データをそれぞれ供給することに全く問題は発生しない。
【００７７】
上記合成部６２として、例えば、供給されるアナログ信号の電圧値を加算する加算器が使用できる。代わりに、供給されるアナログ信号の電圧値を乗算する乗算器、又は供給されるアナログ信号の電圧値を減算する減算器を使用してもよい。或いは、供給されるアナログ信号を加算、減算、乗算を組み合わせて合成する合成部を使用してもよい。
上記第２の実施形態による任意波形発生装置も、ロジック／メモリ混在ＩＣを試験するＩＣテスタのみならず、アナログ量（信号）をデジタル量（信号）に変換するＡ／Ｄ変換部を有する電気／電子部品、回路等のデバイスを試験するための各種の試験装置に有益に使用できることは言うまでもない。
【００７８】
上述したように、上記第２の実施形態による任意波形発生装置６０において、Ｄ／Ａ変換部を３個使用すると、サンプリングレートは３倍になり、４個使用すると、サンプリングレートは４倍になる。Ｎを２以上の整数としたとき、Ｎ個のＤ／Ａ変換部を使用した一般化した任意波形発生装置の一例を図１３に示す。図１３に示す任意波形発生装置７０において、プリコーディング回路７２は、デジタル波形データｘn が与えられる減算部ＳＵＢと、この減算部ＳＵＢと出力端子（図示せず）との間に並列に接続されたＮの並列信号経路とを含み、Ｎの並列信号経路は、１基準クロック周期だけデジタル波形データを遅延させる遅延素子Ｄが挿入されていない第１の信号経路と、挿入される遅延素子Ｄが１個からＮ−１個まで順次に増加する第２乃至第Ｎの信号経路よりなる。なお、各遅延素子Ｄはｚ関数で図示されている。
【００７９】
プリコーディング回路７２においてデータ配列が変更されたデジタル波形データは、第１のＤ／Ａ変換部ＤＡＣ１には遅延素子Ｄを含まない第１の信号経路を通じて供給され、第２のＤ／Ａ変換部ＤＡＣ２には、１個の遅延素子Ｄを含む第２の信号経路を通じて供給され、第３のＤ／Ａ変換部ＤＡＣ３には２個の遅延素子Ｄを含む第３の信号経路を通じて供給され、・・・、第ＮのＤ／Ａ変換部ＤＡＣＮにはＮ−１個の遅延素子Ｄを含む第Ｎの信号経路を通じて供給される。Ｎ個のＤ／Ａ変換部ＤＡＣ１〜ＤＡＣＮから出力されるアナログ信号は合成部ＳＵＭにおいて合成される。
【００８０】
図１３に示す任意波形発生装置７０の動作は図１０に示した任意波形発生装置６０の動作と同様であるので、その説明を省略するが、サンプリングレートがＮＴｓからＴｓとＮ倍になり、かつ零次ホールドもＮＴｓからＴｓと１／Ｎになるから、零次ホールドも装置全体のサンプリングレートＴｓでサンプリングされたことと等価になり、零次ホールドの周波数特性も高くなる。従って、周波数帯域を広くすることができ、高い周波数のアナログ波形を高い精度で発生することができる。
【００８１】
以上、この発明を図示した好ましい実施形態について記載したが、この発明の精神及び範囲から逸脱することなしに、上述した実施形態に関して種々の変形、変更及び改良がなし得ることはこの分野の技術者には明らかであろう。従って、この発明は例示の実施形態に限定されるものではなく、添付の特許請求の範囲によって定められるこの発明の範囲内に入る全てのそのような変形、変更及び改良をも包含するものである。
【００８２】
【発明の効果】
以上の説明で明白なように、この発明によれば、出力したいアナログ波形を任意のタイミングでサンプリングすることができるので、分解能を低下させることなくサンプリングレートを上げることができ、高い周波数のアナログ波形を高精度で発生することができる。また、サンプリングレートの上昇に伴って零次ホールドの周波数も高くすることができる。
【図面の簡単な説明】
【図１】この発明による任意波形発生装置の第１の実施形態を示すブロック図である。
【図２】図１に示した任意波形発生装置に使用されたパルス合成型波形発生装置の一実施形態を示すブロック図である。
【図３】図２に示したパルス合成型波形発生装置から出力されるアナログ波形の一例を示す波形図である。
【図４】図１に示した任意波形発生装置に使用されたプリコーダの一実施形態を示すブロック図である。
【図５】図４に示したプリコーダの動作を説明するためのタイミングチャートである。
【図６】図１に示した任意波形発生装置によって出力したいアナログ波形の一例と、この任意波形発生装置から出力される近似波形の一例を示す波形図である。
【図７】４つのパルス合成型波形発生装置からそれぞれ出力されるアナログ波形を示す波形図である。
【図８】この発明による任意波形発生装置の第２の実施形態の原理を説明するためのブロック図である。
【図９】図９に示した２つのＤ／Ａ変換部に供給すべきデジタル波形データの配列及びこれら２つのＤ／Ａ変換部からそれぞれ出力されるアナログ信号をそれぞれ示す図である。
【図１０】この発明による任意波形発生装置の第２の実施形態を示す回路図である。
【図１１】デジタル波形データにプリコーディングを施さない場合に、図１０に示した任意波形発生装置の２つのＤ／Ａ変換部からそれぞれ出力されるアナログ信号を示す図である。
【図１２】デジタル波形データにプリコーディングを施した場合に、図１０に示した任意波形発生装置の２つのＤ／Ａ変換部からそれぞれ出力されるアナログ信号を示す図である。
【図１３】この発明による任意波形発生装置の第２の実施形態を一般化した変形実施形態示す回路図である。
【図１４】従来の任意波形発生装置の一例を示すブロック図である。
【図１５】図１４に示した任意波形発生装置から出力されるアナログ波形の一例を示す波形図である。
【図１６】従来の任意波形発生装置の他の例を示すブロック図である。
【図１７】図１６に示した任意波形発生装置によって出力したいアナログ波形の一例と、この任意波形発生装置から出力される近似波形の一例を示す波形図である。
【図１８】アナログ信号をＤ／Ａ変換した場合に発生する零次ホールド特性を説明するための波形図である。
【図１９】従来のＩＣテスタの一例を示す構成図である。
【符号の説明】
２０：波形メモリ
２２：基準クロック発生器
２６：波形出力部
４０、６０、７０：任意波形発生装置
４２：プリコーダ
４４：タイミングデータメモリ
４６：タイミングデータ分配器
４８：波形合成部
６２、７２：プリコーディング回路
ＰＡＷＧ１〜ＰＡＷＧＮ：パルス合成型波形発生装置
ＷＳＭ：波形合成部
ＳＵＢ：減算器
ＳＵＭ：合成部
ＤＡＣ１、２：Ｄ／Ａ変換部
Ｄ：遅延素子
Claims (19)
- 所望の波形を発生する任意波形発生装置であって、
デジタル波形データを記憶する波形データ記憶手段と、
この波形データ記憶手段から読み出されたデジタル波形データに対してプリコーディングを施すプリコーディング手段と、
プリコーディングされたデジタル波形データに応じたアナログ量をそれぞれ発生する複数の波形発生装置と、
上記複数の波形発生装置がそれぞれ上記デジタル波形データに応じたアナログ量を発生するタイミングを決めるタイミングデータを記憶するタイミングデータ記憶手段と、
上記複数の波形発生装置から発生されるアナログ量を合成する合成部と、
上記タイミングデータ記憶手段から読み出されたタイミングデータを上記複数の波形発生装置に振り分けるタイミングデータ分配手段とを具備し、
上記プリコーディング手段は、上記複数の波形発生装置からそれぞれ発生されるアナログ量の和が上記波形データ記憶手段から供給されたデジタル波形データに対応するアナログ量に等しくなるように、このデジタル波形データにプリコーディングを施すことを特徴とする任意波形発生装置。 - 上記複数の波形発生装置のそれぞれは、デジタル波形データに応じたアナログ量のパルス波形をそれぞれ出力する複数のパルス生成器と、これらパルス生成器から発生されるパルス波形を合成する波形合成部とによって構成されていることを特徴とする請求項１に記載の任意波形発生装置。
- 上記合成部から出力される合成アナログ量から所定の周波数成分を取り除くフィルタ手段をさらに含むことを特徴とする請求項１又は２に記載の任意波形発生装置。
- 上記波形データ記憶手段に記憶されるデジタル波形データは、出力したいアナログ波形の所定の複数のタイミング点におけるアナログ量に対応するデジタルデータ系列であることを特徴とする請求項１乃至３のいずれか１つに記載の任意波形発生装置。
- 上記タイミングデータ記憶手段に記憶されるタイミングデータは、上記所定の複数のタイミング点を指示するデータであることを特徴とする請求項４に記載の任意波形発生装置。
- 上記合成部は、上記複数の波形発生装置からそれぞれ発生されるアナログ量を加算して多値の合成波を生成する加算器であることを特徴とする請求項１乃至３のいずれか１つに記載の任意波形発生装置。
- 所望の波形を発生する任意波形発生装置であって、
デジタル波形データを記憶する波形データ記憶手段と、
この波形データ記憶手段から読み出されたデジタル波形データに対してプリコーディングを施すプリコーディング手段と、
プリコーディングされたデジタル波形データをアナログ量に変換する複数のデジタル−アナログ変換手段と、
上記複数のデジタル−アナログ変換手段から発生されるアナログ量を合成する合成部とを具備し、
上記プリコーディング手段は、供給されたデジタル波形データの配列を、上記複数のデジタル−アナログ変換手段から所定の遅延時間だけ順次に遅延されてそれぞれ出力される複数のアナログデータを上記合成部において合成したときに、この合成されたアナログデータの配列が上記供給されたデジタル波形データの配列に対応するように、変更することを特徴とする任意波形発生装置。 - 上記複数のデジタル−アナログ変換手段のそれぞれは、その個数をＮ（Ｎは２以上の整数）とすると、上記プリコーディングを施されたデジタル波形データが供給されることによって１／Ｎのサンプリングレートで動作することを特徴とする請求項７に記載の任意波形発生装置。
- 上記合成部から出力される合成アナログ量から所定の周波数成分を取り除くフィルタ手段をさらに含むことを特徴とする請求項７又は８に記載の任意波形発生装置。
- 上記合成部は、上記複数のデジタル−アナログ変換手段からそれぞれ発生されるアナログ量を加算して多値の合成波を生成する加算器であることを特徴とする請求項７乃至９のいずれか１つに記載の任意波形発生装置。
- アナログ量をデジタル量に変換するアナログ−デジタル変換部を有するデバイスを試験するための試験装置であって、
デジタル波形データを記憶する波形データ記憶手段と、
この波形データ記憶手段から読み出されたデジタル波形データに対してプリコーディングを施すプリコーディング手段と、
それぞれがプリコーディングされたデジタル波形データに応じたアナログ量を発生する複数の波形発生装置と、
上記複数の波形発生装置がそれぞれ上記デジタル波形データに応じたアナログ量を発生するタイミングを決めるタイミングデータを記憶するタイミングデータ記憶手段と、
上記複数の波形発生装置から発生されるアナログ量を合成する合成部と、
上記合成部から出力される合成アナログ波から上記デバイスの試験に使用する試験波形を生成する試験波形生成手段と、
上記タイミングデータ記憶手段から読み出されたタイミングデータを上記複数の波形発生装置に振り分けるタイミングデータ分配手段とを具備し、
上記プリコーディング手段は、上記複数の波形発生装置からそれぞれ発生されるアナログ量の和が上記波形データ記憶手段から供給されたデジタル波形データに対応するアナログ量に等しくなるように、このデジタル波形データにプリコーディングを施すことを特徴とする試験装置。 - 上記複数の波形発生装置のそれぞれは、デジタル波形データに応じたアナログ量のパルス波形をそれぞれ出力する複数のパルス生成器と、これらパルス生成器から発生されるパルス波形を合成する波形合成部とによって構成されていることを特徴とする請求項１１に記載の試験装置。
- 上記合成部から出力される合成アナログ量から所定の周波数成分を取り除くフィルタ手段をさらに含むことを特徴とする請求項１１又は１２に記載の試験装置。
- 上記波形データ記憶手段に記憶されるデジタル波形データは、出力したいアナログ波形の所定の複数のタイミング点におけるアナログ量に対応するデジタルデータ系列であることを特徴とする請求項１１乃至１３のいずれか１つに記載の試験装置。
- 上記タイミングデータ記憶手段に記憶されるタイミングデータは、上記所定の複数のタイミング点を指示するデータであることを特徴とする請求項１４に記載の試験装置。
- アナログ量をデジタル量に変換するアナログ−デジタル変換部を有するデバイスを試験するための試験装置であって、
デジタル波形データを記憶する波形データ記憶手段と、
この波形データ記憶手段から読み出されたデジタル波形データに対してプリコーディングを施すプリコーディング手段と、
プリコーディングされたデジタル波形データをアナログ量に変換する複数のデジタル−アナログ変換手段と、
上記複数のデジタル−アナログ変換手段から発生されるアナログ量を合成する合成部と、
上記合成部から出力される合成アナログ波から上記デバイスの試験に使用する試験波形を生成する試験波形生成手段とを具備し、
上記プリコーディング手段は、供給されたデジタル波形データの配列を、上記複数のデジタル−アナログ変換手段から所定の遅延時間だけ順次に遅延されてそれぞれ出力される複数のアナログデータを上記合成部において合成したときに、この合成されたアナログデータの配列が上記供給されたデジタル波形データの配列に対応するように、変更することを特徴とする試験装置。 - 上記複数のデジタル−アナログ変換手段のそれぞれは、その個数をＮ（Ｎは２以上の整数）とすると、上記プリコーディングを施されたデジタル波形データが供給されることによって１／Ｎのサンプリングレートで動作することを特徴とする請求項１６に記載の試験装置。
- 上記合成部から出力される合成アナログ量から所定の周波数成分を取り除くフィルタ手段をさらに含むことを特徴とする請求項１６又は１７に記載の試験装置。
- 上記合成部は、上記複数のデジタル−アナログ変換手段からそれぞれ発生されるアナログ量を加算して多値の合成波を生成する加算器であることを特徴とする請求項１６乃至１８のいずれか１つに記載の試験装置。
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