JP4130276B2 - ディジタル−アナログ変換器のスプリアスのないダイナミック・レンジを拡大する方法および装置 - Google Patents

Description

【０００１】
【発明の分野】
本発明は、ディジタル−アナログ変換器に関し、特にスプリアスのないダイナミック・レンジ（Ｓpurious Ｆree Ｄynamic Ｒange:ＳＦＤＲ）が拡大されたディジタル−アナログ変換器に関する。
【０００２】
【関連技術の記述】
多くの物理デバイスは、アナログ、すなわち、連続的に変化する出力信号を発生する。現在、信号処理はディジタルの方法を使って実行されることが多く、その処理された信号はアナログ形式へ逆に変換されることが多い。アナログのデバイスとディジタルのシステムとの間のインタフェースとして働く多くの型式の変換器が存在する。これらの変換器はテスト、計測、プロセス制御、および通信などの各種の用途において使われる。ディジタル−アナログ変換器（Ｄigital Ａnalog Ｃonverers:ＤＡＣ）は与えられたディジタル入力からアナログ出力を発生する。ＤＡＣに対するスプリアスのないダイナミック・レンジ（ＳＦＤＲ）は相互変調の結果などのスプリアス歪みの振幅と、最大の出力信号振幅との間のデシベル（ｄＢ）での差として測定されることが多い。ＤＡＣのＳＦＤＲ性能は変換されるべきディジタル信号の振幅の関数として変化する。普通、ディジタル信号の振幅が大きいほど、ＳＦＤＲは小さくなる。というのは、ディジタル信号の振幅が増加するにつれて、アナログ出力信号の振幅が増加するが、結果のスプリアス歪みの振幅の増加が一般に出力信号の振幅の増加より大きいからである。用途によって変わるが、ＤＡＣのＳＦＤＲを拡大することによって、ＤＡＣがスプリアス歪みのレベルを維持するか、あるいは減らしながら、より広い範囲のディジタル信号をアナログ信号に変換することができるか、あるいはスプリアス歪みのレベルを減らしながら、与えられた範囲のディジタル信号をアナログ信号に変換することができる。例えば、説明の目的のために、１６ビットのＤＡＣのスプリアスのないダイナミック・レンジは、４ｄＢｍの大出力レベルによって測定された場合、９０ｄＢであり、スプリアス歪みのレベルは−８６ｄＢｍである。最も悪い場合のスプリアス歪みの振幅と、大出力信号との間の相対的な差を増やすことによって、ＤＡＣのＳＦＤＲを拡大することができる。
【０００３】
【発明の概要】
本発明は、ＤＡＣシステムを構成する個々のＤＡＣのＳＦＤＲに対して比較されるときに、拡大されたＳＦＤＲを提供するＤＡＣシステムに関する。そのＤＡＣシステムはディジタル入力信号を受け取って振幅が制限された信号を提供するクリッピング装置を使用し、第１のＤＡＣに対して不十分なＳＦＤＲを生じる結果となる振幅のディジタル入力信号に対してその第１のＤＡＣに対するクリップされた結果の信号歪みを生じる。ディジタル入力信号の振幅を制限することによって、そのディジタル入力信号の振幅は実効的に減らされ、すなわち、クリップされ、それによって第１のＤＡＣに対するＳＦＤＲ性能が改善される。この信号調整の結果の信号歪みが第２のＤＡＣへ経路指定される。第１のＤＡＣは振幅が制限されたディジタル信号をアナログ信号に変換し、その調整されたディジタル信号の振幅が小さいためにＳＦＤＲが拡大されている。第２のＤＡＣはディジタル入力信号のクリップされた振幅の部分として見ることができる信号歪みを受け取る。第２のＤＡＣはその調整されたディジタル信号より振幅が普通は小さい信号歪みを最低限受け入れ可能なＳＦＤＲのアナログ信号に変換する。ＤＡＣシステムは第１および第２のＤＡＣからの結果のアナログ信号を組み合わせて、出力信号の振幅とスプリアス歪みとの間の相対的な差が増加している所望の変換されたアナログ信号を発生し、それによって、ディジタル入力信号が振幅調整されずに第１のＤＡＣによって変換されたとした場合のＳＦＤＲに比較して拡大されているＳＦＤＲをそのＤＡＣシステムに対して提供する。
【０００４】
ある実施例においては、ＤＡＣシステムはＮビットのディジタル入力信号を受け取る。クリッピング装置が第１のＤＡＣに対するディジタル入力信号のｎ２個の最上位ビット（Ｍost Ｓignificant Ｂits：ＭＳＢ）を含んでいるディジタル入力信号の振幅制限された部分を、アナログ形式に変換するために経路指定することに関与する。ＤＡＣシステムは、ｎ１個のビットを含んでいるディジタル入力信号のクリップされた振幅の部分をアナログ形式に変換するために第２のＤＡＣに対して経路指定する。合計Ｎ個のビットのディジタル入力から第２のＤＡＣへ経路指定されるｎ１個の最下位ビット（Ｌeast Ｓignificant Ｂits:ＬＳＢ）は、そのディジタル入力信号の振幅の「クリッピング」の量を反映する。第２のＤＡＣに対して経路指定されるＬＳＢの数が多ければ多いほど、第１のＤＡＣに対して経路指定されるディジタル入力信号の振幅制限された部分の振幅は小さくなる。信号歪みを伴うより小さい振幅のディジタル信号を第１のＤＡＣに対して提供することによって、第１のＤＡＣのＳＦＤＲが拡大される。第２のＤＡＣのＳＦＤＲは一般には問題にならない。というのは、ディジタル入力信号のクリップされた部分、すなわち、信号歪みの部分の振幅を、第２のＤＡＣからのスプリアスの歪みのレベルが許される程度になるように設計することができるからである。次に、ＤＡＣシステムは第１および第２のＤＡＣからのアナログ出力を組み合わせて、スプリアスの歪みのレベルが減少している（したがって、ＳＦＤＲが拡大されている）所望の変換された信号を発生する。
【０００５】
本発明の他の態様および利点は、以下の詳細な説明を読み、添付の図面を参照することによって明らかとなる。
【０００６】
【発明の詳細な記述】
教育学的な目的のために、本発明はスプリアスのないダイナミック・レンジ（ＳＦＤＲ）が拡大されているＤＡＣシステムの実施例に関して以下に説明される。図１を特に参照して、ＤＡＣシステム１０はアナログ形式に変換されるべきＮビットのディジタル信号Ｓを受け取る。この例においては、信号Ｓは、第１のＤＡＣ１２によって信号Ｓが変換された場合、その変換された信号Ｓの振幅に相対的な対応しているレベルのスプリアス歪みを発生することになる振幅を有する。振幅は多くの方法で、例えば、電圧、電流、エネルギ、パワーまたは強度として測定することができるが、説明の目的のために、ディジタル領域での振幅はそのディジタル信号が表す数値を指すことができる。周波数領域においては、振幅はパワー・レベルを指すことができ、そして時間領域においては、振幅は電圧レベルを指すことができる。ＳＦＤＲの十分性は特定の用途によって変わる設計の選定の問題である。代表的なディジタル−アナログ変換器においては、ＳＦＤＲは一般的にアナログ出力信号の振幅に対して、そのアナログ出力信号の振幅とそれに伴って発生されるスプリアス歪みの振幅との間の差として定義される。通常、出力信号の振幅が増加するにつれて、スプリアス歪みと出力信号との間の差は減少する。したがって、ＳＦＤＲは最大の出力信号レベルとそれに対応するスプリアス歪みのレベルに対して相対的に定義することができる。一般に、スプリアスのないダイナミック・レンジの拡大は、与えられたアナログ出力信号レベルに対してスプリアス歪みのパワー・レベルが減らされる場合、すなわち、発生されるスプリアス歪みの与えられたパワー・レベルに対して出力信号のパワー・レベルが増やされる場合、あるいは出力信号の振幅と対応しているスプリアス歪みとの間の相対的な差が増加する場合に生じる。例えば、ＤＡＣ１２からのアナログ出力信号のパワー・レベルがあるレベルの歪みを伴って発生される場合、ＤＡＣシステム１０は歪みのレベルが下げられている同じ出力信号レベルを発生することによって、拡大されたＳＦＤＲを提供する。
【０００７】
図１において、ＤＡＣシステム１０はＮビットのディジタル入力信号Ｓのうちのｎ２ビットを含んでいる第１の部分、すなわち、振幅制限された部分をＤＡＣ１２に対して第１の経路１６上で経路指定し、ＤＡＣ１２はその第１の部分をアナログ形式に変換する。コンポジットの信号Ｓおよびディジタル入力信号Ｓのクリッピングの結果として生じる信号歪みＤは、ディジタル入力信号Ｓの最上位ビット（ＭＳＢ）だけを含む。信号歪みＤはＮビットのディジタル入力信号に対して相対的であり、そしてシステムはディジタル入力信号Ｓを実効的にクリップすることによって信号歪みＤを導入する。第１の経路１６上で調整された信号、すなわち、コンポジットのディジタル信号が信号Ｓおよび信号歪みＤとして示される。というのは、ディジタル入力信号Ｓのうちの最上位ｎ２ビットだけが第１の経路１６上に経路指定(routed)されるからである。ＤＡＣシステム１０はディジタル入力信号Ｓのｎ１ビットを含んでいる第２の部分Ｄ^* を第２の経路１８上で、その第２の部分をアナログ形式に変換する第２のＤＡＣ１４に対して経路指定する。その第２の、すなわち、クリップされた振幅のディジタル信号Ｓの部分は、Ｎビットのディジタル入力信号Ｓの最下位ビット（ＬＳＢ）を含む。ここで、この実施例においてはＮ＝ｎ１＋ｎ２である。ｎ２個のＭＳＢだけを第１の経路１６上で経路指定することによって、ＤＡＣ１０はディジタル入力信号Ｓを実効的にクリップし、そのクリップされて取り去られた部分、すなわち、歪みＤ^* を第２のＤＡＣ１４に対して経路指定する。歪みＤ^* はディジタル領域におけるディジタル入力信号Ｓからクリップされた最下位ビットを反映し、第１の経路１６上の信号歪みＤと位相が１８０度違っている。
【０００８】
第２のＤＡＣ１４に対して経路指定されるディジタル入力信号Ｓの最下位ビットの数は、ディジタル入力信号Ｓの振幅のクリッピングの量を反映する。第２のＤＡＣ１４に対して経路指定されるＬＳＢが多ければ多いほど、ディジタル入力信号Ｓのクリッピングが多くなり、そして第１のＤＡＣ１２に対して経路指定されるコンポジットの信号ＳとＤの振幅が小さくなる。信号歪みＤを伴うより小さい振幅のコンポジットのディジタル信号Ｓを第１のＤＡＣ１２に対して提供することによって、出力信号レベルに相対的に、より小さいスプリアス歪みレベルが発生され、それによって第１のＤＡＣ１２のＳＦＤＲが改善される。この特定の実施例においては、第１のＤＡＣ１２の不使用ビット（入力信号ＳのＬＳＢに対応している）はゼロ（「０」）に設定され、第２のＤＡＣ１４の不使用ビット（入力信号ＳのＭＳＢに対応している）はゼロ「０」に設定される。０に設定されるビットの数が入力信号Ｓに依存して変化する他の実施例も可能である。他の実施例においては、その第１のＤＡＣ１２はｎ１個のビットが０に設定されており、第２のＤＡＣ１４は０に設定されていないｎ１個のビットを受け取ることになる。
【０００９】
第２のＤＡＣ１４は、一般的に、ＤＡＣ１４の出力信号レベルに相対的なスプリアス歪みのレベルが小さい。というのは、ＤＡＣ１４は、一般に小さいレベルのスプリアス歪みを発生し、そしてその第２のＤＡＣ１４に対して受け入れ可能なＳＦＤＲを生じる最大振幅のクリップされたＤ^* を受け取るように設計されるからである。ＤＡＣシステム１０は、第１のＤＡＣ１２からのアナログ出力Ｓ'およびＤ' と第２のＤＡＣ１４からのアナログ出力Ｄ^*'を組み合わせ、それによって、ディジタル信号Ｓが第１のＤＡＣ１２によって変換された場合のスプリアス歪みの振幅に対して比較されるとき、スプリアス歪みの振幅がより小さい所望の変換されたアナログ信号Ｓ' を発生する。このように、ＤＡＣシステム１０は、ＳＦＤＲが改善されている所望の変換されたアナログ信号Ｓ'を発生する。
【００１０】
この特定の実施例においては、２：１の加算回路（summer）２０が第１のＤＡＣ１２からの第１の経路１４上でのアナログ出力Ｓ'およびＤ'を、第２のＤＡＣ１４からの第２の経路１８上でのアナログ出力Ｄ^*'と組み合わせる。加算回路２０として他の型式の結合器(combiner)を使うことも可能である。さらに、この特定の実施例においては、サンプリング・クロック２２がサンプリング信号を１：２のスプリッタ２４に対して提供する。１：２のスプリッタ２４はそのサンプリング信号を第１のＤＡＣ１２および第２のＤＡＣ１２に対して提供し、同期サンプルを提供する。他のサンプリング信号の構成が第１および第２のＤＡＣ１２および１４に対して可能である。
【００１１】
歪みのエネルギのＤ^* を供給し、それをアナログ形式に変換し、それを第１の経路１６上のアナログ信号Ｓ'およびＤ'と組み合わせることによって、ＤＡＣシステム１０は、ディジタルからアナログへの（digital-to-analog:Ｄ／Ａ）変換に先立って入力信号Ｓから「クリップされた」振幅エネルギを使って所望の変換されたアナログ信号Ｓ' を実効的に再構築している。Ｄ／Ａ変換は信号を再び組み合わせる前に別々の経路上でより小さい振幅で実行されるので、ＤＡＣシステム１０はＳＦＤＲが改善されている所望の変換されたアナログ信号Ｓ' を発生する。ＳＦＤＲは、クリッピングによってディジタル入力信号の振幅が減少し、ＤＡＣ１２からのアナログ出力信号の振幅が対応している量だけ減少するが、第１のＤＡＣ１２からのスプリアス歪みの振幅が出力信号の振幅より多く減少するのでＳＦＤＲが改善される。例えば、ＳＦＤＲの上側の境界においては、出力信号のパワー・レベルが１ｄＢ変化するたびにスプリアスの歪みのパワー・レベルにおける３ｄＢの変化が発生する可能性がある。信号Ｄ^* の振幅は受け入れ可能なＳＦＤＲを結果として生じさせるので、第２のＤＡＣ１４は受け入れ可能なレベルのスプリアス歪みを発生し、その結果、ＤＡＣシステム１０に対する総合のスプリアス歪みの振幅が許容される値となる。
【００１２】
図２は、ディジタル入力信号Ｓが１２個のビットを含む場合の実施例を示している。この実施例においては、ＤＡＣシステム１０はその１２個のビットを第１の経路１６上での７個のｎ２ビットと、第２の経路１８上での５個のｎ１ビットとに分割する。さらに、この実施例においては、第１および第２のＤＡＣ１２および１４として１２ビットのＤＡＣが使われている。したがって、最下位ビット（ビット１）から第５ビットまでがそれぞれ第２のＤＡＣ１４の第１ビットの入力から第５ビットの入力に対して接続され、第６ビットの入力から第１２ビットの入力までは０に設定されている。第１のＤＡＣ１２においては、第１ビットの入力から第５ビットの入力までは０に設定され、そして第６ビットから最上位ビット（ビット１２）までは第６ビットの入力から第１２ビットの入力が、それぞれ接続されている。
【００１３】
図３ａは、説明の目的のために、ディジタル入力信号Ｓのスペクトル表現を示している。入力信号Ｓをスプリット、すなわち、クリップすることによって、コンポジット信号ＳおよびＤの合計振幅が減らされる。ディジタル入力信号の振幅のクリップによって、図３ｂに示されているように信号歪みＤが周波数領域において発生する。その結果の信号歪みＤ（図３ｃ）は元の入力信号の周波数帯域を増加させ、結果のコンポジットＳおよびＤの合計振幅を減らす。ＤＡＣの帯域幅性能は非常に良好であるので、ＳおよびＤの追加の帯域幅は第１のＤＡＣ１２（図１）によって容易に扱うことができる。コンポジット信号ＳおよびＤに対する合計振幅が元の信号Ｓに比較して減らされるので、第１のＤＡＣ１２（図１）はスプリアス歪みのレベルが小さい変換されたコンポジット信号ＳおよびＤを発生し、したがって、元の信号Ｓが変換されたとした場合の結果のＳＦＤＲに比較してＳＦＤＲが拡大されている。図３ｄは信号歪みＤ（図３ｃ）と位相が１８０度異なって示されている元の信号Ｓのクリップされた部分Ｄ^* （図３ａ）を示している。歪みＤ^* が第２の経路１８上にあり、そして第２のＤＡＣ１４はその歪みＤ^* をアナログ形式に変換する。クリップされた部分Ｄ^* の振幅は第２のＤＡＣ１４（スプリアス歪みの振幅が小さい）に対して受け入れ可能なＳＦＤＲを結果として生じさせる筈である。最後に、変換されたコンポジット信号Ｓ' およびＤ' は変換された歪みＤ^*'と組み合わされてスプリアス歪みの振幅の小さい変換された元の信号Ｓ' を発生し、それによって拡張されたＳＦＤＲを提供する。説明の目的のために、第１の経路１６上の入力信号はＳとして示され、クリップされた信号はＳおよびＤのコンポジット信号として示されている。第２の経路１８上では、入力信号Ｓが信号歪みＤのコンポジット信号Ｓと組み合わされて第２の経路１８上で信号歪みＤを分離する。各種の信号の異なる表記、参照および特徴付けが使えることを理解されたい。上記の指定は本発明の説明を単純化するために選定されたものである。
【００１４】
図４は変換された歪みＤ^*'の位相および振幅を調整するために、第２の経路１８上で位相および振幅の調整器４２を使用するＤＡＣシステム４０の実施例を示している。位相および振幅の調整器４２は変換された歪みＤ^*'の位相および振幅を調整して変換された信号歪みＤ' の削減を改善し、それによって所望の変換されたアナログ信号Ｓの再構築を改善している。変換された信号歪みＤ' の削減は、変換された信号歪みＤ' およびＤ^*'が同じ振幅で１８０度の位相差に近付くように改善される。変換された歪みＤ' およびＤ^*'の実現されるべき打消しの程度は特定の用途によって変わるが、完全な打消しは普通は不要である。例えば、１７５乃至１８５度の位相差および／または２ｄＢの振幅差が変換された信号歪みＤ^* とＤ'^*との間で可能であり、それで十分な打消しが実現される。ある実施例においては、組合せ回路および加算回路２０の出力におけるカプラ４４が出力信号Ｓ' の一部分を利得および位相の制御回路４６に対して提供する。位相および利得の制御回路４６は位相および振幅の調整信号を位相および振幅の調整回路４２に対して提供することによって、出力信号Ｓ' の中に残っている変換された信号歪みＤ' の振幅に応答する。位相および振幅の調整回路４２は、その変換された信号歪みＤ^*'の位相および振幅を調整して出力信号Ｓ' から信号歪みＤ' の削減を微調整することによって、この位相および振幅の調整信号に応答する。その調整は、ＤＡＣシステム４０の出力における信号歪みＤ' のパワー・レベルなどの信号Ｓの測定値に基づいて計算すること、あるいはルックアップ・テーブルを使って得ることができる。ある用途においては、位相および振幅の調整は一定であるか、あるいは調整回路４２の前の信号歪みＤ^* の測定値および／または加算回路２０の前の信号歪みＤ'の測定値に基づいて行われる。
【００１５】
遅延４８は第１の経路１６と第２の経路１８との間の遅延を整合させようとする。特に、この実施例の場合、遅延４８は位相および振幅の調整回路４２を通る信号歪みＤ^*'によって生じる遅延を反映する。というのは、経路１６および１８の両方における成分は第２の経路１８上の位相および振幅の調整回路４２以外は同じだからである。遅延４８は経路１６と１８の両方の遅延を正確に等化する必要はないが、それぞれの遅延は第１の経路１６上の信号歪みＤ' の対応している部分と、第２の部分１８上の信号歪みＤ^*'が、位相が約１８０度ずれて組み合わされるのに十分近いこと（例えば、ピコ秒のオーダでの遅延差）が必要である。理想的には、第１の経路１６上の信号歪みＤ' および第２の経路１８上の信号歪みＤ^*'を約１８０度の位相差で組み合わせることができるが、用途によっては、信号歪みＤ' を１８０度より大きいか、あるいは小さい値、例えば、変換された信号歪みＤ' とＤ^*'との間の１７５乃至１８５度の位相差を許すようにすることができる。代わりに、位相および振幅の調整回路４２を第１の経路１６上に置き、そして遅延４８を第２の経路１８上に置くことができる。
【００１６】
また、図４のＤＡＣシステム４０は１つのクリッピング装置５０を示しており、それはディジタル入力信号Ｓをクリップし、そして信号歪みがＤである結果の信号Ｓを第１の経路１６上で経路指定し、そのクリップされた信号歪みＤ^*は第２の経路１８上で経路指定される。このクリッピング装置５０は各種の形式が可能である。例えば、図５ａは、Ｎビットのディジタル入力信号Ｓを受け取るクリッピング装置を示している。「クリッピング」はｎ２個の最上位ビットを第１の経路１６に沿って第１のＤＡＣ１２（図１４）に対して単純に経路指定し、そして第１のＤＡＣ１２に対する残りの使用されていない最下位の入力を０に設定することによって行われる。ディジタル入力信号Ｓの残りの最下位のｎ１ビットは第２の経路１８に沿って第２のＤＡＣ１４に対して経路指定され、そこで第２のＤＡＣ１４の使用されていない最上位入力は０に設定される。
【００１７】
図５ｂにおいて、ディジタル入力信号Ｓは第１の経路１６と第２の経路１８とに分割される。第１の経路１６においては、ディジタル制限器５２がディジタル入力信号Ｓの振幅をクリップし、それが第１のＤＡＣ１２（図４）の出力に対するある「クリッピング」または調整のレベルを超えて許容できないＳＦＤＲとなるのを防止する。ディジタル信号に対して、「クリッピング」、すなわち、調整のレベルはＮビットの信号に対する最上位のｎ２ビット（それを第１のＤＡＣ１２が所望のＳＦＤＲで変換することができる）で測定される。ディジタル入力信号Ｓの振幅を調整する際、ディジタル制限器５２は元の信号Ｓのｎ２個の最上位ビットを表しているコンポジット信号ＳおよびＤを発生する。信号歪みＤを伴うコンポジット信号Ｓを第１の経路１６および第３の経路５４の両方に対して提供することができる。第３の経路５４における信号Ｓおよび信号歪みＤは減算デバイス５６を使って第２の経路１８上のディジタル入力信号Ｓから差し引かれる。第２の経路１８上のＮビットのディジタル入力信号Ｓから、そのディジタル入力信号Ｓのｎ２個のＭＳＢを表しているコンポジット信号ＳおよびＤを差し引くことによって、クリッピング装置はディジタル制限器５２によって取り除かれたｎ１個の最下位ビットに対応する信号歪みＤ^* を残す。周波数領域においては、結果の信号歪みＤ^* に対するすべての周波数成分は信号歪みＤの周波数成分と位相が約１８０度違っている。用途によって変わるが、ディジタル制限器５２は、Ｎビットの信号がクリッピングのしきい値レベル以上である場合、ｎ１個のＬＳＢを無視することによって単純に実装することができる。減算デバイス５６は各種の方法で実装することができる。減算デバイス５６は、ｎ２個のビットをＮビットの信号から、例えば、この分野の技術に熟達した人によって理解されるように対応しているビットのＸＯＲを取ることによって単純に差し引く。
【００１８】
図６は、ｎ個のビットを含んでいるディジタル入力信号Ｓを受け取るＤＡＣシステム６０を示している。図１の実施例と同様に、ＤＡＣシステム６０はＮビットの信号を第１の経路１６上のｎ２個の最上位ビットと、第２の経路１８上のｎ１個の最下位ビットとに分割する。ｎ１個の最下位ビットは第２のＤＡＣ６４の最下位の入力ビットへ経路指定され、残りの最上位入力は０に設定される。ｎ２個の最上位ビットは第１のＤＡＣ６４へ経路指定される。第１のＤＡＣ６２において、ｎ１個の最下位入力は０に設定され、残りのｎ２個の最上位ビットが第１のＤＡＣ６２の対応している入力に対して印加される。しかし、第１のＤＡＣ６２はディジタル入力信号Ｓによって必要とされるＮ個のビットよりｎ３個だけ多いビット入力を有する。スプリアスのない歪みのレベルを下げることによって、そして最大の出力信号レベルとスプリアスのない歪みのレベルとの間の相対的な差を増加させることによって、第１のＤＡＣ６２のＳＦＤＲをさらに拡大するために、第１のＤＡＣ６２のｎ３個の最上位ビット入力が０に設定されている。
【００１９】
上記の実施例の他に、本発明の原理によるＤＡＣシステムの代わりの構成が可能である。それはコンポーネントの省略および／または追加を行い、そして／または所望のシステムの変形版または部分を使用する。組み合わせる信号間で許される振幅差、位相差、および遅延差の量は特定の用途およびその用途によって許される対応している許容値によって変わる。また、これらの動作設計パラメータはどのコンポーネントを追加、変更または省略することができるかを決定する可能性がある。例えば、スプリッタ２０はカプラまたは他のデバイスによって実装することができる。カプラが使われた場合、線形の増幅器をより高い損失のカプラのレッグに対して接続されている経路上に含めることができる。さらに、遅延４８は受動フィルタ、伝送線路（同軸、マイクロストリップ、またはストリップ線路）などの受動デバイス、または増幅器、アクティブ・フィルタ、ディジタル遅延またはファイバなどのアクティブ・デバイスを使って実装することができるが、アクティブ・デバイスは歪みを導入する。
【００２０】
この分野の技術に通常の技能を有する人によって理解されるように、ＤＡＣシステムを構成する各種のコンポーネントおよびそれぞれの動作パラメータおよび特性が、ＤＡＣシステムの設計において適切に考慮される必要がある。例えば、ＤＡＣは同じタイプのＤＡＣであってよいが、異なるタイプのＤＡＣも使える。ＤＡＣに対する他の動作パラメータ以外に、ディジタル入力信号に対する調整レベルを決定する際に、ＳＦＤＲを考慮する必要がある。ＤＡＣシステムの各種のコンポーネントに依存してＳＦＤＲが変化する可能性がある。例えば、ＤＡＣ装置のＳＦＤＲを、同じＳＦＤＲの２つのＤＡＣを使うことによって理論的には倍にすることができる。そのＤＡＣシステムは個々のＤＡＣのＳＦＤＲを定義している最大の出力信号の振幅の２倍の出力信号となるディジタル入力信号を半分にクリップして、その個々のＤＡＣに対するＳＦＤＲを定義している最大出力信号レベルにある振幅を有する第２の信号を発生することができる。クリップされた信号は第１のＤＡＣによって変換されて第１のＤＡＣに対するＳＦＤＲを定義している最大出力信号レベルにおける振幅を有する変換されたクリップされた信号を発生する。入力信号のクリップされた振幅の部分が第２の経路上で第２のＤＡＣに与えられ、そして第２のＤＡＣはそのクリップされた振幅の部分を変換して、第２のＤＡＣに対するＳＦＤＲを定義している最大出力信号レベルにおける振幅を有する変換されてクリップされた振幅の信号を発生する。そのように、変換されてクリップされた信号とその変換されてクリップされた振幅の部分とをＤＡＣシステムの出力において組み合わせて、各ＤＡＣのＳＦＤＲを定義している最大出力信号レベルの振幅の２倍とすることができ、それによって約２倍のＳＦＤＲを提供することができる。ただし、システムＤＡＣの個々のＳＦＤＲに比較してそのＤＡＣシステムのＳＦＤＲを５０％増加させることは、より簡単に実現できる。
【００２１】
代わりに、ＳＦＤＲがより小さいか、あるいは異なっているＤＡＣまたは複数のＤＡＣを使って、より低いコストで所望の拡大されたＳＦＤＲを提供することができる。最大出力信号レベルと対応しているスプリアス歪みのレベルとの間の相対的な差を増加させることによって、例えば、ＤＡＣシステムの出力信号の振幅（ＤＡＣが変換できるディジタル値の範囲）を増加させて、対応している歪みのレベルの増加を維持するか、あるいは小さくすることによって、あるいは歪みの振幅を減らし、一方、出力信号の振幅における増加を維持するか、あるいは少なくすることによって、結果として拡大されたＳＦＤＲが得られる。
【００２２】
さらに、ＤＡＣシステムは異なるコンポーネントの特定の構成を使って記述されてきたが、ＤＡＣシステムおよびその部分は、本発明の利点を伴って、この分野の技術に熟達した人によって理解されるように、特殊用途向けＩＣ、ソフトウェア駆動の処理回路、ファームウェアまたは他のディスクリート・コンポーネント装置で実装することができる。この実施例は特定の回路について示されているが、ＤＡＣシステムは図に示された回路に比較して同様な機能を一緒に実行する異なるコンポーネントを使うことができる。これまで記述されてきたことは本発明の原理の用途を単に例示しているだけである。この分野の技術に熟達した人であれば、上記および各種の他の変更、装置および方法を、ここで図示し、説明してきた実施例の用途に厳格に従うことなしに、そして本発明の精神および範囲から逸脱することなしに構成できることは容易に理解することができるだろう。
【図面の簡単な説明】
【図１】本発明の原理に従ってダイナミック・レンジが拡大されているＤＡＣシステムの一実施例の一般的なブロック図を示す。
【図２】図１のＤＡＣシステムの実施例によって変換されるべきＮビットのディジタル入力信号の例を示す。
【図３ａ】ＤＡＣシステムの内部でのディジタル信号のスペクトルの内容を一般的に示している、説明の目的のためのグラフである。
【図３ｂ】ＤＡＣシステムの内部でのディジタル信号のスペクトルの内容を一般的に示している、説明の目的のためのグラフである。
【図３ｃ】ＤＡＣシステムの内部でのディジタル信号のスペクトルの内容を一般的に示している、説明の目的のためのグラフである。
【図３ｄ】ＤＡＣシステムの内部でのディジタル信号のスペクトルの内容を一般的に示している、説明の目的のためのグラフである。
【図４】ＤＡＣシステムの、より詳しい実施例を示す。
【図５ａ】ＤＡＣシステムに対するクリッピング装置の２つの実施例を示す。
【図５ｂ】ＤＡＣシステムに対するクリッピング装置の２つの実施例を示す。
【図６】ＤＡＣシステムの他の実施例を示す。

Claims (10)

1. デジタル入力信号をアナログ形式に変換するための方法であって、該デジタル入力信号が、第１の経路上の第１のデジタル−アナログ変換器（ＤＡＣ）によりスプリアスのないダイナミックレンジ（ＳＦＤＲ）を有する変換されたアナログ信号が生成され得るＮ個のビットにより規定される振幅を有しているような方法において、
   該デジタル入力信号の振幅を、該第１の経路上でクリップさせて、該第１のＤＡＣが該Ｎ個のビットの最上位ビットを受信するようにするステップと、
   該第１の経路上の該デジタル入力信号の該最上位ビットを、該第１のＤＡＣにより変換して、第１のアナログ信号を生成するステップと、
   該デジタル入力信号の該Ｎ個のビットの残りのビットを、第２の経路上で第２のＤＡＣにより変換して、第２のアナログ信号を生成するステップと、
   該第１のアナログ信号を該第２のアナログ信号と結合して、変換されたアナログ信号を生成するステップとを含み、
   該変換されたアナログ信号は、該第１のＤＡＣのＳＦＤＲよりも大きなＳＦＤＲを有しており、該クリップするステップは、
   該Ｎ個のビットの最上位ビットとしての該デジタル入力信号のｎ２個のビットを、該デジタル信号および歪調節信号として該第１の経路上に経路指定するステップと、
   該Ｎ個のビットの残りのビットとしての該デジタル入力信号のｎ１個のビットを、該歪調節信号と位相が１８０度ずれた歪信号として該第２の経路上に経路指定するステップと、を含むことを特徴とする方法。
2. 請求項１に記載の方法において、
   該結合するステップが加算操作である方法。
3. 請求項１に記載の方法において、
   該第１のアナログ信号と該第２のアナログ信号の間の相対的な振幅および位相を調節するステップを含む方法。
4. 請求項３に記載の方法において、
   該振幅および位相が調節された第１および第２のアナログ信号を得るステップと、
   該調節された第１および第２のアナログ信号を結合するステップを含む方法。
5. 請求項４に記載の方法において、該結合するステップが、
   該第２の経路上の該歪信号を該第１の経路上の該歪調節信号と結合するステップを含む方法。
6. 請求項５に記載の方法において、
   該変換するステップがある周波数を有するサンプリング信号を、該変換するステップのために用いるステップを、さらに含む方法。
7. デジタル入力信号を変換されたアナログ信号に変換するためのデジタル−アナログ変換器（ＤＡＣ）システムであって、該デジタル入力信号が、第１の経路上の第１のＤＡＣによりスプリアスのないダイナミックレンジ（ＳＦＤＲ）が与えられるデジタル入力信号の振幅を規定するＮ個のビットを有しているようなデジタル−アナログ変換器（ＤＡＣ）システムにおいて、
   該デジタル入力信号を受信し、および該デジタル入力信号の振幅を調節して、該第１の経路上にデジタル信号および歪調節信号を、また第２の経路上に歪信号を生成するためのクリッピング装置を含み、
   該第１の経路上の該第１のＤＡＣは、該第１の経路上で該デジタル信号および該歪調節信号を受信し、および該第１の経路上の該デジタル信号および該歪調節信号を第１のアナログ信号に変換するよう動作するものであり、該システムは、さらに、
   該第２の経路上の該歪信号を受信し、および該第２の経路上の該歪信号を該第２のアナログ信号に変換する、該第２の経路上の第２のＤＡＣと、
   該第１のアナログ信号を該第２のアナログ信号と結合して、変換されたアナログ信号を生成するよう動作する、該第１および第２の経路に結合された結合器とを含み、
   該変換されたアナログ信号は、該第１のＤＡＣについてのＳＦＤＲよりも大きなＳＦＤＲを有しており、そして
   該クリッピング装置は、該デジタル入力信号のうちのｎ２個のビットを、該デジタル信号および該歪調節信号として該第１の経路上に経路指定し、また、該デジタル入力のうちのｎ１個のビットを該歪調節信号と位相が１８０度ずれた歪信号として該第２の経路上に経路指定するよう動作するものである、ことを特徴とするデジタル−アナログ変換器（ＤＡＣ）システム。
8. 請求項７に記載のシステムにおいて、
   該結合器が加算器であるシステム。
9. 請求項７に記載のシステムにおいて、
   該クリッピング装置が
   該デジタル入力信号を該第１の経路および第２の経路上に提供する第１の経路分岐と、
   該デジタル入力信号の振幅を制限して該第１の経路上にデジタル信号および歪調節信号を生成する該第１の経路上のデジタルリミッターとを含むシステム。
10. 請求項７に記載のシステムにおいて、さらに
    該第１の経路上の該デジタル信号および歪調節信号を第３の経路に対して提供する、該第１の経路上の第２の経路分岐を含むシステム。

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