JP2000040963A - デジタル信号処理回路 - Google Patents
デジタル信号処理回路Info
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- JP2000040963A JP2000040963A JP20755998A JP20755998A JP2000040963A JP 2000040963 A JP2000040963 A JP 2000040963A JP 20755998 A JP20755998 A JP 20755998A JP 20755998 A JP20755998 A JP 20755998A JP 2000040963 A JP2000040963 A JP 2000040963A
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Abstract
(57)【要約】
【課題】 サンプリングクロックの位相を調整すること
なく、最適な周波数特性を得ることができるデジタル信
号処理回路を提供する。 【解決手段】 増幅器６はＡ／Ｄ変換器２の出力信号ｃ
を−１／２倍する。１クロック遅延器７，８は信号ｃを
１クロックずつ遅延する。増幅器９は１クロック遅延器
８の出力を−１／２倍する。加算器１０は、増幅器６の
出力信号ｄと１クロック遅延器７の出力信号ｅと増幅器
９の出力信号ｆを加算する。増幅器１１は加算器１０の
出力信号ｇをα（０＜α）倍する。リミッタ回路１２は
増幅器１１の出力を振幅制限する。加算器１３は、信号
ｅとリミッタ回路１２出力信号ｈを加算する。
なく、最適な周波数特性を得ることができるデジタル信
号処理回路を提供する。 【解決手段】 増幅器６はＡ／Ｄ変換器２の出力信号ｃ
を−１／２倍する。１クロック遅延器７，８は信号ｃを
１クロックずつ遅延する。増幅器９は１クロック遅延器
８の出力を−１／２倍する。加算器１０は、増幅器６の
出力信号ｄと１クロック遅延器７の出力信号ｅと増幅器
９の出力信号ｆを加算する。増幅器１１は加算器１０の
出力信号ｇをα（０＜α）倍する。リミッタ回路１２は
増幅器１１の出力を振幅制限する。加算器１３は、信号
ｅとリミッタ回路１２出力信号ｈを加算する。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ信号をデ
ジタル信号に変換するＡ／Ｄ変換器を備えたデジタル信
号処理回路に係り、特に、最適な周波数特性を得ること
ができるデジタル信号処理回路に関する。
ジタル信号に変換するＡ／Ｄ変換器を備えたデジタル信
号処理回路に係り、特に、最適な周波数特性を得ること
ができるデジタル信号処理回路に関する。
【０００２】
【従来の技術】通常、アナログ信号をＡ／Ｄ変換器によ
ってサンプリングしてデジタル信号に変換する場合、入
力されるアナログ信号の周波数帯域の２倍以上のクロッ
ク周波数でサンプリングを行う。ところが、２倍のクロ
ック周波数でサンプリングした場合、入力されるアナロ
グ信号の最高周波数成分では、このクロック位相により
信号のサンプリング位置が変わり、信号が劣化してしま
う場合がある。そこで、Ａ／Ｄ変換器に供給されるサン
プリングクロックの位相を調整する位相調整回路を設
け、サンプリングクロックの位相を調整することによっ
て信号の劣化を防ぐのが一般的である。
ってサンプリングしてデジタル信号に変換する場合、入
力されるアナログ信号の周波数帯域の２倍以上のクロッ
ク周波数でサンプリングを行う。ところが、２倍のクロ
ック周波数でサンプリングした場合、入力されるアナロ
グ信号の最高周波数成分では、このクロック位相により
信号のサンプリング位置が変わり、信号が劣化してしま
う場合がある。そこで、Ａ／Ｄ変換器に供給されるサン
プリングクロックの位相を調整する位相調整回路を設
け、サンプリングクロックの位相を調整することによっ
て信号の劣化を防ぐのが一般的である。
【０００３】図４は従来のデジタル信号処理回路の一例
を示すブロック図である。図４において、入力端子１に
入力されたアナログ信号は、Ａ／Ｄ変換器２によってサ
ンプリングされてデジタル信号に変換され、出力端子３
より出力される。クロック発生回路４によって発生した
サンプリングクロックは位相調整回路５によって位相が
最適に調整され、Ａ／Ｄ変換器２に入力される。
を示すブロック図である。図４において、入力端子１に
入力されたアナログ信号は、Ａ／Ｄ変換器２によってサ
ンプリングされてデジタル信号に変換され、出力端子３
より出力される。クロック発生回路４によって発生した
サンプリングクロックは位相調整回路５によって位相が
最適に調整され、Ａ／Ｄ変換器２に入力される。
【０００４】図５において、（Ａ）は入力端子１に入力
されるアナログ信号、（Ｂ）は位相調整回路５によって
位相が最適に調整されたクロック、（Ｃ）は位相調整前
のクロックである。図５（Ａ）に示す信号を図５（Ｃ）
に示すクロックでサンプリングすると、サンプル点はｂ
となってしまう。これは最適なサンプリング位相ではな
い。そこで、サンプル点がａとなるように、図５（Ｃ）
に示すクロックを位相調整回路５によって位相調整し、
図５（Ｂ）に示すようなクロックとする。
されるアナログ信号、（Ｂ）は位相調整回路５によって
位相が最適に調整されたクロック、（Ｃ）は位相調整前
のクロックである。図５（Ａ）に示す信号を図５（Ｃ）
に示すクロックでサンプリングすると、サンプル点はｂ
となってしまう。これは最適なサンプリング位相ではな
い。そこで、サンプル点がａとなるように、図５（Ｃ）
に示すクロックを位相調整回路５によって位相調整し、
図５（Ｂ）に示すようなクロックとする。
【０００５】これによって、入力されるアナログ信号の
最高周波数成分においても、信号が劣化せず、最適な周
波数特性を得ることができる。
最高周波数成分においても、信号が劣化せず、最適な周
波数特性を得ることができる。
【０００６】
【発明が解決しようとする課題】しかしながら、位相調
整回路５は、数ｎＳ〜数十ｎＳのクロックの調整範囲を
持たなければならないので、図４に示す従来のデジタル
信号処理回路をＬＳＩ化することが困難で、たとえ、Ｌ
ＳＩ化したとしても、ばらつきが大きいという問題点が
あった。
整回路５は、数ｎＳ〜数十ｎＳのクロックの調整範囲を
持たなければならないので、図４に示す従来のデジタル
信号処理回路をＬＳＩ化することが困難で、たとえ、Ｌ
ＳＩ化したとしても、ばらつきが大きいという問題点が
あった。
【０００７】本発明はこのような問題点に鑑みなされた
ものであり、サンプリングクロックの位相を調整するこ
となく、最適な周波数特性を得ることができるデジタル
信号処理回路を提供することを目的とする。
ものであり、サンプリングクロックの位相を調整するこ
となく、最適な周波数特性を得ることができるデジタル
信号処理回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、上述した従来
の技術の課題を解決するため、アナログ信号をサンプリ
ングクロックによってサンプリングしてデジタル信号に
変換するＡ／Ｄ変換器（２）を備えたデジタル信号処理
回路において、前記Ａ／Ｄ変換器の出力を−１／２倍す
る第１の増幅器（６）と、前記Ａ／Ｄ変換器の出力を１
クロック遅延する第１の１クロック遅延器（７）と、前
記第１の１クロック遅延器の出力を１クロック遅延する
第２の１クロック遅延器（８）と、前記第２の１クロッ
ク遅延器の出力を−１／２倍する第２の増幅器（９）
と、前記第１の増幅器と前記第１の１クロック遅延器と
前記第２の増幅器の出力を加算する第１の加算器（１
０）と、前記第１の加算器の出力をα（０＜α）倍する
第３の増幅器（１１）と、前記第３の増幅器の出力を振
幅制限するリミッタ回路（１２）と、前記第１の１クロ
ック遅延器の出力と前記リミッタ回路の出力とを加算す
る第２の加算器（１３）とを備えて構成したことを特徴
とするデジタル信号処理回路を提供するものである。
の技術の課題を解決するため、アナログ信号をサンプリ
ングクロックによってサンプリングしてデジタル信号に
変換するＡ／Ｄ変換器（２）を備えたデジタル信号処理
回路において、前記Ａ／Ｄ変換器の出力を−１／２倍す
る第１の増幅器（６）と、前記Ａ／Ｄ変換器の出力を１
クロック遅延する第１の１クロック遅延器（７）と、前
記第１の１クロック遅延器の出力を１クロック遅延する
第２の１クロック遅延器（８）と、前記第２の１クロッ
ク遅延器の出力を−１／２倍する第２の増幅器（９）
と、前記第１の増幅器と前記第１の１クロック遅延器と
前記第２の増幅器の出力を加算する第１の加算器（１
０）と、前記第１の加算器の出力をα（０＜α）倍する
第３の増幅器（１１）と、前記第３の増幅器の出力を振
幅制限するリミッタ回路（１２）と、前記第１の１クロ
ック遅延器の出力と前記リミッタ回路の出力とを加算す
る第２の加算器（１３）とを備えて構成したことを特徴
とするデジタル信号処理回路を提供するものである。
【０００９】
【発明の実施の形態】以下、本発明のデジタル信号処理
回路について、添付図面を参照して説明する。図１は本
発明のデジタル信号処理回路の一実施例を示すブロック
図、図２は本発明のデジタル信号処理回路の動作を説明
するための波形図、図３は本発明のデジタル信号処理回
路を説明するための特性図である。なお、図１におい
て、図４と同一部分には同一符号が付してある。
回路について、添付図面を参照して説明する。図１は本
発明のデジタル信号処理回路の一実施例を示すブロック
図、図２は本発明のデジタル信号処理回路の動作を説明
するための波形図、図３は本発明のデジタル信号処理回
路を説明するための特性図である。なお、図１におい
て、図４と同一部分には同一符号が付してある。
【００１０】図１において、入力端子１に入力されたア
ナログ信号は、Ａ／Ｄ変換器２によってサンプリングさ
れてデジタル信号に変換される。クロック発生回路４に
よって発生した図２（Ａ）に示すサンプリングクロック
は、Ａ／Ｄ変換器２に入力される。Ａ／Ｄ変換器２の出
力信号ｃの一例を図２（Ｂ）に示す。
ナログ信号は、Ａ／Ｄ変換器２によってサンプリングさ
れてデジタル信号に変換される。クロック発生回路４に
よって発生した図２（Ａ）に示すサンプリングクロック
は、Ａ／Ｄ変換器２に入力される。Ａ／Ｄ変換器２の出
力信号ｃの一例を図２（Ｂ）に示す。
【００１１】Ａ／Ｄ変換器２の出力信号ｃは、−１／２
倍の増幅器６及び１クロック遅延回路７に入力される。
増幅器６はＡ／Ｄ変換器２の出力信号ｃを−１／２倍し
て図２（Ｃ）に示す信号ｄとし、加算器１０に入力す
る。１クロック遅延回路７は信号ｃを１クロック遅延
し、図２（Ｄ）に示す信号ｅを１クロック遅延回路８，
加算器１０，加算器１３に入力する。
倍の増幅器６及び１クロック遅延回路７に入力される。
増幅器６はＡ／Ｄ変換器２の出力信号ｃを−１／２倍し
て図２（Ｃ）に示す信号ｄとし、加算器１０に入力す
る。１クロック遅延回路７は信号ｃを１クロック遅延
し、図２（Ｄ）に示す信号ｅを１クロック遅延回路８，
加算器１０，加算器１３に入力する。
【００１２】１クロック遅延回路８は１クロック遅延回
路７の出力信号ｅを１クロック遅延し、−１／２倍の増
幅器９に入力する。増幅器９は１クロック遅延回路８の
出力を−１／２倍して図２（Ｅ）に示す信号ｆとし、加
算器１０に入力する。１クロック遅延回路７，８には、
クロック発生回路４によって発生した図２（Ａ）に示す
サンプリングクロックが入力される。
路７の出力信号ｅを１クロック遅延し、−１／２倍の増
幅器９に入力する。増幅器９は１クロック遅延回路８の
出力を−１／２倍して図２（Ｅ）に示す信号ｆとし、加
算器１０に入力する。１クロック遅延回路７，８には、
クロック発生回路４によって発生した図２（Ａ）に示す
サンプリングクロックが入力される。
【００１３】加算器１０は、入力された信号ｄ，ｅ，ｆ
を加算し、図２（Ｆ）に示す信号ｇを増幅器１１に入力
する。増幅器１１は信号ｇをα（０＜α）倍に増幅し、
リミッタ回路１２に入力する。リミッタ回路１２は、加
算器１３の出力信号ｉの振幅が所定の値を超えることが
ないよう、増幅器１１の出力を制限し、図２（Ｇ）に示
す信号ｈを加算器１３に入力する。加算器１３は、１ク
ロック遅延回路７より出力された信号ｅとリミッタ回路
１２より出力された信号ｈとを加算し、図２（Ｈ）に示
す信号ｉを出力端子３より出力する。
を加算し、図２（Ｆ）に示す信号ｇを増幅器１１に入力
する。増幅器１１は信号ｇをα（０＜α）倍に増幅し、
リミッタ回路１２に入力する。リミッタ回路１２は、加
算器１３の出力信号ｉの振幅が所定の値を超えることが
ないよう、増幅器１１の出力を制限し、図２（Ｇ）に示
す信号ｈを加算器１３に入力する。加算器１３は、１ク
ロック遅延回路７より出力された信号ｅとリミッタ回路
１２より出力された信号ｈとを加算し、図２（Ｈ）に示
す信号ｉを出力端子３より出力する。
【００１４】図２（Ｈ）より分かるように、出力端子３
より出力される信号ｉは、図２（Ｂ）に示す信号ｃより
も振幅が増幅されている。
より出力される信号ｉは、図２（Ｂ）に示す信号ｃより
も振幅が増幅されている。
【００１５】ところで、１クロック遅延回路７，８と増
幅器６，９と加算器１０よりなるフィルタ回路は、図３
に示すような特性となっている。図３において、横軸は
周波数であり、縦軸は振幅である。なお、横軸の周波数
は、周波数／サンプリング周波数によって正規化してお
り、例えば０．５はサンプリング周波数の１／２の周波
数であることを意味する。縦軸の振幅は、正規化して最
大値が１．０となっている。
幅器６，９と加算器１０よりなるフィルタ回路は、図３
に示すような特性となっている。図３において、横軸は
周波数であり、縦軸は振幅である。なお、横軸の周波数
は、周波数／サンプリング周波数によって正規化してお
り、例えば０．５はサンプリング周波数の１／２の周波
数であることを意味する。縦軸の振幅は、正規化して最
大値が１．０となっている。
【００１６】本発明のデジタル信号処理回路では、フィ
ルタ回路の周波数特性が図３に示すような特性となって
いるので、入力されたアナログ信号の低域成分に対して
は、図２（Ｈ）に示すような振幅の増幅作用があまり働
かず、入力されたアナログ信号の高域成分に対しては、
図２（Ｈ）に示すような振幅の増幅作用が大きく働くよ
うになっている。
ルタ回路の周波数特性が図３に示すような特性となって
いるので、入力されたアナログ信号の低域成分に対して
は、図２（Ｈ）に示すような振幅の増幅作用があまり働
かず、入力されたアナログ信号の高域成分に対しては、
図２（Ｈ）に示すような振幅の増幅作用が大きく働くよ
うになっている。
【００１７】従って、本発明のデジタル信号処理回路に
よれば、入力されるアナログ信号の最高周波数成分に対
して振幅を上げることができ、その結果、信号が劣化せ
ず、最適な周波数特性を得ることができる。以上のよう
にして、サンプリングクロックの位相を調整することな
く、サンプリングクロックの位相を図５（Ｂ）の如く最
適に調整したのと同等の周波数特性を得ることができ
る。
よれば、入力されるアナログ信号の最高周波数成分に対
して振幅を上げることができ、その結果、信号が劣化せ
ず、最適な周波数特性を得ることができる。以上のよう
にして、サンプリングクロックの位相を調整することな
く、サンプリングクロックの位相を図５（Ｂ）の如く最
適に調整したのと同等の周波数特性を得ることができ
る。
【００１８】
【発明の効果】以上詳細に説明したように、本発明のデ
ジタル信号処理回路は、Ａ／Ｄ変換器の出力を−１／２
倍する第１の増幅器と、Ａ／Ｄ変換器の出力を１クロッ
ク遅延する第１の１クロック遅延器と、第１の１クロッ
ク遅延器の出力を１クロック遅延する第２の１クロック
遅延器と、第２の１クロック遅延器の出力を−１／２倍
する第２の増幅器と、第１の増幅器と第１の１クロック
遅延器と第２の増幅器の出力を加算する第１の加算器
と、第１の加算器の出力をα（０＜α）倍する第３の増
幅器と、第３の増幅器の出力を振幅制限するリミッタ回
路と、第１の１クロック遅延器の出力とリミッタ回路の
出力とを加算する第２の加算器とを備えて構成したの
で、サンプリングクロックの位相を調整することなく、
最適な周波数特性を得ることができる。従って、本発明
のデジタル信号処理回路は、ＬＳＩ化が容易である。
ジタル信号処理回路は、Ａ／Ｄ変換器の出力を−１／２
倍する第１の増幅器と、Ａ／Ｄ変換器の出力を１クロッ
ク遅延する第１の１クロック遅延器と、第１の１クロッ
ク遅延器の出力を１クロック遅延する第２の１クロック
遅延器と、第２の１クロック遅延器の出力を−１／２倍
する第２の増幅器と、第１の増幅器と第１の１クロック
遅延器と第２の増幅器の出力を加算する第１の加算器
と、第１の加算器の出力をα（０＜α）倍する第３の増
幅器と、第３の増幅器の出力を振幅制限するリミッタ回
路と、第１の１クロック遅延器の出力とリミッタ回路の
出力とを加算する第２の加算器とを備えて構成したの
で、サンプリングクロックの位相を調整することなく、
最適な周波数特性を得ることができる。従って、本発明
のデジタル信号処理回路は、ＬＳＩ化が容易である。
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明の動作を説明するための波形図である。
【図３】本発明を説明するための特性図である。
【図４】従来例を示すブロック図である。
【図５】従来例の動作を説明するための波形図である。
２ Ａ／Ｄ変換器 ４ クロック発生回路 ６，９，１１ 増幅器 ７，８ １クロック遅延回路 １０，１３ 加算器 １２ リミッタ回路
Claims (1)
- 【請求項１】アナログ信号をサンプリングクロックによ
ってサンプリングしてデジタル信号に変換するＡ／Ｄ変
換器を備えたデジタル信号処理回路において、 前記Ａ／Ｄ変換器の出力を−１／２倍する第１の増幅器
と、 前記Ａ／Ｄ変換器の出力を１クロック遅延する第１の１
クロック遅延器と、 前記第１の１クロック遅延器の出力を１クロック遅延す
る第２の１クロック遅延器と、 前記第２の１クロック遅延器の出力を−１／２倍する第
２の増幅器と、 前記第１の増幅器と前記第１の１クロック遅延器と前記
第２の増幅器の出力を加算する第１の加算器と、 前記第１の加算器の出力をα（０＜α）倍する第３の増
幅器と、 前記第３の増幅器の出力を振幅制限するリミッタ回路
と、 前記第１の１クロック遅延器の出力と前記リミッタ回路
の出力とを加算する第２の加算器とを備えて構成したこ
とを特徴とするデジタル信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20755998A JP2000040963A (ja) | 1998-07-23 | 1998-07-23 | デジタル信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20755998A JP2000040963A (ja) | 1998-07-23 | 1998-07-23 | デジタル信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000040963A true JP2000040963A (ja) | 2000-02-08 |
Family
ID=16541752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20755998A Pending JP2000040963A (ja) | 1998-07-23 | 1998-07-23 | デジタル信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000040963A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001249637A (ja) * | 2000-03-02 | 2001-09-14 | Nec Mitsubishi Denki Visual Systems Kk | 表示装置 |
| CN117032394A (zh) * | 2023-10-08 | 2023-11-10 | 成都世源频控技术股份有限公司 | 一种高频率准确度参考时钟源 |
-
1998
- 1998-07-23 JP JP20755998A patent/JP2000040963A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001249637A (ja) * | 2000-03-02 | 2001-09-14 | Nec Mitsubishi Denki Visual Systems Kk | 表示装置 |
| CN117032394A (zh) * | 2023-10-08 | 2023-11-10 | 成都世源频控技术股份有限公司 | 一种高频率准确度参考时钟源 |
| CN117032394B (zh) * | 2023-10-08 | 2024-02-06 | 成都世源频控技术股份有限公司 | 一种高频率准确度参考时钟源 |
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