JP2011044908A - 音声処理装置およびその動作方法 - Google Patents

Abstract

【課題】出力部のＡ／Ｄ変換器をΣΔ型アナログ・デジタル変換回路で構成する際、急峻な立ち上りの過大入力信号に対するリミッタ動作の遅延を軽減する。
【解決手段】音声処理装置１０は、可変利得増幅器(ＰＧＡ)１、Ａ／Ｄ変換器２、リミッタ検波段３、ゲイン制御部４を具備する。ＰＧＡ１の入力に音声入力信号が供給され、ＰＧＡ１の音声出力信号はＡ／Ｄ変換器２に供給される。リミッタ検波段３は、ＰＧＡ１の音声出力信号に応答して検波信号を生成する。ゲイン制御部４は、リミッタ検波信号に応答して、ＰＧＡ１の減衰量を制御する。Ａ／Ｄ変換器２は、ΣΔ変調器２１とデシメーションフィルタ２２を含むΣΔ変換回路により構成される。高域除去フィルタ７は、デシメーションフィルタ２２の複数の遅延素子の中間段から生成される信号を抽出して、リミッタ検波段３の入力端子に供給する。
【選択図】図４

Description

本発明は、音声処理装置およびその動作方法に関し、特に可変利得増幅器の出力部のＡ／Ｄ変換器をΣΔ型アナログ・デジタル変換回路によって構成する際、急峻な立ち上りの過大入力信号に対するリミッタ動作の遅延を軽減するのに有効な技術に関するものである。

マイクロフォンから入力されたアナログ・オーディオ信号をＡ／Ｄ変換器によってデジタル・オーディオ信号に変換した後、種々のディスクや不揮発性半導体メモリ等のデジタル記録媒体に録音されることが可能となる。このような録音では、Ａ／Ｄ変換器に供給されるアナログ・オーディオ信号がＡ／Ｄ変換器の入力ダイナミックレンジを超過しないように、アナログ・オーディオ信号の最大値が制限される必要がある。

下記非特許文献１には、マイク入力等の音声入力に対し、次段のＡ／Ｄ変換器への入力信号レベルを調整する半導体集積回路が記載されている。この半導体集積回路によれば、高性能のコンプレッサとリミッタによってボリュームの自動調整及びマニュアル調整が可能である。尚、このコンプレッサ機能またはリミッタ機能は、自動レベル制御(ＡＬＣ：Auto Level Control)と呼ばれている。

製品名Ｍ６１５３４ＦＰ データ・シート "カムコーダ用音声信号処理ＩＣ"ｐｐ．１〜２８， 株式会社ルネサステクノロジｈｔｔｐ：／／ｊａｐａｎ．ｒｅｎｅｓａｓ．ｃｏｍ／ｆｍｗｋ．ｊｓｐ？ｃｎｔ＝ｅｌｅｃｔｒｏｎｉｃ＿ｖｏｌｕｍｅ＿ｒｏｏｔ．ｊｓｐ＆ｆｐ＝／ｐｒｏｄｕｃｔｓ／ａｓｓｐ／ａｕｄｉｏ＿ｅｑｕｉｐｍｅｎｔ／ｅｌｅｃｔｒｏｎｉｃ＿ｖｏｌｕｍｅ [平成２１年０７月１６日検索]

本発明者等は本発明に先立って、半導体集積回路の微細化半導体プロセスを利用して低コスト化が可能な集積化音声処理装置の研究・開発に従事した。

図１は、本発明に先立って本発明者等によって検討された半導体集積回路に集積化が可能な音声処理装置の構成を示す図である。

図１に示す集積化可能な音声処理装置１０は、アナログ回路主体で構成され、可変利得増幅器(ＰＧＡ：Programmable Gain Amplifier)１とＡ／Ｄ変換器２とリミッタ検波段３とゲイン制御部４とコンプレッサ検波段５とＡ／Ｄ変換器６とを含んでいる。尚、音声処理装置１０の出力にはデジタル信号処理プロッセサ(ＤＳＰ：Digital Signal Processor)等の機能を含むシステムオンチップ(ＳｏＣ：System On Chip)等のシステムＬＳＩ１１が接続されている。

音声入力信号としてのアナログ・オーディオ信号が可変利得増幅器(ＰＧＡ)１の入力端子とコンプレッサ検波段５の入力端子とに供給され、可変利得増幅器(ＰＧＡ)１の音声出力信号は出力部のＡ／Ｄ変換器２の入力端子とリミッタ検波段３の入力端子とに供給される。

コンプレッサ検波段５のアナログ・コンプレッサ検波出力信号はＡ／Ｄ変換器６によってデジタル・コンプレッサ検波信号に変換され、ゲイン制御部４の一方の制御入力端子に供給される。可変利得増幅器(ＰＧＡ)１の音声出力信号に応答してリミッタ検波段３からリミッタ検波信号が生成され、ゲイン制御部４の他方の制御入力端子に供給される。従って、ゲイン制御部４は、一方の制御入力端子に供給されるデジタル・コンプレッサ検波信号と他方の制御入力端子に供給されるリミッタ検波信号に応答して、デジタル・ゲイン制御信号を可変利得増幅器(ＰＧＡ)１のデジタル・ゲイン制御端子に供給する。

図２は、図１に示す集積化可能な音声処理装置１０の動作を説明する図である。

図２で、横軸は可変利得増幅器(ＰＧＡ)１の入力端子とコンプレッサ検波段５の入力端子とに供給されるアナログ・オーディオ信号の入力信号レベルを示し、縦軸はＡ／Ｄ変換器２の入力端子とリミッタ検波段３の入力端子とに供給される可変利得増幅器(ＰＧＡ)１の音声出力信号レベルを示している。

図２で示されるように、低レベルの入力信号に対して可変利得増幅器(ＰＧＡ)１の音声出力信号レベルは特性Ｌ２のリニア領域で変化するものである。

中間レベルの入力信号に応答して、コンプレッサ検波段５とＡ／Ｄ変換器６とゲイン制御部４による可変利得増幅器(ＰＧＡ)１のゲイン低減動作が開始される。従って、中間レベルの入力信号に対して可変利得増幅器(ＰＧＡ)１の音声出力信号レベルは特性Ｌ３のコンプレッサ領域で変化するものである。従って、特性Ｌ２のリニア領域での可変利得増幅器(ＰＧＡ)１のゲインと比較すると、特性Ｌ３のコンプレッサ領域での可変利得増幅器(ＰＧＡ)１のゲインは低下するものとなる。その結果、特性Ｌ３のコンプレッサ領域の動作によって、図１に示す集積化可能な音声処理装置１０の入力ダイナミックレンジが拡大され、比較的大きな振幅レベルの音声入力信号(アナログ・オーディオ信号)の信号処理が可能となるものである。

高レベルの入力信号に応答して、リミッタ検波段３とゲイン制御部４による可変利得増幅器(ＰＧＡ)１の出力レベル制限動作が開始される。従って、高レベルの入力信号に対して可変利得増幅器(ＰＧＡ)１の音声出力信号レベルは特性Ｌ４のリミッタ領域の特性で制限されるものである。すなわち、高レベルの入力信号の振幅が更に増加しても、音声出力信号レベルの増加が停止されて、音声出力信号レベルの最大値がＡ／Ｄ変換器２の入力ダイナミックレンジを超過しないように可変利得増幅器(ＰＧＡ)１のゲインが制御される。更に、特性Ｌ４のリミッタ領域の動作によって、可変利得増幅器(ＰＧＡ)１の急峻な出力波形のクリップが防止されることが可能となる。音声処理システムに過大なレベルの入力信号が供給された時の出力信号波形の急峻なクリップによって高レベルの高調波が生成され、聴感上の問題が発生する。そのため、急峻な立ち上りの過大入力信号に対して特性Ｌ４のリミッタ領域の動作が高速に開始され、出力信号波形の急峻なクリップを防止して高レベルの高調波を発生させないことが必要である。そのために、特性Ｌ４のリミッタ領域の動作には、より高速の動作が要求される。

一方、本発明に先立って本発明者等が図１に示した集積化可能な音声処理装置１０について検討を行ったところ、図１に示す集積化可能な音声処理装置１０はアナログ回路主体で構成されているので、半導体集積回路の微細化半導体プロセスを利用して低コスト化するのが困難であることが判明した。更に、図１の音声処理装置１０がアナログ回路主体で構成されているので、信号処理精度に比較的大きなバラツキを持つことが判明した。特に、コンプレッサ検波段５のアナログ・コンプレッサ検波出力信号のバラツキと、リミッタ検波段３のリミッタ検波信号のバラツキとが問題となるものである。

そこで、本発明に先立って本発明者等は、音声処理装置１０のアナログ回路部分の削減を検討した。

図３は、本発明に先立って本発明者等によって検討された半導体集積回路に集積化が可能な他の音声処理装置の構成を示す図である。

図１に示す集積化可能な音声処理装置１０に比較すると、図３に示す集積化可能な音声処理装置１０ではアナログ回路部分が相当削減されている。特に、図３に示す集積化可能な音声処理装置１０では図１に示す集積化可能な音声処理装置１０に含まれていたコンプレッサ検波段５とＡ／Ｄ変換器６とが削減されている。その結果、図３に示す集積化可能な音声処理装置１０は半導体集積回路の微細化半導体プロセスを利用して低コスト化するのが容易となり、音声処理装置１０の出力部のデジタル信号処理プロッセサ(ＤＳＰ：Digital Signal Processor)等の機能ブロック１１とシングルチップ化して大規模半導体集積回路(ＬＳＩ：Large Scale Integrated circuits)の半導体チップに集積化することも容易となる。

また更に、図３に示す集積化可能な音声処理装置１０では、可変利得増幅器(ＰＧＡ)１の出力部のＡ／Ｄ変換器２は、ΣΔ型アナログ・デジタル変換回路によって構成されている。

すなわち、図３のＡ／Ｄ変換器２は、ΣΔ変調器２１とデシメーションフィルタ２２を含んでいる。ΣΔ変調器２１の入力端子には、ローパスフィルタ(図示せず)が接続され、このローパスフィルタによって可変利得増幅器(ＰＧＡ)１のアナログ出力信号に含まれる高周波雑音成分が抑圧される。

その後、ΣΔ変調器２１ではサンプリングクロック信号によってアナログ出力信号がサンプリングされて、サンプリングされたアナログ信号はΣΔ変調器２１によってデジタル・データに変換される。サンプリングクロック信号の周波数は可変利得増幅器(ＰＧＡ)１のアナログ出力信号の最高周波数の２倍のナイキスト周波数ｆｓより高い周波数に設定されているので、サンプリングはオーバー・サンプリングとなる。ΣΔ変調器２１は、アナログ信号の振幅に略比例した密度のパルス列であるデジタル・データを生成する。

デシメーションフィルタ２２は、デジタル・フィルタで構成されたローパスフィルタと間引き回路とから構成されている。ローパスフィルタはパルス列のハイレベル“１”のパルスをカウントして、積算値をバイナリーコード等に変換する。この時に変換データの周波数はｆｓ／Ｎであり、間引き回路はオーバー・サンプリング信号を１／Ｎの比率で間引いて出力するものである。

ΣΔ型アナログ・デジタル変換回路により構成された図３のＡ／Ｄ変換器２はフラッシュ型や逐次比較型のＡ／Ｄ変換器と比較して回路規模や消費電力が小さいと言う特徴を持つので、図３に示した集積化可能な音声処理装置１０の可変利得増幅器(ＰＧＡ)１の出力部のＡ／Ｄ変換器２として極めて好適である。

しかし、本発明者等による検討によって、ΣΔ型アナログ・デジタル変換回路によって構成された図３のＡ／Ｄ変換器２のデシメーションフィルタ２２を構成する遅延素子の遅延時間が大きく、高速リミッタ動作が不可能であることが判明した。そのため、急峻な立ち上りの過大入力信号に対してリミッタの動作が遅延され、出力信号波形の急峻なクリップの防止と高レベルの高調波の抑圧とが困難となるものである。

一方、図１に示す集積化可能な音声処理装置１０に比較して、図３に示す集積化可能な音声処理装置１０ではアナログ回路部分が相当削減され、コンプレッサ検波段５とＡ／Ｄ変換器６とが削減されているので、図２で説明した特性Ｌ３のコンプレッサ領域の動作が不可能となる。従って、図３に示す集積化可能な音声処理装置１０では、図１に示す集積化可能な音声処理装置１０で実現された入力ダイナミックレンジの拡大が不可能となるものである。

従って、図３に示す集積化可能な音声処理装置１０において入力ダイナミックレンジの拡大のためのコンプレッサ機能を実現する方法としては、まず図１に示した音声処理装置１０のアナログ方式と同様の構成が考えられる。しかし、この方法では、音声処理装置１０のアナログ回路部分の削減のメリットを失うことになると言う問題も、本発明者等による検討によって明らかとされた。

次の方法としては、図３に示す集積化可能な音声処理装置１０の入力部にＡ／Ｄ変換器を追加して、このＡ／Ｄ変換器の出力デジタル信号をデジタル検波する構成が考えられる。しかし、この方法でもＡ／Ｄ変換器のチップ占有面積が大きいため有益な選択肢ではないと言う問題も、本発明者等による検討によって明らかとされた。

また更に他の方法としては、図３に示す集積化可能な音声処理装置１０の出力部のＡ／Ｄ変換器２に接続されたリミッタ動作のためのデジタルリミッタ検波段３と略同様に、Ａ／Ｄ変換器２のデジタル出力信号をデジタル検波してゲイン制御部４にフィードバック制御することで入力ダイナミックレンジの拡大のためのコンプレッサ機能を実現することができれば有益な選択肢となる。しかし、この方法では、急峻な波形クリップ防止のためのリミッタ動作が機能している場合は、可変利得増幅器(ＰＧＡ)１のゲインが低下され可変利得増幅器(ＰＧＡ)１で信号の減衰が発生している。その結果、この方法では、音声処理装置１０の入力部の音声入力信号の入力レベルに正確に依存するような入力ダイナミックレンジの拡大のためのコンプレッサ動作が不可能となると言う問題も、本発明者等による検討によって明らかとされた。

また更に、音声入力信号としてのアナログ・オーディオ信号を処理する音声処理装置１０には、複数チャンネルの連動動作が必要とされる。複数チャンネルは、例えばステレオ信号の右チャンネルと左チャンネルのアナログ・オーディオ信号である。複数チャンネルの連動時の動作としては、複数チャンネルのアナログ・オーディオ信号の中で一番高い信号レベルのチャンネルのアナログ・オーディオ信号に応答して他の全てのチャンネルの複数の可変利得増幅器(ＰＧＡ)１の信号減衰量が連動して設定される。この複数チャンネルの連動動作は、音声処理装置１０の後段の各チャンネルの信号処理で原音の音量差・音質を確保した信号処理を実行する必要がある場合に有効な機能である。また、アプリケーションによっては複数チャンネルの連動動作の機能が不要な場合もあるので、連動動作機能の活性／非活性の選択が可能なレジスタ設定がサポートされる。

しかし、従来の複数チャンネルの連動動作では、いずれかのチャンネルのアナログ・オーディオ入力信号にパルス性雑音等のように急峻な立ち上り信号が供給されると、他のチャンネルで聴感上の問題が発生するものとなる。つまり、急峻な立ち上り信号が供給される対象チャンネルに関しては、リミッタ動作によって可変利得増幅器(ＰＧＡ)１を大きな減衰量に制御するのが正しい動作である。しかし、その影響で、本来は大きな減衰量に制御すべきではない他チャンネルの可変利得増幅器(ＰＧＡ)１も同時に大きな減衰量に制御されるので、聴感上の問題が発生すると言う問題も、本発明者等による検討によって明らかとされた。

本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。

従って、本発明の目的とするところは、音声処理装置の可変利得増幅器の出力部のＡ／Ｄ変換器をΣΔ型アナログ・デジタル変換回路によって構成する際に、急峻な立ち上りの過大入力信号に対するリミッタ動作の遅延を軽減することにある。

また、本発明の他の目的とするところは、音声処理装置にて入力ダイナミックレンジ拡大のためのコンプレッサ機能を実現するに際して、波形クリップ防止のためリミッタ動作が機能して可変利得増幅器で信号の減衰が発生している場合にも出力部のＡ／Ｄ変換器のデジタル信号のデジタル検波の正確なフィードバック制御を可能とすることにある。

また、本発明の更に他の目的とするところは、複数チャンネルの連動動作に際していずれかのチャンネルに急峻な立ち上り信号が供給された場合でも他のチャンネルでの聴感上の問題を軽減することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。

すなわち、本発明の代表的な実施の形態は、可変利得増幅器(１)と、Ａ／Ｄ変換器(２)と、リミッタ検波段(３)と、ゲイン制御部(４)とを具備する音声処理装置(１０)である。

前記可変利得増幅器(１)の入力端子には、音声入力信号が供給される。

前記可変利得増幅器(１)の出力端子に生成される音声出力信号は、前記Ａ／Ｄ変換器(２)の入力端子に供給される。

前記リミッタ検波段(３)は、前記可変利得増幅器(１)の前記出力端子に生成される前記音声出力信号に応答して、リミッタ検波信号を生成する。

前記ゲイン制御部(４)は、前記リミッタ検波段(３)から生成される前記リミッタ検波信号に応答して、前記可変利得増幅器(１)の減衰量を制御する。

前記Ａ／Ｄ変換器(２)は、ΣΔ変調器(２１)とデシメーションフィルタ(２２)とを含むΣΔ変換回路によって構成されている。

前記音声処理装置(１０)は、前記Ａ／Ｄ変換器(２)の前記デシメーションフィルタ(２２)と前記リミッタ検波段(３)の入力端子との間に接続された高域除去フィルタ(７)を更に具備する。

前記高域除去フィルタ(７)は、前記デシメーションフィルタ(２２)の複数の遅延素子の中間段から生成される信号を抽出して、前記リミッタ検波段(３)の前記入力端子に供給することを特徴とする(図４参照)。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、本発明によれば、音声処理装置の可変利得増幅器の出力部のＡ／Ｄ変換器をΣΔ型アナログ・デジタル変換回路によって構成する際、急峻な立ち上りの過大入力信号に対するリミッタ動作の遅延を軽減することができる。

図１は、本発明に先立って本発明者等によって検討された半導体集積回路に集積化が可能な音声処理装置の構成を示す図である。 図２は、図１に示す集積化可能な音声処理装置１０の動作を説明する図である。 図３は、本発明に先立って本発明者等によって検討された半導体集積回路に集積化が可能な他の音声処理装置の構成を示す図である。 図４は、本発明の実施の形態１による音声処理装置１０の構成を示す図である。 図５は、図４に示した本発明の実施の形態１による音声処理装置１０の複数チャンネルの連動動作を説明する図である。 図６は、本発明の実施の形態２による音声処理装置１０の構成を示す図である。 図７は、本発明の実施の形態３による音声処理装置１０の構成を示す図である。

１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明の代表的な実施の形態は、可変利得増幅器(１)と、Ａ／Ｄ変換器(２)と、リミッタ検波段(３)と、ゲイン制御部(４)とを具備する音声処理装置(１０)である。

前記可変利得増幅器(１)の入力端子には、音声入力信号が供給可能とされている。

前記可変利得増幅器(１)の出力端子に生成される音声出力信号は、前記Ａ／Ｄ変換器(２)の入力端子に供給可能とされている。

前記リミッタ検波段(３)は、前記可変利得増幅器(１)の前記出力端子に生成される前記音声出力信号に応答して、リミッタ検波信号を生成可能とされている。

前記ゲイン制御部(４)は、前記リミッタ検波段(３)から生成される前記リミッタ検波信号に応答して、前記可変利得増幅器(１)の減衰量を制御可能とされている。

前記Ａ／Ｄ変換器(２)は、ΣΔ変調器(２１)とデシメーションフィルタ(２２)とを含むΣΔ変換回路によって構成されている。

前記デシメーションフィルタ(２２)の複数の遅延素子の中間段から生成される信号を抽出して、前記リミッタ検波段(３)の前記入力端子に供給することを特徴とする(図４参照)。

前記実施の形態によれば、音声処理装置の可変利得増幅器の出力部のＡ／Ｄ変換器をΣΔ型アナログ・デジタル変換回路によって構成する際に、急峻な立ち上りの過大入力信号に対するリミッタ動作の遅延を軽減することができる。

好適な実施の形態による前記音声処理装置(１０)は、前記Ａ／Ｄ変換器(２)の前記デシメーションフィルタ(２２)と前記リミッタ検波段(３)の入力端子との間に接続された高域除去フィルタ(７)を更に具備する。

前記高域除去フィルタ(７)は、前記Ａ／Ｄ変換器(２)の前記デシメーションフィルタ(２２)の前記複数の遅延素子の前記中間段から生成される前記信号を抽出して、前記リミッタ検波段(３)の前記入力端子に供給することを特徴とする(図４参照)。

更に他の好適な実施の形態による音声処理装置(１０)は、コンプレッサ検波段(５)と他のＡ／Ｄ変換器(６)とを更に具備する。

前記コンプレッサ検波段(５)は、前記音声入力信号に応答して、コンプレッサ検波信号を生成可能とされている。

前記他のＡ／Ｄ変換器(６)は、前記コンプレッサ検波段(５)から生成される前記コンプレッサ検波信号に応答して、デジタル・コンプレッサ検波信号を生成可能とされている。

前記ゲイン制御部(４)は、前記他のＡ／Ｄ変換器(６)から生成される前記デジタル・コンプレッサ検波信号に応答して、前記可変利得増幅器(１)の減衰量を制御可能とされていることを特徴とする(図４参照)。

他の好適な実施の形態による音声処理装置(１０)は、コンプレッサ検波段(５)と入力換算補正部(１２)とを更に具備する。

前記入力換算補正部(１２)は、前記ゲイン制御部(４)から供給される前記可変利得増幅器(１)の前記減衰量の情報を考慮して前記Ａ／Ｄ変換器(２)の前記デシメーションフィルタ(２２)のデジタル信号から前記可変利得増幅器(１)の前記入力端子に供給される前記音声入力信号のレベル検出が可能とされている。

前記コンプレッサ検波段(５)は、前記入力換算補正部(１２)から生成されるレベル検出出力信号に応答して、コンプレッサ検波信号を生成可能とされている。

前記ゲイン制御部(４)は、前記コンプレッサ検波段(５)から生成される前記コンプレッサ検波信号に応答して、前記可変利得増幅器(１)の前記減衰量を制御可能とされていることを特徴とする(図６参照)。

より好適な実施の形態による音声処理装置(１０)は、前記高域除去フィルタ(７)の出力信号を介して、前記入力換算補正部(１２)に供給可能とされている(図７参照)。

他のより好適な実施の形態による音声処理装置(１０)は、前記コンプレッサ検波段(５)と前記ゲイン制御部(４)との間に接続された第１のチャンネル連動回路(８)と前記リミッタ検波段(３)と前記ゲイン制御部(４)との間に接続された第２のチャンネル連動回路(９)とを更に具備する(図４、図６、図７参照)。

前記第１のチャンネル連動回路(８)と前記第２のチャンネル連動回路(９)とにより、他のチャンネルの急峻な立ち上りの音声入力信号の供給に応答する当該供給の直後の前記可変利得増幅器(１)の前記減衰量の変動が抑制され、その後、前記急峻な立ち上りに応答して、前記可変利得増幅器(１)の前記減衰量が徐々に変更可能とされている(図５参照)。

具体的な実施の形態は、前記可変利得増幅器(１)と、前記Ａ／Ｄ変換器(２)と、前記リミッタ検波段(３)と、前記ゲイン制御部(４)と、前記コンプレッサ検波段(５)と、前記高域除去フィルタ(７)とは半導体集積回路の半導体チップに集積化されたことを特徴とするものである。

最も具体的な実施の形態は、前記Ａ／Ｄ変換器(２)から生成されるデジタル変換データが供給される機能ブロック(１１)が前記半導体集積回路の前記半導体チップに更に集積化されたことを特徴とするものである。

〔２〕本発明の代表的な実施の形態は、可変利得増幅器(１)と、Ａ／Ｄ変換器(２)と、リミッタ検波段(３)と、ゲイン制御部(４)とを具備する音声処理装置(１０)の動作方法である。

前記可変利得増幅器(１)の入力端子には、音声入力信号が供給可能とされている。

前記可変利得増幅器(１)の出力端子に生成される音声出力信号は、前記Ａ／Ｄ変換器(２)の入力端子に供給可能とされている。

前記リミッタ検波段(３)は、前記Ａ／Ｄ変換器(２)から生成されるデジタル変換データに応答して、リミッタ検波信号を生成可能とされている。

前記ゲイン制御部(４)は、前記リミッタ検波段(３)から生成される前記リミッタ検波信号に応答して、前記可変利得増幅器(１)の減衰量を制御可能とされている。

前記Ａ／Ｄ変換器(２)は、ΣΔ変調器(２１)とデシメーションフィルタ(２２)とを含むΣΔ変換回路によって構成されている。

前記デシメーションフィルタ(２２)の複数の遅延素子の中間段から生成される信号を抽出して、前記リミッタ検波段(３)の前記入力端子に供給することを特徴とする(図４参照)。

前記実施の形態によれば、音声処理装置の可変利得増幅器の出力部のＡ／Ｄ変換器をΣΔ型アナログ・デジタル変換回路によって構成する際に、急峻な立ち上りの過大入力信号に対するリミッタ動作の遅延を軽減することができる。

好適な実施の形態による前記音声処理装置(１０)は、前記Ａ／Ｄ変換器(２)の前記デシメーションフィルタ(２２)と前記リミッタ検波段(３)の入力端子との間に接続された高域除去フィルタ(７)を更に具備する。

前記高域除去フィルタ(７)は、前記Ａ／Ｄ変換器(２)の前記デシメーションフィルタ(２２)の前記複数の遅延素子の前記中間段から生成される前記信号を抽出して、前記リミッタ検波段(３)の前記入力端子に供給することを特徴とする(図４参照)。

２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。

［実施の形態１］
《音声処理装置の構成》
図４は、本発明の実施の形態１による音声処理装置１０の構成を示す図である。

図４に示す本発明の実施の形態１による音声処理装置１０が、図１に示した本発明に先立って本発明者等によって検討された半導体集積回路に集積化が可能な音声処理装置１０と相違するのは、次の点である。

最初に、図４に示す本発明の実施の形態１による音声処理装置１０の可変利得増幅器(ＰＧＡ)１の出力部のＡ／Ｄ変換器２は、図３に示した音声処理装置１０のＡ／Ｄ変換器２と同様に、ΣΔ変調器２１とデシメーションフィルタ２２とを含むΣΔ型アナログ・デジタル変換回路によって構成されている。

《リミッタ検波段の入力方式》
更に図４のΣΔ型アナログ・デジタル変換回路２では、図３に示すようにデシメーションフィルタ２２の最終出力信号がリミッタ検波段３の入力端子に供給されるのではなく、デシメーションフィルタ２２の複数の遅延素子の中間段から生成される高レートの信号を抜き出し高域ノイズ除去フィルタ７を通してリミッタ検波段３の入力端子に供給されている。

従って、図４に示す本発明の実施の形態１による音声処理装置１０によれば、図３に示した音声処理装置１０のデシメーションフィルタ２２の最終出力信号をリミッタ検波段３の入力に供給する方式と比較して、急峻な立ち上りの過大入力信号に対してリミッタ動作の遅延を軽減することが可能となる。

《コンプレッサ動作》
一方、図４に示す本発明の実施の形態１による音声処理装置１０では、図１に示した集積化が可能な音声処理装置１０と同様に音声入力信号としてのアナログ・オーディオ信号が可変利得増幅器(ＰＧＡ)１の入力端子とコンプレッサ検波段５の入力端子に供給され、コンプレッサ検波段５のアナログ・コンプレッサ検波出力信号はＡ／Ｄ変換器６によってデジタル・コンプレッサ検波信号に変換され、ゲイン制御部４の一方の制御入力端子に供給される。

従って、図４に示した本発明の実施の形態１による音声処理装置１０によれば、中間レベルの入力信号に応答して、コンプレッサ検波段５とＡ／Ｄ変換器６とゲイン制御部４とによる可変利得増幅器(ＰＧＡ)１のゲイン低減動作が実行される。その結果、このコンプレッサ動作によって、図４に示した本発明の実施の形態１による音声処理装置１０の入力ダイナミックレンジが拡大されて、比較的大きな振幅レベルの音声入力信号(アナログ・オーディオ信号)の信号処理が可能となるものである。

《チャンネル連動》
図４に示す本発明の実施の形態１による音声処理装置１０の図１に示した本発明に先立って本発明者等によって検討された半導体集積回路に集積化が可能な音声処理装置１０との次の相違点は、下記の通りである。

すなわち、図４に示す音声処理装置１０では複数チャンネルの連動動作を実現するために、第１のチャンネル連動回路８がコンプレッサ検波段５の出力とＡ／Ｄ変換器６の入力の間に接続され、第２のチャンネル連動回路９がリミッタ検波段３の出力とゲイン制御部４の他方の制御入力端子との間に接続されている。

図４の音声処理装置１０には、可変利得増幅器(ＰＧＡ)１とＡ／Ｄ変換器２とリミッタ検波段３とゲイン制御部４とコンプレッサ検波段５とＡ／Ｄ変換器６と高域ノイズ除去フィルタ７と第１のチャンネル連動回路８と第２のチャンネル連動回路９から構成された第１チャンネル音声処理回路のみ示されているが、実際は第１チャンネル音声処理回路と同一の構成の第２チャンネル音声処理回路が含まれている。

図４の音声処理装置１０には、図示されていないが、第１チャンネル音声処理回路の第１のチャンネル連動回路８と第２チャンネル音声処理回路の第１のチャンネル連動回路８とは相互に接続され、第１チャンネル音声処理回路の第２のチャンネル連動回路９と第２チャンネル音声処理回路の第２のチャンネル連動回路９とは相互に接続されている。また更に第１チャンネル音声処理回路のゲイン制御部４と第２チャンネル音声処理回路のゲイン制御部４とは、相互に接続されている。

従って、第１チャンネル音声処理回路のリミッタ検波段３によるリミッタ動作情報は、第１チャンネル音声処理回路の第２のチャンネル連動回路９から第２チャンネル音声処理回路の第２のチャンネル連動回路９へ通知可能とされている。それと同様に、第２チャンネル音声処理回路のリミッタ検波段３によるリミッタ動作情報は、第２チャンネル音声処理回路の第２のチャンネル連動回路９から第１チャンネル音声処理回路の第２のチャンネル連動回路９へ通知可能とされている。更に第１チャンネル音声処理回路のゲイン制御部４のゲイン制御情報(可変利得増幅器１の減衰量)は、第２チャンネル音声処理回路のゲイン制御部４へ通知可能とされている。

また、第２チャンネル音声処理回路のコンプレッサ検波段５によるコンプレッサ動作情報は、第１チャンネル音声処理回路の第１のチャンネル連動回路８から第２チャンネル音声処理回路の第１のチャンネル連動回路８へ通知可能とされている。それと同様に第２チャンネル音声処理回路のコンプレッサ検波段５によるコンプレッサ動作情報は、第２チャンネル音声処理回路の第１のチャンネル連動回路８から第１チャンネル音声処理回路の第１のチャンネル連動回路８へ通知可能とされている。更に、第２チャンネル音声処理回路のゲイン制御部４のゲイン制御情報(可変利得増幅器１の減衰量)は、第１チャンネル音声処理回路のゲイン制御部４へ通知可能とされている。

図４に示す音声処理装置１０では、下記の動作モードに従って複数チャンネルの連動動作が実行される。

《第１動作モード》
まず、複数チャンネルの連動動作中に第１と第２のチャンネル音声処理回路のいずれか一方のチャンネル音声処理回路において、急峻な立ち上りの過大入力信号が検出されるとこの一方のチャンネル音声処理回路のリミッタ検波段３が検出結果に応答したリミッタ動作を実行する。

しかし、他方のチャンネル音声処理回路は、一方のチャンネルで急峻な立ち上りの過大入力信号が検出された直後では、一方のチャンネル音声処理回路のリミッタ検波段３のリミッタ動作に応答せず、他方のチャンネル音声処理回路のコンプレッサ検波段５によるコンプレッサ動作もしくは他方のチャンネル音声処理回路のリミッタ検波段３のリミッタ動作を実行する。その結果、複数チャンネルの連動動作に際していずれかのチャンネルに急峻な立ち上り信号が供給された場合でも、他のチャンネルでの聴感上の問題を軽減することが可能となる。

《第２動作モード》
次に、第１チャンネル音声処理回路のゲイン制御部４と第２チャンネル音声処理回路のゲイン制御部４との相互接続によって第１と第２のチャンネル音声処理回路の両可変利得増幅器(ＰＧＡ)１の減衰量が不一致となっていることが検出されると、下記の動作が実行される。

すなわち、最大減衰量の可変利得増幅器(ＰＧＡ)１を含んだ一方のチャンネル音声処理回路では、一方のチャンネル音声処理回路のコンプレッサ検波段５によるコンプレッサ動作または一方のチャンネル音声処理回路のリミッタ検波段３のリミッタ動作が実行される。

それに対して他方のチャンネル音声処理回路のゲイン制御部４は、他方のチャンネル音声処理回路の可変利得増幅器(ＰＧＡ)１の減衰量を一方のチャンネル音声処理回路の可変利得増幅器(ＰＧＡ)１の最大減衰量と次第に一致するよう徐々に変更する。従って、複数チャンネルの連動動作に際していずれかのチャンネルの可変利得増幅器(ＰＧＡ)１の減衰量が増大した場合でも、他のチャンネルの聴感上の問題を軽減することが可能となる。

《第３動作モード》
次に、上述した第１動作モードと第２動作モード以外の場合には、第１チャンネル音声処理回路のゲイン制御部４と第２チャンネル音声処理回路のゲイン制御部４の相互接続とによって、第１と第２のチャンネル音声処理回路の両可変利得増幅器(ＰＧＡ)１の減衰量が相互に一致するように制御される。

《チャンネル連動の波形図》
図５は、図４に示した本発明の実施の形態１による音声処理装置１０の複数チャンネルの連動動作を説明する図である。

図５(Ａ)はリミッタ検波段３の入力の第１と第２のチャンネルの入力レベルを示し、図５(Ｂ)は複数チャンネルの連動動作のオフ(非活性)／オン(活性)の切り換え制御を示し、図５(Ｃ)は第１と第２のチャンネルでの可変利得増幅器(ＰＧＡ)１の減衰量を示している。

［期間１］
まず、最初は連動動作のオフ(非活性)であるため、第１と第２のチャンネル音声処理回路とは、独立した動作を実行する。従って、図５(Ａ)の期間１に示されたように、第１のチャンネル音声処理回路のリミッタ検波段３の高入力レベル(検出レベル１以上)と第２のチャンネル音声処理回路のリミッタ検波段３の低入力レベル(検出レベル１以下)とに応答して、図５(Ｃ)の期間１に示されたように、第１のチャンネル音声処理回路の可変利得増幅器(ＰＧＡ)１の減衰量が増大するのに対して、第２のチャンネル音声処理回路の可変利得増幅器(ＰＧＡ)１の減衰量は略一定に維持されている。

［期間２］
次に、図５(Ｂ)の期間２に示されたように、連動動作がオフ(非活性)からオン(活性)に切り換えられたので、図５(Ｃ)の期間２に示されたように、第２動作モードによって第２のチャンネル音声処理回路の可変利得増幅器(ＰＧＡ)１の減衰量が第１のチャンネル音声処理回路の可変利得増幅器(ＰＧＡ)１の大きな減衰量に徐々に変更される。

［期間３］
上述の期間２において、第１と第２のチャンネル音声処理回路の両可変利得増幅器(ＰＧＡ)１の減衰量が相互に一致したので、図５(Ｃ)の期間３に示されたように、期間３では、上述の第３動作モードによって第１と第２のチャンネル音声処理回路の両可変利得増幅器(ＰＧＡ)１の減衰量は連動動作によって共通に制御される。

［期間４］
次に、図５(Ａ)の期間４に示したように第１のチャンネル音声処理回路のリミッタ検波段３の入力レベルが検出レベル２を超過したので、急峻な立ち上りの過大入力信号が第１のチャンネルに供給されたと判断される。

すると図５(Ｃ)の期間４に示されたように、第１のチャンネル音声処理回路ではリミッタ検波段３の動作によって、可変利得増幅器(ＰＧＡ)１の減衰量が急峻に増大される。しかし、第１動作モードによって第１のチャンネル音声処理回路の可変利得増幅器(ＰＧＡ)１の減衰量が増大された直後では、第２のチャンネル音声処理回路の可変利得増幅器(ＰＧＡ)１の減衰量は急激には変化されない。その後に、第１と第２のチャンネル音声処理回路の両可変利得増幅器(ＰＧＡ)１の減衰量の不一致が検出されると、第２動作モードによって第２のチャンネル音声処理回路の可変利得増幅器(ＰＧＡ)１の減衰量が第１のチャンネル音声処理回路の可変利得増幅器(ＰＧＡ)１の大きな減衰量に徐々に近づいていく。

尚、特に限定されるものではないが、検出レベル１はリミッタ検波器３のリミッタ値として、検出レベル２はノイズ等を考慮した更に高い検出レベルとしても良い。この場合、急峻な立ち上りの過大入力信号レベルの変化が検出レベル１を超えた場合には、急峻な立ち上りの過大入力信号が入力された一方のチャンネルおよび他方のチャンネルの出力は、同様に減衰される。また、急峻な立ち上りの過大入力信号レベルの変化が検出レベル２を超えた場合には、急峻な立ち上りの過大入力信号が入力された一方のチャンネルの出力は急峻に減衰される一方、他方のチャンネルの出力は徐々に一方のチャンネルの出力レベルに近づくようにしても良い。

［期間５］
上述の期間４において、第１と第２のチャンネル音声処理回路の両可変利得増幅器(ＰＧＡ)１の減衰量が相互に一致したので、期間５では上述の第３動作モードによって第１と第２のチャンネル音声処理回路の両可変利得増幅器(ＰＧＡ)１の減衰量は連動動作によって共通に制御される。

［実施の形態２］
《他の音声処理装置の構成》
図６は、本発明の実施の形態２による音声処理装置１０の構成を示す図である。

図６に示す本発明の実施の形態２による音声処理装置１０が、図４に示した本発明の実施の形態１による音声処理装置１０と相違するのは、次の点である。

《コンプレッサ動作》
すなわち、図６に示す本発明の実施の形態２による音声処理装置１０では、音声処理装置１０の出力部のＡ／Ｄ変換器２のデジタル出力信号が入力換算補正部１２を介してコンプレッサ検波部５の入力端子に供給されて、コンプレッサ検波段５のデジタル・コンプレッサ検波信号は第１のチャンネル連動回路８を介してゲイン制御部４の一方の制御入力端子に供給されている。

更に、ゲイン制御部４によって制御される可変利得増幅器(ＰＧＡ)１の減衰量の情報が、ゲイン制御部４から入力換算補正部１２に供給される。従って、図６に示す本発明の実施の形態２による音声処理装置１０によれば、急峻な波形クリップ防止のためのリミッタ動作が機能している場合でも、可変利得増幅器(ＰＧＡ)１の減衰量の情報が入力換算補正部１２に供給される。その結果、入力換算補正部１２は可変利得増幅器(ＰＧＡ)１の減衰量の情報を考慮して、Ａ／Ｄ変換器２のデジタル出力信号から音声処理装置１０に供給される音声入力信号の入力レベルの正確な検出が可能となるものである。その際に、図４に示した本発明の実施の形態１による音声処理装置１０でコンプレッサ検波部５の出力とゲイン制御部４の一方の制御入力端子との間に接続されていたＡ／Ｄ変換器６を省略することが可能となる一方、入力換算補正部１２とコンプレッサ検波部５とを使用して入力ダイナミックレンジ拡大のためのコンプレッサ動作を実現することが可能となる。

《リミッタ動作》
更に、図６に示す本発明の実施の形態２による音声処理装置１０でも、図４に示した本発明の実施の形態１による音声処理装置１０と同様にデシメーションフィルタ２２の複数の遅延素子の中間段から生成される高レートの信号を抜き出してリミッタ検波段３の入力端子に供給する高域ノイズ除去フィルタ７を使用してリミッタ動作が実現される。

従って、図６に示す本発明の実施の形態２による音声処理装置１０でも、急峻な立ち上りの過大入力信号に対してリミッタ動作の遅延を軽減することが可能となる。

尚、図６に示す本発明の実施の形態２では上述した構成になっているため、リミッタ動作とコンプレッサ動作は独立に動作することが可能である。

《チャンネル連動》
また更に、図６に示した本発明の実施の形態２による音声処理装置１０は、図４に示した本発明の実施の形態１による音声処理装置１０と同様に、第１と第２のチャンネル連動回路８、９を含んでおり、図４にて説明したチャンネル連動動作と全く同一の動作を実現することが可能となる。

［実施の形態３］
《更に他の音声処理装置の構成》
図７は、本発明の実施の形態３による音声処理装置１０の構成を示す図である。

図７に示す本発明の実施の形態３による音声処理装置１０が、図６に示す本発明の実施の形態２による音声処理装置１０と相違するのは、次の点である。

すなわち、図７に示した本発明の実施の形態３による音声処理装置１０では、入力換算補正部１２の入力端子に、図６に示したように音声処理装置１０の出力部のＡ／Ｄ変換器２のデジタル出力信号が供給されるのではなく、高域ノイズ除去フィルタ７の出力信号が供給されている。

この場合、高サンプルレートの信号が検出されるため、コンプレッサ検波段５が可変利得増幅器(ＰＧＡ)１の出力部の信号レベル変化を比較的長期間の時間で検出可能とすることによって音声処理装置１０に供給される音声入力信号の入力レベルの正確な検出が可能となる。

更に、図７に示す本発明の実施の形態３による音声処理装置１０でも、図４に示した本発明の実施の形態１による音声処理装置１０と同様にデシメーションフィルタ２２の複数の遅延素子の中間段から生成される高レートの信号を抜き出してリミッタ検波段３の入力端子に供給する高域ノイズ除去フィルタ７を使用してリミッタ動作が実現される。

従って、図７に示す本発明の実施の形態３による音声処理装置１０でも、急峻な立ち上りの過大入力信号に対してリミッタ動作の遅延を軽減することが可能となる。

また更に、図７に示した本発明の実施の形態３による音声処理装置１０は、図４に示した本発明の実施の形態１による音声処理装置１０と同様に、第１と第２のチャンネル連動回路８、９を含んでおり、図４にて説明したチャンネル連動動作と全く同一の動作を実現することが可能となる。

尚、図７に示す本発明の実施の形態３では上述した構成になっているため、リミッタ動作とコンプレッサ動作は独立に動作することが可能である。

以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、本発明の音声処理装置１０は、３個以上のチャンネルのアナログ・オーディオ信号の信号処理を実行することが可能である。

更に、本発明の音声処理装置１０は、デジタル記録媒体への録音に際しての録音信号処理システムを含むだけではなく、デジタル記録媒体からの再生に際しての再生信号処理システムも含むことができる。

また更に、本発明によれば、音声処理装置１０とデジタル信号処理プロッセサ(ＤＳＰ)等の機能ブロック１１とを、シングルチップ化して、大規模半導体集積回路(ＬＳＩ)の半導体チップに集積化することも可能である。

１…可変利得増幅器(ＰＧＡ)
２…Ａ／Ｄ変換器
３…リミッタ検波段
４…ゲイン制御部
５…コンプレッサ検波段
６…Ａ／Ｄ変換器
７…高域ノイズ除去フィルタ
８…第１のチャンネル連動回路
９…第２のチャンネル連動回路
１０…音声処理装置
１１…システムＬＳＩ

Claims (16)

1. 可変利得増幅器と、Ａ／Ｄ変換器と、リミッタ検波段と、ゲイン制御部を具備する音声処理装置であって、
   前記可変利得増幅器の入力端子には、音声入力信号が供給可能とされ、
   前記可変利得増幅器の出力端子に生成される音声出力信号は、前記Ａ／Ｄ変換器の入力端子に供給可能とされ、
   前記リミッタ検波段は、前記可変利得増幅器の前記出力端子に生成される前記音声出力信号に応答して、リミッタ検波信号を生成可能とされ、
   前記ゲイン制御部は、前記リミッタ検波段から生成される前記リミッタ検波信号に応答して、前記可変利得増幅器の減衰量を制御可能とされ、
   前記Ａ／Ｄ変換器は、ΣΔ変調器とデシメーションフィルタとを含むΣΔ変換回路によって構成され、
   前記デシメーションフィルタの複数の遅延素子の中間段から生成される信号を抽出して、前記リミッタ検波段の前記入力端子に供給することを特徴とする音声処理装置。
2. 高域除去フィルタを更に具備して、
   前記高域除去フィルタは、前記A／D変換器の前記デシメーションフィルタと前記リミッタ検波段の入力端子との間に接続され、前記デシメーションフィルタの複数の遅延素子の中間段から生成される信号を抽出して、前記リミッタ検波段の前記入力端子に供給することを特徴とする請求項１に記載の音声処理装置。
3. コンプレッサ検波段と他のＡ／Ｄ変換器とを更に具備して、
   前記コンプレッサ検波段は、前記音声入力信号に応答して、コンプレッサ検波信号を生成可能とされ、
   前記他のＡ／Ｄ変換器は、前記コンプレッサ検波段から生成される前記コンプレッサ検波信号に応答して、デジタル・コンプレッサ検波信号を生成可能とされ、
   前記ゲイン制御部は、前記他のＡ／Ｄ変換器から生成される前記デジタル・コンプレッサ検波信号に応答して、前記可変利得増幅器の減衰量を制御可能とされたことを特徴とする請求項１又は２に記載の音声処理装置。
4. コンプレッサ検波段と入力換算補正部とを更に具備して、
   前記入力換算補正部は、前記ゲイン制御部から供給される前記可変利得増幅器の前記減衰量の情報を考慮して、前記Ａ／Ｄ変換器の前記デシメーションフィルタのデジタル信号から前記可変利得増幅器の前記入力端子に供給される前記音声入力信号のレベル検出が可能とされ、
   前記コンプレッサ検波段は、前記入力換算補正部から生成されるレベル検出出力信号に応答して、コンプレッサ検波信号を生成可能とされ、
   前記ゲイン制御部は、前記コンプレッサ検波段から生成される前記コンプレッサ検波信号に応答して、前記可変利得増幅器の前記減衰量を制御可能とされたことを特徴とする請求項１又は２に記載の音声処理装置。
5. 前記高域除去フィルタの出力信号が、前記入力換算補正部に供給可能とされたことを特徴とする請求項４に記載の音声処理装置。
6. 前記コンプレッサ検波段と前記ゲイン制御部との間に接続された第１のチャンネル連動回路と前記リミッタ検波段と前記ゲイン制御部との間に接続された第２のチャンネル連動回路とを更に具備して、
   前記第１のチャンネル連動回路と前記第２のチャンネル連動回路とにより、他のチャンネルの急峻な立ち上りの音声入力信号の供給に応答する当該供給の直後の前記可変利得増幅器の前記減衰量の変動が抑制され、その後、前記急峻な立ち上りに応答して、前記可変利得増幅器の前記減衰量が徐々に変更可能とされたことを特徴とする請求項１乃至請求項５のいずれかに記載の音声処理装置。
7. 前記可変利得増幅器と、前記Ａ／Ｄ変換器と、前記リミッタ検波段と、前記ゲイン制御部と、前記コンプレッサ検波段と、前記高域除去フィルタとは半導体集積回路の半導体チップに集積化されたことを特徴とする請求項２乃至請求項６のいずれかに記載の音声処理装置。
8. 前記Ａ／Ｄ変換器から生成されるデジタル変換データが供給される機能ブロックが前記半導体集積回路の前記半導体チップに更に集積化されたことを特徴とする請求項７に記載の音声処理装置。
9. 可変利得増幅器と、Ａ／Ｄ変換器と、リミッタ検波段と、ゲイン制御部を具備する音声処理装置の動作方法であって、
   前記可変利得増幅器の入力端子には、音声入力信号が供給可能とされ、
   前記可変利得増幅器の出力端子に生成される音声出力信号は、前記Ａ／Ｄ変換器の入力端子に供給可能とされ、
   前記リミッタ検波段は、前記Ａ／Ｄ変換器から生成されるデジタル変換データに応答して、リミッタ検波信号を生成可能とされ、
   前記ゲイン制御部は、前記リミッタ検波段から生成される前記リミッタ検波信号に応答して、前記可変利得増幅器の減衰量を制御可能とされ、
   前記Ａ／Ｄ変換器は、ΣΔ変調器とデシメーションフィルタとを含むΣΔ変換回路によって構成され、
   前記デシメーションフィルタの複数の遅延素子の中間段から生成される信号を抽出して、前記リミッタ検波段の前記入力端子に供給することを特徴とする音声処理装置の動作方法。
10. 前記音声処理装置は、高域除去フィルタを更に具備して、
    前記高域除去フィルタは、前記A／D変換器の前記デシメーションフィルタと前記リミッタ検波段の入力端子との間に接続され、前記デシメーションフィルタの複数の遅延素子の中間段から生成される信号を抽出して、前記リミッタ検波段の前記入力端子に供給することを特徴とする請求項９に記載の音声処理装置動作方法。
11. 前記音声処理装置は、コンプレッサ検波段と他のＡ／Ｄ変換器とを更に具備して、
    前記コンプレッサ検波段は、前記音声入力信号に応答して、コンプレッサ検波信号を生成可能とされ、
    前記他のＡ／Ｄ変換器は、前記コンプレッサ検波段から生成される前記コンプレッサ検波信号に応答して、デジタル・コンプレッサ検波信号を生成可能とされ、
    前記ゲイン制御部は、前記他のＡ／Ｄ変換器から生成される前記デジタル・コンプレッサ検波信号に応答して、前記可変利得増幅器の減衰量を制御可能とされたことを特徴とする請求項９又は１０に記載の音声処理装置の動作方法。
12. 前記音声処理装置は、コンプレッサ検波段と入力換算補正部とを更に具備して、
    前記入力換算補正部は、前記ゲイン制御部から供給される前記可変利得増幅器の前記減衰量の情報を考慮して、前記Ａ／Ｄ変換器の前記デシメーションフィルタのデジタル信号から前記可変利得増幅器の前記入力端子に供給される前記音声入力信号のレベル検出が可能とされ、
    前記コンプレッサ検波段は、前記入力換算補正部から生成されるレベル検出出力信号に応答して、コンプレッサ検波信号を生成可能とされ、
    前記ゲイン制御部は、前記コンプレッサ検波段から生成される前記コンプレッサ検波信号に応答して、前記可変利得増幅器の前記減衰量を制御可能とされたことを特徴とする請求項９又は１０に記載の音声処理装置の動作方法。
13. 前記音声処理装置は、
    前記高域除去フィルタの出力信号が、前記入力換算補正部に供給可能とされたことを特徴とする請求項１２に記載の音声処理装置の動作方法。
14. 前記音声処理装置は、前記コンプレッサ検波段と前記ゲイン制御部との間に接続された第１のチャンネル連動回路と前記リミッタ検波段と前記ゲイン制御部との間に接続された第２のチャンネル連動回路とを更に具備して、
    前記第１のチャンネル連動回路と前記第２のチャンネル連動回路とにより、他のチャンネルの急峻な立ち上りの音声入力信号の供給に応答する当該供給の直後の前記可変利得増幅器の前記減衰量の変動が抑制され、その後、前記急峻な立ち上りに応答して、前記可変利得増幅器の前記減衰量が徐々に変更可能とされたことを特徴とする請求項９乃至請求項１３のいずれかに記載の音声処理装置の動作方法。
15. 前記可変利得増幅器と、前記Ａ／Ｄ変換器と、前記リミッタ検波段と、前記ゲイン制御部と、前記コンプレッサ検波段と、前記高域除去フィルタとは半導体集積回路の半導体チップに集積化されたことを特徴とする請求項１０乃至請求項１４のいずれかに記載の音声処理装置の動作方法。
16. 前記Ａ／Ｄ変換器から生成されるデジタル変換データが供給される機能ブロックが前記半導体集積回路の前記半導体チップに更に集積化されたことを特徴とする請求項１５に記載の音声処理装置の動作方法。

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