JP6439947B2 - 回路および回路を動作する方法 - Google Patents

Description

本発明は回路および回路を動作する方法に関する。

具体的には本発明による回路は入力信号を受信し、この入力信号を増幅し、そしてこの増幅された信号に対応する出力信号を提供するように構成されている。さらに、本回路は、アナログ入力信号をデジタル出力信号に変換するように構成されていてよい。

この入力信号はＭＥＭＳマイクロフォンによって提供されてよい。これに応じて上記の回路は音声信号用のアナログ−デジタル変換チャネルであってよい。音声信号用のアナログ−デジタル変換チャネルにおいては、高い信号対ノイズ比および大きな入力信号の処理能力を共に達成することが課題となっている。

動的利得を大きくするために、可変利得を有する増幅器が用いられている。アナログの可変利得増幅器、アナログログ−デジタル変換器、デジタル可変利得増幅器、および自動利得制御器を備える自動利得制御システムを用いることができる。このシステムを用いて、大きな信号に対して、上記のアナログ可変利得増幅器および／または上記のアナログ−デジタル変換器における信号クリッピングを避けるために、上記のアナログ可変利得増幅器のアナログ利得を低減することができる。一定のチャンネル感度を保つために、このアナログ利得の低減は、デジタル可変増幅器の利得を増大することによって補償される。

しかしながら、上記のシステムの欠点は、上記のアナログ利得および上記のデジタル利得が変化された場合、過渡的な可聴なグリッチが上記の回路に生成されることである。このグリッチは上記の変換チャネルにおける時間遅延によって生成される。具体的には、デジタル可変利得増幅器は、その部品がデジタルであるので、その可変利得の変化を瞬時に行うことが可能である。しかしながら上記のアナログ利得増幅器は、その部品がその利得設定に調整するための起動時間を要するために、利得設定における変化を時間に対して指数関数的に行う。たとえば１つのキャパシタは、そのキャパシタンスを調整するために所定の時間を必要とする。こうして上記の２つの利得設定の変化後の短い時間においては、全体の利得は一定ではない。以上により上記の過渡的なグリッチが生成され、出力信号の可聴な歪みがもたらされる。

このグリッチのピーク値は、上記のアナログ可変利得増幅器の利得および上記のデジタル可変利得増幅器の利得の変化に依存し、この際小さな利得変化ほど、出力信号における、より耳に付きにくい過渡的なグリッチを生成する。

特許文献１は、このようなシステムにおけるグリッチを除去するための方法を記載している。この方法ではアナログ可変利得増幅器の利得およびデジタル可変利得増幅器の利得は同時には変化されない。そのかわりアナログ可変利得増幅器の利得が、時刻ｔ１で変化され、そしてデジタル可変利得増幅器の利得が時刻ｔ１と異なる時刻ｔ２で変化されている。このｔ２とｔ１の差は、このアナログ可変利得増幅器の出力からこのデジタル可変利得増幅器までのアナログ−デジタル変換チャネルにおける遅延にほぼ等しくなっている。これは上記の過渡的なグリッチのピーク値を低減することを可能とするが、このグリッチを完全に除去することはできない。上記の２つの増幅器の利得変化の大きさに依存して、低減された過渡的なグリッチはまだ可聴であり得る。この結果この方法は、この過渡的なグリッチが可聴でないようにするために極めて小さな利得変化を使用することが必要である。小さな利得変化は、上記のアナログ可変利得増幅器および上記のデジタル可変利得増幅器をさらに複雑なものとする。さらにこの方法は、過渡的なグリッチを最適に極小化するために、上記のアナログ可変利得増幅器の出力から上記のデジタル可変利得増幅器までのチャネルにおける遅延の微細な調整を必要とする。

特許文献２には、１つの代替の方法が記載されており、ここでは２つの並列な、同時に動作するアナログ−デジタル変換チャネルが用いられている。これらのチャネルは両方とも１つのアナログ可変利得増幅器、１つのアナログ−デジタル変換器、１つのデジタル可変利得増幅器、および１つの自動利得調整部を備えている。入力信号が大きくなると、これらのチャネルの１つにおいて、アナログ可変利得増幅器の利得は低減され、同時にこれと同じ大きさでデジタル可変利得増幅器の利得が増大される。これはこの調整されたチャネルでの過渡的なグリッチをもたらす。この調整されたチャネルが、上記の利得変化によって落ち着く間、これに対応する他のチャネルの出力のみが、全チャネル出力に供給される。上記の調整されたチャネルが落ち着くと、上記の他のチャネルの代わりに、この調整されたチャネルから全体出力が供給される。このようにして過渡的なグリッチが回避される。しかしながらこの方法は２つの同一で同時に動作するチャネルを必要とする。これに対応してこの方法は、回路面積および回路の電流消費を２倍にする。またこの方法はこれら２つのチャネルからの出力信号を組み合わせるための追加のデジタル信号処理を必要とする。したがって、この方法は回路面積が制限された低電力アプリケーションには適していない。

国際出願公開第２００４／０９５７０９Ａ２号パンフレット 米国特許出願公開第２００３／０８３０３１Ａ１号明細書

本発明の目的は、上記の不具合の少なくともいくつかを克服する回路を提供することである。さらに本発明の目的は、このような回路が動作する方法を提供することである。

この目的は請求項１に記載の回路により解決さる。上記のさらなる目的は、第２の独立請求項に記載の方法により解決される。

１つの回路が提案され、本回路は、可変利得を有する１つの第１の増幅器と，出力信号を供給するように構成された、可変利得を有する１つの第２の増幅器と，当該第１の増幅器の可変利得および当該第２の増幅器の可変利得を調整するように構成された１つの制御部と，当該出力信号のサンプル値を格納するように構成された１つのメモリ素子と，当該回路の１つの出力ポートを、当該第２の増幅器かまたは当該メモリ素子に接続するように構成されている１つのスイッチ部と、を備える。

こうして本回路は、本回路の出力ポートに、上記の第２の増幅器からの出力信号も、また上記のメモリに格納された信号も供給することができるように構成されている。以上により、本回路は、グリッチが発生する調整時間中に、格納された信号を供給することによって、上記の過渡的なグリッチを除去することを可能とする。

基本的なアナログ−デジタル変換チャネルに対する追加部品としては、上記のメモリ素子および上記のスイッチ部のみが必要となっており、こうして上記のグリッチ除去が最小の全部品数を用いて行われ得るように、かつチップサイズの極めて小さい増加のみで行われ得るようになっている。

さらに、追加のデジタル信号処理を必要としない。複数の同じ回路ブロックの複製も必要ではない。全体として、本回路の追加の面積および追加の電流消費は、上記の従来技術におけるものよりもはるかに小さい。

上記のメモリ素子に格納された上記のサンプル値は、上記の第２の増幅器により出力された信号の最後のＮ個の値に対応してよい。こうしてある１つの時点において、このメモリ素子に格納される信号は、この第２の増幅器により供給される最後の信号に対応している。

具体的には、上記のメモリ素子は、１つのメモリブロックを備えてよい。これに対応して、上記の「出力信号のサンプル値を格納するように構成されたメモリ素子」なる記載は、このメモリ素子が、そのメモリブロックに、もっとも新しく供給された出力信号に対応する値を格納または書き込みするものと理解される。このメモリ素子は、そのメモリブロックに、上記の第２の増幅器によって出力される最後のＮビットに対応するＮ個の値を格納するように構成されていてよい。これらのＮ個の値は、上記の格納されるサンプル値を規定することができる。

上記のスイッチ部は、本回路の出力ポートが、ある時点で、上記の第２の増幅器にも、また上記のメモリ素子にも接続されるように構成されている。このスイッチ部は、この出力ポートが上記の第２の増幅器に接続される状態と、この出力ポートが上記のメモリ素子に接続される状態とを切り替えるように構成されている。

上記の出力ポートが上記の第２の増幅器に接続されている場合は、この第２の増幅器からの出力信号は、本回路の出力信号として上記の出力ポートに供給される。上記の出力ポートが上記のメモリブロックに接続されている場合は、このメモリブロックにより供給される信号を、本回路の出力信号として上記の出力ポートに供給することができる。

これに応じて、本回路は、上記の第２の増幅器の出力信号であるかまたは上記のメモリ素子によって供給される信号である、１つの出力信号を供給するように構成されていてよい。

１つの実施形態においては、上記のメモリ素子は、上記の出力ポートが上記のメモリ素子に接続されている場合、このメモリ素子によって供給される信号が上記の格納されたサンプル値を上記の出力ポートに供給するように構成されていてよい。

上記のメモリ素子が、上記の出力ポートに接続されている場合、このメモリ素子は、新しい値がこのメモリ素子に格納されないように読み出し専用で動作してよい。具体的には、このメモリ素子は、上記の第１および第２の増幅器の利得の変更が行われた後、上記のスイッチ部によって上記の出力ポートに接続されてよい。この場合、上記の第１および第２の増幅器は、上記の利得の調整に落ち着くことができる。この時には、この第２の増幅器の出力信号にグリッチが存在している。しかしながら、この出力ポートは上記のメモリ素子に接続されており、この第２の増幅器には接続されていないので、このグリッチはこの出力ポートには到達しない。上記の格納されたサンプル値は上記のメモリ素子からこの出力ポートに供給され、これにより本回路の出力信号からグリッチが効果的に除去される。

１つの実施形態においては、上記のメモリ素子は、上記の出力ポートがこのメモリ素子に接続されている場合に、１つの信号をこの出力ポートに供給するように構成されており、ここでこのメモリ素子から供給される当該信号は上記の格納されたサンプル値と同一となっている。

したがってこの場合、この第２の増幅器の最後の信号は、上記の利得の調整の前にこの出力ポートで繰り返されている。この調整の前の最後の信号は、正しい信号に非常に近いと仮定してよい。この正しい信号は、上記の入力信号を増幅したものに対応している。

上記の出力ポートが上記の第２の増幅器に戻し接続される場合には歪みが発生し、この第２の増幅器の出力信号は、再びその出力ポートに出力される。しかしながら上記の調整の前の最後の信号を繰り返すことにより、多くの場合この歪みは非常に小さくなることが保証されている。

１つの実施形態においては、上記のメモリ素子は、上記の出力ポートがこのメモリ素子に接続されている場合に、１つの信号をこの出力ポートに供給するように構成されており、このメモリ素子から供給される当該信号は上記の格納されたサンプル値の外挿値となっている。

これは、この出力ポートがこのメモリ素子に接続されている間、上記の正しい信号をより良く推定することを可能とする。したがって多くの場合、上述の歪みはさらに低減される。

１つの実施形態においては、本回路は、上記の制御部が上記の第１の増幅器の可変利得および上記の第２の増幅器の可変利得を調整する所定期間は、上記のスイッチ部が上記の出力ポートを上記のメモリ素子に接続するように構成されていてよい。

この所定期間は、これらの増幅器がそれらの利得の調整に必要な立上り時間よりも長くなるように選択されていてよい。この所定期間は、上記の利得変化により発生する過渡的なグリッチが、この所定期間が終了する前に落ち着くように選択されていてよい。さらに、この所定期間は、この所定期間の終了の前にこの過渡的なグリッチが落ち着くようにされる限界で、できる限り小さくなるように選択される。この所定期間の正確な値は、本回路の増幅器（複数）のパラメータに依存する。具体的には、この所定期間は、上記の第１および第２の増幅器を考慮して選択されてよい。こうして本回路は、これら２つの増幅器の時間遅延におけるいかなる変動に対しても安定なものとなり、したがって本回路を全ての種類の増幅器と共に使用することを可能とする。

１つの実施形態においては、本回路は、上記の所定期間の後、上記のスイッチ部が上記の出力ポートを上記の第２の増幅器に接続するように構成されていてよい。

この結果、所定期間が経過した後、上記の第２の増幅器の出力信号を、再び本回路の出力信号として供給することができる。この信号は、上記のグリッチが無いものとなる。

さらに、１つの実施形態においては、本回路は、上記の出力ポートが上記の第２の増幅器に接続されている場合、この第２の増幅器の出力信号が上記のメモリ素子に常に書き込まれ、このメモリ素子がそれ以前に格納されたサンプル値を先入れ先出し方式で常に上書きするように構成されていてよい。この結果、このメモリ素子に格納されたサンプル値は、上記の出力ポートが上記の第２の増幅器に接続されている場合、この第２の増幅器の最後の出力信号に対応している。

１つの実施形態においては、本回路は、上記の出力ポートが上記のメモリ素子に接続されている場合、このメモリ素子が格納された上記のサンプル値を上書きしないように、構成されていてよい。具体的には、このメモリ素子は、上記の出力ポートに接続されている場合は、読み出し専用モードとなるように構成されていてよい。

１つの実施形態においては、上記の制御部は、上記の第２の増幅器の可変利得を、上記の第１の増幅器の可変利得の調整に対してこれに反比例するようにかつ同時に調整するように構成されていてよい。

上記の第１の増幅器は、１つのアナログ増幅器であってよい。上記の第２の増幅器は１つの前置増幅器であってよい。さらに、本回路は、上記の第１の増幅器と上記の第２の増幅器との間に配設された１つのアナログ−デジタル変換器を備えてよい。このアナログ−デジタル変換器のサンプリングレートは、２０Ｈｚ〜２０ｋＨｚの範囲の音声信号のサンプリングのナイキストレートより大きくてよい。

さらに本発明による回路は、少なくとも１つのフィルタを備えてよい。このフィルタは１つの帯域通過フィルタ、１つの低域通過フィルタ、１つの高域通過フィルタ、１つの全域通過フィルタ、または異なるタイプのフィルタの組み合わせであってよい。このフィルタは、本回路の入力ポートを出力ポートと接続している主信号経路に配設されていてよい。このフィルタは不要なノイズをフィルタ除去するように構成されているので、全体として、このフィルタは、供給される出力信号の品質を改善する。

本発明は、さらに回路を動作する方法に関する。本回路は上述の回路であってよい。この結果、本回路に関して開示されたいかなる構造的あるいは機能的特徴は、本方法に関しても適用することができる。この逆に、本方法に関して開示されるいかなる構造的または機能的特徴も、本回路に関して適用することができる。

本方法は以下のステップを備える。
−上記の第１の増幅器の第１の出力信号をモニタするステップ。
−もしこの第１の出力信号が、第１の所定の閾値レベルより低いかあるいは高い場合、上記の第１の増幅器の可変利得および上記の第２の増幅器の可変利得を調整するステップ。
−もし上記の第１および第２の増幅器の利得が調整されている場合、１つの所定期間、上記のメモリ素子を上記の出力ポートに接続するステップ。

上記の第１の閾値レベルは、上記の第１の増幅器がそのクリッピング限界に近づいている場合に、この第１の閾値レベルが越えられるように選択されていてよい。第２の閾値レベルは、上記の第２の出力信号の信号強度が弱い場合に、この第１の出力信号が、この第２の閾値レベルより下に低下するように選択されていてよい。

モニタされる上記の第１の増幅器の出力信号は、この第１の増幅器の直接の出力信号であってよく、またはたとえば最初にアナログ−デジタル変換器で処理された後でモニタされるものであってよい。

さらに本方法は、上記の所定期間の後、上記の第２の増幅器を上記の出力ポートに接続するステップを備える。

以下では本発明による回路および方法を、図を参照してさらに詳細に説明する。

回路１を示す。 回路１のもう１つの実施形態を示す。

本発明による回路１は、１つの入力信号を受信し、この入力信号を増幅するように構成されている。さらに本回路１は、この受信した入力信号に基づいた１つの出力信号を供給するように構成されている。

具体的には、この回路１は、１つのＭＥＭＳマイクロフォン（不図示）からの入力信号を受信するように構成されている。このＭＥＭＳマイクロフォンからの入力信号は、アナログ信号である。

さらに、本回路１は、アナログ入力信号をデジタル出力信号に変換するように構成されている。個売れに応じて、本回路１の入力信号はアナログ信号であり、出力信号はデジタル信号である。

本回路１は１つの入力ポート２を備える。さらに本回路１は１つの出力ポート３を備える。この入力ポート２および出力ポート３は、１つの主信号経路４で接続されている。この主信号経路４には、１つの第１の増幅器５および１つの第２の増幅器６が配設されている。この第１の増幅器５は、入力ポート２に接続されている。第１の増幅器５は、１つのアナログ増幅器である。この第１の増幅器５は、入力ポート２からアナログ入力信号を受信し、この入力信号が第１の利得係数で増幅されたものに対応するアナログ出力信号を供給するように構成されている。

第１の増幅器５と第２の増幅器６との間には、１つのアナログ−デジタル変換器７が配設されている。このアナログ−デジタル変換器７は、第１の増幅器５からアナログ出力信号を受信し、これに対応したデジタル出力信号を供給するように構成されている。

このアナログ−デジタル変換器７は、どのようなタイプであってもよく、たとえばΔΣアナログ−デジタル変換器、フラッシュ型アナログ−デジタル変換器、または逐次近似アナログ−デジタル変換器であってよい。もしこのアナログ−デジタル変換器７が１つのΔΣ変換器であるならば、この変換器は、連続時間型、スイッチドキャパシタ型、またはこれら２つのハイブリッド型であってよい。このアナログ−デジタル変換器７の出力は、シングルビットあるいはマルチビットであってよい。

アナログ−デジタル変換器７は、第２の増幅器６に接続されている。この第２の増幅器６は、１つのデジタル増幅器である。これに応じてこの第２の増幅器６はアナログ−デジタル変換器７からのデジタル信号を受信して、増幅されたデジタル出力信号を供給するように構成されており、ここでこの増幅されたデジタル出力信号は第２の利得係数で増幅されている。

第１の増幅器５および第２の増幅器６の各々は可変利得を有する。これに応じてこの第１の増幅器６の第１の利得係数は可変となっている。この第２の増幅器６の第２の利得係数も可変となっている。

さらに本回路は、１つの制御部８を備える。この制御部８は、自動利得制御部であってよい。この制御部８は、第１の増幅器５の可変利得および第２の増幅器６の可変利得を調整するように構成されている。

図１に示す実施形態においては、制御部８は第１の増幅器５の出力信号およびアナログ−デジタル変換器７の出力信号を入力信号として受信している。しかしながら、代替の実施形態においては、この制御部８は、これら２つの信号の内の唯１つを入力信号として受信してよい。制御部８の入力信号が所定の第１の閾値レベルを越えるか、または制御部８の入力信号が所定の第２の閾値レベルを下回る場合、この制御部８は、第１の増幅器５の可変利得および第２の増幅器６の可変利得を調整しようとする。

具体的には、第１の増幅器５の可変利得および第２の増幅器６の可変利得は、同時にかつ互いに反比例してこの制御部８によって調整される。これにより、第１の増幅器５の可変利得が係数Ａ_iで調整されると、第２の増幅器６の可変利得は係数１／Ａ_iで調整される。この結果、第１の増幅器５および第２の増幅器６の全体の利得は変化されないままとなる。この全体利得は、第１の増幅器５の利得と第２の増幅器６の利得の積に対応している。

さらに本回路１は、１つのメモリ素子９を備える。このメモリ素子９は、第２の増幅器６の出力信号を受信するように構成されている。具体的には、このメモリ素子９は、この第２の増幅器６の出力信号のサンプル値を格納するように構成されている。

さらに本回路は、１つのスイッチ部１０を備える。このスイッチ部１０は、本回路１の出力ポート３を、第２の増幅器６かメモリ素子９に接続するように構成されている。出力ポート３が第２の増幅器６に接続されている場合は、この第２の増幅器６からの出力信号は、本回路１の出力信号として上記の出力ポートに供給される。メモリ素子９は、出力ポート３が、このメモリ素子９に接続されている場合、格納された上記のサンプル値に基づいた出力信号を供給するように構成されている。

図１に示す実施形態においては、スイッチ部１０は、１つのインバータ１１，１つの第２のスイッチ１２，および１つの第２のスイッチ１３を備える。第１のスイッチ１２は、主信号経路４において第２の増幅器５と出力ポート３との間に配設されている。第２のスイッチ１３は、メモリ素子９と出力ポート３との間に配設されている。インバータ１１は制御部８と第１のスイッチ１２との間に配設されている。こうしてこのインバータ１１は、制御部８から送信される制御信号を反転するように配設されている。

上述したように、制御部８は、第１および第２の増幅器５，６に制御信号を送信するように構成されている。こうして制御部８は、第１および第２の増幅器５，６の利得設定を制御するように構成されている。さらにこの制御部８はまた、メモリ素子９およびスイッチ部１０の動作を制御するように構成されている。

制御部８は、スイッチ部１０に制御信号を送信するように構成されている。インバータ１１は、第１のスイッチ１２用の制御信号を反転するので、この制御部８から送信される制御信号は、第１のスイッチ１２と第２のスイッチ１３に対して反対の命令となっている。こうしてどの時点においても、第１のスイッチ１２および第２のスイッチ１３の内１つは開状態であり、そして第１のスイッチ１２および第２のスイッチ１３の他の１つは閉状態となっている。

さらに、メモリ素子９はまた、制御部８からの制御信号を受信するように構成されている。メモリ素子９に関する制御信号の命令は後述する。

本回路１は通常動作モードと利得調整モードとを有する。図１は、本回路１が通常動作モードにあることを示す。

本回路１は、普段は通常動作モードで動作する。制御部８が第１の増幅器５の可変利得および第２の増幅器６の可変利得を調整する所定期間の間、本回路１は、利得調整モードに切り替わる。この所定期間が経過すると、本回路１は、この利得調整モードから通常モードに切り替わる。

上記の通常動作モードは、本回路１の出力ポート３がスイッチ部１０によって第２の増幅器６に接続されていることを特徴としている。上記の利得調整モードは、この出力ポート３がスイッチ部１０によってメモリ素子９に接続されていることを特徴としている。

まず本回路１の通常モードについて考察する。この通常モードにおいては、スイッチ部１０は、第２の増幅器６を出力ポート３に接続する。具体的には、第１のスイッチ１２が閉状態となる。第２の増幅器６の出力信号が、本回路１の出力信号として出力ポート３に供給される。

さらに、メモリ素子９は、通常動作モードにおいては、第２の増幅器６の出力信号を受信するように構成されている。第２の増幅器６の出力信号は、常にメモリ素子９に書き込まれ、このメモリ素子９は、先入れ先出し方式で、以前に書き込まれたサンプル値を常に上書きする。これに対応する制御信号は、制御部８からメモリ素子９に送信される。

具体的には、メモリ素子９は、Ｎ個の値を格納するように構成されている。こうしてこのメモリ素子９は、第２の増幅器６の最後のＮ個の出力値から成るサンプル値を格納するように構成されている。各クロックサイクルにおいて、その現在の第２の増幅器６の出力値がこのメモリ素子９に書き込まれる。この最後の値がメモリ素子９に格納され、これによってＮクロックサイクル前の値が上書きされる。メモリ素子９は、以前のＮ−１クロックサイクルにおいてそのメモリブロックに格納された値を保持している。

しかしながら、もし第１の増幅器５の可変利得および第２の増幅器６の可変利得の変更が通常動作モードで行われた場合、これは出力信号における歪みを生ずることになるであろう。この歪みがグリッチと呼ばれている。上記の場合、具体的には、過渡的な可聴なグリッチが生成されるであろう。

このグリッチは、第１の増幅器５および第２の増幅器６の可変利得の調整における避けることのできない時間遅延によって生成されるものである。この第１の増幅器５は、アナログ増幅器であるので、これは利得変化が可能となるようにその部品を変化させるための起動時間を必要とする。これに応じて、この第１の増幅器５の利得は瞬時には変化されず、時間に対して指数関数的な変化となる。これと対照的に、第２の増幅器６は、利得変更を瞬時に行うデジタル増幅器である。この結果、制御部８が第１の増幅器および第２の増幅器５，６の可変利得を調整するための制御信号を送信した後の短い期間は、これら２つの利得の積は一定ではない。以上によりグリッチが生成される。

本発明は、このグリッチを出力信号から除去するものである。

以下では、本回路の利得調整モードについて詳細に考察する。

本発明による回路１は、第１の増幅器５の可変利得および第２の増幅器６の可変利得が変更される場合に、通常動作モードから利得調整モードに切り替わるように構成されている。さらに、本回路１は、この利得調整モードに切り替わることによって開始された所定の期間が経過した場合に、利得調整モードから通常動作モードに切り替わるように構成されている。

一例として、第１の増幅器５およびアナログ−デジタル変換器７の内の１つがそのクリッピング閾値に近いような、入力信号が非常に大きな信号強度を有する場合を考察する。これに応じて制御部８の入力信号は、第１の所定の閾値レベルを越える。この制御部８の第１の閾値は、第１の増幅器５およびアナログ−デジタル変換器７の内の１つがそのクリッピング閾値に近い場合に、越えられるように選択されている。

制御部８が、入力信号が大き過ぎることを検出した場合、この制御部は１つの制御信号を第１の増幅器５および第２の増幅器６に送信する。第１の増幅器５の可変利得は、この制御信号に基づいた１つの所与の係数によって低減される。これと同時にこの制御部８は、第２の増幅器６の可変利得を同じ係数だけ増大する。上記の所与の係数は、原則としていかなる値であってもよい。この所与の係数の正確な値は、制御部８のプログラムに依存する。さらに、上記の所与の値のために選択されてよい可能な値はまた、第１の増幅器５および第２の増幅器６の各々の構成に依存する。具体的には、第１の増幅器５および第２の増幅器６の各々は、それぞれの可変利得を設定することができる１つの規定された、値の範囲を有する。こうして上記の所与の係数は、第１の増幅器５および第２の増幅器６の各々の可変利得がこの範囲内にあるように選択されなければならない。

さらに制御部８は、１つの制御信号をメモリ素子９およびスイッチ部１０に送信する。メモリ素子９は、新しい値をそのメモリブロックに書き込むことを停止する。さらにスイッチ部１０は、メモリ素子９を出力ポート３に接続し、第２の増幅器６をこの出力ポート３から切り離す。具体的には上記の制御信号は、第２のスイッチ１３を閉じる命令である。これに応じて利得調整モードにおいては、メモリ素子９は、この閉じた第２のスイッチ１３を介して、出力ポート３に接続されている。さらに、インバータ１１は、この「閉」命令を「開」命令に反転して、第１のスイッチ１２が開くようにする。こうして第１の増幅器６は、出力ポート３から切り離される。

さらに制御部８は、メモリ素子９が１つの出力信号を出力ポートに供給するよう命令し、ここでこの出力信号は上記の格納されたサンプル値に基づいている。

具体的には、このメモリ素子９の格納されたサンプル値の値（複数）は、先入れ先出し方式で、出力ポート３に供給される。これは多数回、たとえばＭ回繰り返される。上記の所定の期間はＭクロックサイクルのＮ倍に相当している。

上記の所定の期間が経過した後、本回路１は切り替えられてその通常動作に戻る。具体的には、上記の所定の期間が経過した後、制御部８は、メモリ素子９が出力信号を送信することを停止し、その代わり第２の増幅器６の出力信号の新しい値（複数）の格納を開始するように、１つの命令をこのメモリ素子９に送信する。これと同時に、この制御信号は、スイッチ部１０が再び第２の増幅器６を出力ポート３に接続し、メモリ素子９をこの出力ポート３から切り離すように、このスイッチ部１０の状態を変更する。これに応じて本回路１は再びその通常モードとなる。

上記の所定の期間は、第２の増幅器６から供給される信号においてグリッチが消失するように選択されている。こうして上記の所定の期間の後、第１の増幅器５の利得と第２の増幅器６の利得の積は一定となる。換言すれば、上記の所定の期間は、第１の増幅器５がこの所定の期間の間にその利得の変化を調整することができるように選択されている。

本回路１は、過渡的なグリッチが本回路１の出力信号から除去されるという利点を提供する。グリッチが存在している間は、第２の増幅器６の出力信号は、出力ポート３には供給されない。その代り、メモリ素子９からの出力信号がこの出力ポート３に供給される。この信号は、上記のグリッチが無いものとなっている。こうして、グリッチは本回路１の出力信号から効果的に除去される。

出力ポート３で第２の増幅器６の以前のＮ個の値が繰り返される場合、これはまたこの出力信号の別の歪みをもたらす。しかしながらこの歪みは、上記の２つの利得設定の変更によって生成される過渡的なグリッチと異なり、このグリッチよりも振幅が小さいものである。さらに、人間の聴力の制限された帯域およびマスキング効果のため、この新たな歪みは可聴なものでなく、あるいは少なくともはるかに耳に付かないものである。具体的には、上記の所定の期間が充分短い場合には、メモリ素子９への切り替えと第２の増幅器６へ戻す切り替えは可聴とならない。

もう１つの例として、制御部８が、その入力信号が上記の第２の閾値レベルを下回る場合を考察する。この場合、制御部８は、第１の増幅器５の可変利得を１つの所与の係数で増大し、同時に第２の増幅器６の可変利得を同じ所与の係数で減少する。ここでもこの所与の係数は、原則としていかなる値であってもよく、そしてこの所与の係数の正確な値は、制御部８のプログラムに依存している。

制御部８はさらに、メモリ素子９が第２の増幅器６の出力信号のさらなる値（複数）を格納することを停止するように、そしてその代わりに、格納されたサンプル値を出力信号として供給するように命令を出す。同時にこの制御部８は、スイッチ部１０が出力ポート３をメモリ素子９に接続するように、そしてこの出力ポート３を第２の増幅器６から切り離すように命令を出す。

メモリ素子９に格納されたＮ個の値は、先入れ先出し方式で出力ポート３に供給される。これはＭ回繰り返される。ＭクロックサイクルのＮ倍に対応する所定の期間の後、制御部８の制御信号は再び反転され、これによって出力ポート３は再び第２の増幅器６に接続され、そしてこの出力ポート３はメモリ素子９から切り離される。さらに、この制御信号は、メモリ素子９が所定の期間経過後の第２の増幅器６の出力の新たな値（複数）を格納するよう命令する。

図１に示す本発明による回路１は、１つの単一のチップ上で実現されている。１つの代替の実施形態においては、アナログ部品およびアナログ−デジタル変換器７は、１つの第１のチップ上で実現されていてよく、そして本回路１の残りの部分は、１つ以上の集積回路上で実現されていてよい。これは１つの専用のデジタル集積回路または１つのデジタル信号プロセッサであってよい。本回路１のアナログ部とデジタル部への分離が図１において点線１４で示されている。

１つの代替の実施形態においては、メモリ素子９が出力ポート３に接続されている場合は、このメモリ素子９は、格納されたサンプル値の１つの外挿値を供給するように構成されている。こうして、第２の増幅器６の最後のＮ個の出力値から成るサンプル値をＭ回繰り返す代わりに、この第２の増幅器６の出力信号の１つの外挿値が供給される。

この目的のために、このメモリ素子９は、ノイズの影響が低減されるように、第２の増幅器６の出力信号のフィルタリングを行うように構成されていてよい。この出力信号のフィルタリングは、信号のスムージングに対応し得る。

さらに、メモリ素子９は、格納されたサンプル値の勾配を推定するように構成されている。具体的には、メモリ素子９は、本回路１の通常動作モードの間、第２の増幅器６の出力信号の勾配の推定を行うように構成されている。

この出力信号の勾配の推定は、第２の増幅器６のフィルタされた信号の２つの値に基づいている。これらの２つの値は、連続的に評価されて、出力信号の勾配を連続的に推定できるようになっている。

代替として上記の勾配は、アナログ−デジタル変換器７の出力信号に基づいて推定されてよい。このアナログ−デジタル変換器７の出力信号は、メモリ素子９がこの信号から上記の勾配を計算できるように、メモリ素子９へ入力信号として供給されてよい。

メモリ素子９は、これが出力ポート３に接続されている場合に、格納されたサンプル値に上記の推定された勾配に基づいた１つの追加値を加算したものに対応する出力信号を供給する。

メモリ素子９は推定された勾配Ｓを有していると仮定されている。このメモリ素子９は、格納されたＮ個の値から成る１つの第１の出力信号を供給し、ここで各々の値にはこの勾配Ｓが加えられている。この後このメモリ素子９は、以前に供給されたサンプル値に再び推定された勾配の値Ｓを加算したものに対応する１つの出力信号を供給する。こうして供給される信号は、格納されたＮ個の値にこの勾配Ｓが２回加算されたものに対応する。これはＭ回繰り返される。この結果、最後のサイクルにおいては、このメモリ素子９の出力信号９は、格納されたＮ個の値に上記の勾配ＳがＭ回加算されたものから成っている。

上記の所定の期間の後、スイッチ部１０は、再び第２の増幅器６を出力ポート３に接続する。同時にこのスイッチ部１０は、メモリ素子９を出力ポート３から切り離す。

さらに図２は、本回路１の第２の実施形態を示し、ここでは任意のフィルタが追加されている。

具体的には、１つのアナログ帯域通過フィルタ１５が、主信号経路４において、第１の増幅器５とアナログ−デジタル変換器７との間に追加されている。このアナログ帯域通過フィルタ１５は、第１の増幅器５から供給される信号を入力信号として受信する。さらに、このアナログ帯域通過フィルタ１５は、この信号をフィルタし、そしてこれに対応する出力信号を供給し、この出力信号はさらにアナログ−デジタル変換器７によって処理される。このアナログ帯域通過フィルタ１５の出力信号は、制御部８にも入力信号として供給される。１つの代替の設計においては、制御部８は、第１の増幅器５の出力信号を入力信号として受信するように構成されている。

さらに、１つの第１のデジタル低域通過フィルタ１６および１つの第２のデジタル低域通過フィルタ１７が主信号経路４に追加されている。この第１のデジタル低域通過フィルタ１６は、アナログ−デジタル変換器７と第２の増幅器６との間に配設されている。この第２のデジタル低域通過フィルタ１７は、第２の増幅器６と出力ポート３との間に配設されている。

図２に示す実施形態においては、制御部８は、第１のデジタル低域通過フィルタ１６の出力信号を入力信号として受信するように構成されている。１つの代替の実施形態においては、制御部８は、アナログ−デジタル変換器７の出力信号を入力信号として受信するように構成されていてよい。

さらに、図２に示す実施形態においては、メモリ素子９は、第２のデジタル低域通過フィルタ１７の出力信号を入力信号として受信するように構成されている。１つの代替の実施形態においては、このメモリ素子９は、第２の増幅器６の出力信号を入力信号として受信するように構成されていてよい。

アナログ帯域通過パスフィルタ１５，第２のデジタル低域通過フィルタ１６，および第２のデジタル低域通過フィルタ１７の各々は任意に追加される。他の実施形態はまたこれらのフィルタ１５，１６，１７を、帯域通過フィルタ（複数），低域通過フィルタ（複数），高域通過フィルタ（複数），および全域通過フィルタを含む他のタイプのフィルタ、あるいはこれらのフィルタの異なるタイプの組合せに交換されてもよく、ただしこれらのタイプに限定するものではない。これらのフィルタの順番はどのような順番であってもよい。

１ ： 回路
２ ： 入力ポート
３ ： 出力ポート
４ ： 主信号経路
５ ： 第１の増幅器
６ ： 第２の増幅器
７ ： アナログ−デジタル変換器
８ ： 制御部
９ ： メモリ素子
１０ ： スイッチ部
１１ ： インバータ
１２ ： 第１のスイッチ
１３ ： 第２のスイッチ
１４ ： 点線
１５ ： アナログ帯域通過フィルタ
１６ ： 第１のデジタル低域通過フィルタ
１７ ： 第２のデジタル低域通過フィルタ

Claims (15)

1. 回路（１）であって
   可変利得を有する１つの第１の増幅器（５）と、
   出力信号を供給するように構成された、可変利得を有する１つの第２の増幅器（６）と，
   前記第１の増幅器（５）の可変利得および前記第２の増幅器（６）の可変利得を調整するように構成された１つの制御部（８）と，
   前記出力信号のサンプル値を格納するように構成された１つのメモリ素子（９）と，
   前記回路（１）の１つの出力ポート（３）を、前記第２の増幅器（６）かまたは前記メモリ素子（９）に接続するように構成されている１つのスイッチ部（１０）と，
   を備えることを特徴とする回路。
2. 請求項１に記載の回路において、
   前記メモリ素子（９）は、前記出力ポート（３）が、前記メモリ素子（９）に接続されている場合、１つの信号を前記出力ポート（３）に供給するように構成されており、
   前記メモリ素子（９）から供給される前記信号は、格納された前記サンプル値に基づいている、
   ことを特徴とする、請求項１に記載の回路。
3. 請求項１または２に記載の回路において、
   前記メモリ素子（９）は、前記出力ポート（３）が前記メモリ素子（９）に接続されている場合に、１つの信号を前記出力ポート（３）に供給するように構成されており、
   前記メモリ素子（９）から供給される当該信号は、格納された前記サンプル値と同一となっている、
   ことを特徴とする回路。
4. 請求項１または２に記載の回路において、
   前記メモリ素子（９）は、前記出力ポート（３）が前記メモリ素子（９）に接続されている場合に、１つの信号を前記出力ポート（３）に供給するように構成されており、
   前記メモリ素子（９）から供給される当該信号は、格納された前記サンプル値の１つの外挿値となっている、
   ことを特徴とする回路。
5. 前記回路（１）は、前記制御部（８）が前記第１の増幅器（５）の可変利得および前記第２の増幅器（６）の可変利得を調整する所定期間は、前記スイッチ部（１０）が前記出力ポート（３）を前記メモリ素子（９）に接続するように構成されていることを特徴とする、請求項１乃至４のいずれか１項に記載の回路。
6. 前記回路（１）は、前記所定期間の後、前記スイッチ部（１０）が前記出力ポート（３）を前記第２の増幅器（６）に接続するように構成されていることを特徴とする、請求項５に記載の回路。
7. 前記回路（１）は、前記出力ポート（３）が前記第２の増幅器（６）に接続されている場合、前記第２の増幅器（６）の出力信号が前記メモリ素子（９）に常に書き込まれ、前記メモリ素子（９）がそれ以前に格納されたサンプル値を先入れ先出し方式で常に上書きするように構成されていることを特徴とする、請求項１乃至６のいずれか１項に記載の回路。
8. 前記回路（１）は、前記出力ポート（３）が前記メモリ素子（９）に接続されている場合、前記メモリ素子（９）が格納された前記サンプル値を上書きしないように、構成されていることを特徴とする、請求項１乃至７のいずれか１項に記載の回路。
9. 前記制御部（８）は、前記第２の増幅器（６）の可変利得を、前記第１の増幅器（５）の可変利得の調整に対してこれに反比例するようにかつ同時に調整するように構成されていることを特徴とする、請求項１乃至８のいずれか１項に記載の回路。
10. 前記第１の増幅器（５）は、１つのアナログ増幅器であることを特徴とする、請求項１乃至９のいずれか１項に記載の回路。
11. 前記第２の増幅器（６）は、１つのデジタル増幅器であることを特徴とする、請求項１乃至１０のいずれか１項に記載の回路。
12. さらに、前記第１の増幅器（５）と前記第２の増幅器（６）との間に配設された、１つのアナログ−デジタル変換器（７）を備えることを特徴とする、請求項１乃至１１のいずれか１項に記載の回路。
13. さらに、少なくとも１つのフィルタ（１５，１６，１７）を備えることを特徴とする、請求項１乃至１２のいずれか１項に記載の回路。
14. 請求項１乃至１３のいずれか１項に記載の回路を動作する方法であって、
    前記方法は、以下のステップ、
    前記第１の増幅器（５）の第１の出力信号をモニタするステップと、
    もし前記第１の出力信号が、第１の所定の閾値レベルより低いかあるいは高い場合、前記第１の増幅器（５）の可変利得および前記第２の増幅器（６）の可変利得を調整するステップと、
    もし前記第１の増幅器（５）の可変利得および前記第２の増幅器（６）の可変利得が調整されている場合、１つの所定期間、前記メモリ素子（９）を前記出力ポート（３）に接続するステップと、
    を備えることを特徴とする方法。
15. 前記方法は、さらに、前記所定期間の後、前記第２の増幅器（６）を前記出力ポート（３）に接続するステップを備えることを特徴とする、請求項１４に記載の方法。

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