JP4289667B2 - 可変利得制御回路および受信装置 - Google Patents

可変利得制御回路および受信装置 Download PDF

Info

Publication number
JP4289667B2
JP4289667B2 JP2003322458A JP2003322458A JP4289667B2 JP 4289667 B2 JP4289667 B2 JP 4289667B2 JP 2003322458 A JP2003322458 A JP 2003322458A JP 2003322458 A JP2003322458 A JP 2003322458A JP 4289667 B2 JP4289667 B2 JP 4289667B2
Authority
JP
Japan
Prior art keywords
pga
data
gain
variable gain
amplifier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003322458A
Other languages
English (en)
Other versions
JP2005094178A (ja
Inventor
隆 仲山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Ericsson Mobile Communications Japan Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2003322458A priority Critical patent/JP4289667B2/ja
Application filed by Sony Ericsson Mobile Communications Japan Inc filed Critical Sony Ericsson Mobile Communications Japan Inc
Priority to EP20060002958 priority patent/EP1655834A3/en
Priority to DE200460003759 priority patent/DE602004003759T2/de
Priority to EP20060002959 priority patent/EP1655835B1/en
Priority to US10/939,472 priority patent/US7231195B2/en
Priority to EP20040021833 priority patent/EP1517440B1/en
Priority to DE200460011527 priority patent/DE602004011527T2/de
Publication of JP2005094178A publication Critical patent/JP2005094178A/ja
Application granted granted Critical
Publication of JP4289667B2 publication Critical patent/JP4289667B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03GCONTROL OF AMPLIFICATION
    • H03G3/00Gain control in amplifiers or frequency changers
    • H03G3/20Automatic control
    • H03G3/30Automatic control in amplifiers having semiconductor devices
    • H03G3/3052Automatic control in amplifiers having semiconductor devices in bandpass amplifiers (H.F. or I.F.) or in frequency-changers used in a (super)heterodyne receiver

Landscapes

  • Control Of Amplification And Gain Control (AREA)
  • Circuits Of Receivers In General (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)

Description

本発明は、可変利得制御回路およびこれを用いた受信装置に関するものである。
図1に、従来のアナログ電圧信号でAGC(Automatic Gain Control)制御を行うDS−CDMA(Direct Sequence Code Division Multiple Access)方式移動体通信システムに用いられるダイレクトコンバージョン受信機の構成図を示す。図中、300はベースバンドアンプ部(可変利得増幅器)を含むRF−ICを示している(他の図においても同様)
端末装置(以下、単に端末という)の外部アンテナから受信された信号は低雑音増幅器301で差動増幅され、2分配される。直流成分をキャパシタによりカット(Cカット)した後、直交ミキサ302によりRF信号からベースバンド信号まで一気にダウンコンバートする。この際、局部発振器304からの局部発振(LO)信号をディバイダ303により同相成分と直交成分とに分配した信号とRF信号とのミキシングを行なうため、ベースバンドではそれぞれ、同相(I)成分と直交(Q)成分の信号が生成される。これらのべースバンド信号はそれぞれローパスフィルタ(LPF)305により、隣接するチャネルなどの妨害波の信号電力を除去し、希望波信号のみを抽出する。次にアナログ電圧309により利得が可変制御されるべースバンドアンプ306により、ベースバンド信号を増幅する。ベースバンドアンプ306の後段のLPF307は送信側での50%ロールオフ特性ダウンリンク信号を、トータルの伝達関数として100%ロールオフ特性とするために挿入されたフィルタである。LPF307によりベースバンド信号のS/Nを最大とした後、A/Dコンバータ308により量子化が行われてアナログ信号からディジタル信号に変換される。ここで、先述したアナログ電圧信号309はAGC信号とも呼ばれ、A/Dコンバータ308において受信したベースバンド信号が常に最適なダイナミックレンジをもつようにベースバンド信号処理部(図示せず)側から制御される。
ただし、アナログ電圧信号により行われるAGC制御では、ベースバンドアンプ306の部品ばらつきや温度ばらつきが大きく、高精度のAGC制御が困難となる。特にIQ信号の振幅偏差はBER(Bit Error Rate)特性に影響を与えるのでばらつきは大きな問題となる。その他にも基板上のディジタルノイズなどの影響を受けるため、AGC入力端子にRCのLPF(図示せず)が必要となる。
上記の問題点から最近では、アナログ電圧信号309によるAGC制御方法の代わりに、3線シリアルのデータ設定で変化するPGA(Programmable Gain Amp、以下PGAと略す)を用いた構成をとった方式が注目を浴びている。3線の信号はData,Clock,Strobeの3信号であり、Clock信号に同期してシリアルにDataをシフトして取り込み、この取り込んだデータをStrobe信号に応じてラッチするものである。PGAはディジタル制御であるため、部品ばらつきや温度ばらつきの影響を受けにくく、IQそれぞれの利得設定は高精度で実現が可能となる。個々のリニア抵抗の切り替えによりベースバンドアンプ部の高リニアリティも達成することができる。
特開2001−36358号公報
以上のように、PGA方式はダイレクトコンバージョン受信機のAGC制御方法として数々の利点を持っているが、次に示すように問題点も抱えている。
図2に、PGA方式でAGC制御を行うDS−CDMA方式移動体通信システムに用いられるダイレクトコンバージョン受信機の構成図を示す。
アナログ電圧信号309によるAGC制御方法の代わりに、3線シリアルディジタルデータ312を設定することでPGA制御回路311によりデコードして、ベースバンドアンプ306の利得を離散的に切り替える。DCオフセットキャンセラー回路310はベースバンドアンプの最終段でのDC成分を検出してアナログ的に負帰還をかけることでDCオフセットをキャンセルする回路である(特許文献1参照)。図1のブロック図では省略したが、DCオフセットキャンセラー回路310は、通常、図1で説明したアナログ電圧信号によりAGC制御を行うダイレクトコンバージョン受信機にも搭載されている。上述したようにPGA方式では、PGA制御回路311により3線シリアルディジタルデータ312をデコードして、ベースバンドアンプ306の利得を離散的に切り替える。ここである利得からある利得へと1dB増加させる場合を考える。
これについて便宜的に図3において簡単に説明する。ベースバンドアンプを構成する差動アンプ列に対するPGAデータが“0111”から“1000”に変化する場合には、PGA制御回路311により、いままでオフだった初段のアンプが0dBから20dBに切り替わり、残りの3段のアンプで現状の利得から−19dB少なくなるように制御されるものと仮定する。トータルゲイン(全利得)としては結局1dBしか増加していないが、この差動アンプ列において、離散的に利得を切り替えることにより、トランジスタのペアばらつきに起因してステップ的なDCオフセットが発生する。このDCオフセットの大きさは製造プロセスにより異なるが入力換算でも数mV以上になる。そのため初段でゲインを大きく切り替える場合には、最終段においては、かなり大きなDCオフセットが発生してしまうことになる。この利得切り替えによるステップ的なDCオフセット成分はCカットしていても効果がなく、希望波信号成分に干渉成分としてS/Nを劣化させてしまう。
図4にステップ的なDCオフセット成分が希望波信号に干渉するしくみを示す。図に示すように、ステップ的なDCオフセット成分はフーリエ変換により、ワイドバンドの希望波信号に対してハッチングを施した部分が干渉成分となる。
前述した図2の回路では、DCオフセットキャンセラー回路310を搭載しているが、アナログ的な負帰還による回路構成のため最終段でのIQ出力では、図5に示すような波形となる。図5に示す利得切り替え時の大きなグリッチ成分は図2のA/Dコンバータ308を飽和させてしまい、受信したIQ信号から計算されるAGC制御のための移動平均値を上昇させてしまう。このグリッチの頻度が大きくなれば、最終的には、グリッチの値で決まるAGC値に収束されてしまう。これにより、正規の受信信号に対して正しくAGC制御が行われず、A/Dコンバータ308では最適なレベルより低く設定されてしまい、量子化雑音の影響により受信特性が劣化してしまう。
一般にアナログ的なDCオフセットキャンセラー回路において、DCレベルが収束する時間はDCフィードバックする際のLPFのカットオフ周波数に関係する。仮にLPFのカットオフ周波数が5kHz程度であれば、DCオフセット収束に約100μs以上かかる。そのため、最近ではPGAでゲインを設定後、例えば約10μsの間LPFのカットオフ周波数を100k〜200kHz程度まで一時的に上昇させてDCオフセットの収束を早めさせる方式が提案されている。また、AGC制御に不具合を生じさせる大きなグリッチ成分の対策として、上記方式に付随してこの10μsの期間のIQ信号データを出力においてマスクして、図5のような波形を出さないようにする方式も提案されている。
一方、DS−CDMA方式に対しては、現在3GPP(3rd Generation Partnership Project)において標準化が行われており、その仕様書ではダウンリンクDPCHの信号として拡散率(SF)=4の場合の信号が定義されている。この場合1シンボルのデータ長は約1μs強となるため、上記のように10μsの間、IQ信号がマスクされた場合には約10シンボルのデータを欠落することになってしまう。
本発明は上述した問題点を解決するものであり、その目的は、PGA方式で離散的に利得が設定される複数段のアンプで構成される可変利得増幅器をAGC制御する可変利得制御回路において、利得切り替え時に発生するDCオフセットによる干渉成分の影響を低減することができる可変利得制御回路およびこれを用いた受信装置を提供することにある。
本発明の他の目的は、ダウンリンクDPCH(Dedicated Physical CHannel)の信号として拡散率(SF=4)等の小さい場合にシンボルデータを欠落することなく、ダイレクトコンバージョン受信機でPGA方式を用いた場合に生じる利得切り替え時に発生するDCオフセットによる干渉成分の影響を低減し、良好な受信特性を実現することにある。
本発明による可変利得制御回路は、PGA方式で離散的に利得が設定される複数段のアンプで構成される可変利得増幅器をAGC制御する可変利得制御回路において、現在の増幅器出力レベルを検出するレベル検出手段と、現在の増幅器出力レベルと予め定められた増幅器出力レベルとの差分に対応するPGAデータが格納されているPGA制御データテーブルと、このPGA制御データテーブルの出力に基づいて前記可変利得増幅器の利得を制御するPGAデータを生成するPGAデータ生成手段と、現在設定しているPGAデータから次に設定する予定のPGAデータへと前記可変利得増幅器の利得を離散的に切り替える際に発生する増幅器出力のDCオフセット電圧に対応したDCオフセットキャンセルデータが予め書き込まれているDCオフセットキャンセルテーブルと、現在設定しているPGAデータおよび次に設定する予定のPGAデータに基づいて前記DCオフセットキャンセルテーブルを参照し、対応するDCオフセットキャンセルデータを生成する制御手段と、生成されたDCオフセットキャンセルデータをアナログ電圧に変換して増幅器出力に加算する手段とを備えたことを特徴とする。
この可変利得制御回路では、PGAデータ生成手段がPGA制御データテーブルを参照することにより現在の増幅器レベルと予め定められた増幅器出力レベルとの差分に対応して前記可変利得増幅器の利得を制御するPGAデータを生成する。一方、現在設定しているPGAデータから次に設定する予定のPGAデータへと前記可変利得増幅器の利得を離散的に切り替える際に発生する増幅器出力のDCオフセット電圧に対応したDCオフセットキャンセルデータが予め書き込まれているDCオフセットキャンセルテーブルを用いて、制御手段は、現在設定しているPGAデータと次に設定する予定のPGAデータに対応する対応するDCオフセットキャンセルデータを生成する。生成されたDCオフセットキャンセルデータをアナログ電圧に変換して増幅器出力に加算する。
本発明による可変利得制御回路は、他の見地によれば、PGA方式で離散的に利得が設定される複数段のアンプで構成される可変利得増幅器をAGC制御する可変利得制御回路において、現在の増幅器出力レベルを検出するレベル検出手段と、現在の増幅器出力レベルと予め定められた増幅器出力レベルとの差分に対応して前記可変利得増幅器の利得を制御する利得制御手段と、現在設定しているPGAデータから次に設定する予定のPGAデータへと前記可変利得増幅器の利得を離散的に切り替える際に発生する増幅器出力のDCオフセット電圧に対応したDCオフセットキャンセルデータが予め書き込まれているDCオフセットキャンセルテーブルと、現在設定しているPGAデータおよび次に設定する予定のPGAデータに基づいて前記DCオフセットキャンセルテーブルを参照し、対応するDCオフセットキャンセルデータを生成し、このDCオフセットキャンセルデータをアナログ電圧に変換して増幅器出力のDCオフセットをキャンセルする手段とを備えたことを特徴とするものである。
これらの構成により、アナログ的なDCオフセットキャンセル回路を利用することなく、ディジタル的にDCオフセットのキャンセルが可能となる。すなわち、前記PGA方式の可変利得増幅器で各段のアンプの利得が離散的に大きく切り替わる際に発生するステップ的なDCオフセット成分を前記DCオフセットキャンセルデータに基づいてキャンセルすることができる。
本発明による他の可変利得制御回路は、アナログ的なDCオフセットキャンセル回路および増幅器出力をマスクしてDCレベルを保持するマスクホールド回路を備えた可変利得増幅器であって、PGA方式で離散的に利得が設定される複数段のアンプで構成される可変利得増幅器をAGC制御する可変利得制御回路である。この可変利得増幅器では、PGAデータ生成手段が、現在の増幅器出力レベルを検出するレベル検出手段と、現在の増幅器出力レベルと予め定められた増幅器出力レベルとの差分に対応して前記可変利得増幅器の利得および前記マスクホールド回路の動作を制御するPGAデータを生成する。制御手段は、現在設定しているPGAデータから次に設定する予定のPGAデータへと前記可変利得増幅器の利得を離散的に切り替える際に発生する増幅器出力のDCオフセットと所定のしきい値との比較の結果により、前記マスクホールド回路によるマスク処理の要否を決定するとともに、所定のタイミングでPGAデータが切り替わるようにタイミングを制御し、前記比較の結果に基づいて前記DCオフセットキャンセル回路のDCオフセットキャンセル動作のON/OFF判断を行い、前記DCオフセットがしきい値を越える場合のみに一時的に前記DCオフセットキャンセル回路によるDCオフセットの収束を早め、かつ、当該期間の増幅器出力を所定の時間マスクする動作を行なうように前記PGAデータ生成手段を制御する。
この構成では、大きなDCオフセット成分が発生しない時には、マスクホールド回路をオフとしてそのまま増幅信号を出力し、大きなDCオフセット成分が発生する場合に限り、DCオフセットの収束を早め、かつこの期間の増幅器出力においてマスクするようにする。このようにすることで、この可変利得増幅器および可変利得制御回路が受信装置に使用された場合に、受信データの欠落する頻度を下げ、トータルとしての受信機のBER/BLERの劣化を防止することができる。
本発明によるさらに他の可変利得制御回路は、PGA方式で離散的に利得が設定される複数段のアンプで構成される可変利得増幅器をAGC制御する可変利得制御回路において、前記可変利得増幅器の複数段のアンプの各々の利得切り替えにヒステリシスをもたせるよう各アンプの利得切り替え制御を行うことを特徴とする。
このように各アンプの利得切り替えにヒステリシスを導入することにより、ステップ的なDCオフセット成分が発生する点つまり、可変利得増幅器の利得が離散的に切り替わる頻度が大幅に低減される。
前記ヒステリシス制御を導入した可変利得制御回路において、前記可変利得増幅器の複数段のアンプのうち最小の可変範囲を担当するアンプの可変範囲を拡張することが望ましい。これにより、ヒステリシス制御に伴うトータルの利得制御を従来と同様に円滑に行える。
本発明は更に上記各可変利得制御回路を用いた受信装置を提供する。
例えば、本発明による一受信装置は、移動体通信システムに用いられる受信機内の可変利得増幅器に対してPGA方式のAGC制御を行う受信装置であって、PGA方式で離散的に利得が設定される複数段のアンプからなる可変利得増幅器と、現在の受信信号レベルを演算する受信信号レベル演算器と、現在の受信信号レベルと予め定められた受信信号レベルとの差分に対応してPGAデータが格納されているPGA制御データテーブルと、現在設定しているPGAデータから次に設定する予定のPGAデータへと離散的に利得を切り替える際に発生してしまう前記可変利得増幅器最終段でのDCオフセット電圧に対応したディジタルデータが予め書き込まれているDCオフセットキャンセルテーブルと、前記PGA制御データテーブルを参照して前記可変利得増幅器の複数段のアンプを制御するPGAデータを生成するとともに、前記DCオフセットキャンセルテーブルを参照してDCオフセットキャンセルデータを生成するPGA制御処理部と、前記DCオフセットキャンセルデータをアナログ電圧に変換して前記可変利得増幅器出力に加算するD/Aコンバータとを備えたことを特徴とする。
この構成により、複数段で構成されるPGA方式の可変利得増幅器で各段のアンプの利得が離散的に大きく切り替わる際に発生する、S/Nを劣化させるステップ的なDCオフセット成分をキャンセルすることができる。
上記受信装置において、より具体的には、前記PGA制御処理部は、受信装置内に別途備えられているベースバンド信号処理部から得られた受信スロットタイミングを用いてスロットの先頭でPGAデータが切り替わるようにタイミングを制御し、前記受信信号レベル演算器において受信レベルの平均化処理を行う際に、予め任意のパラメータによって設定できる時間経過後から受信データとして取り込む。
本発明の一形態において、前記PGA制御処理部では、電源投入時のPGAデータの初期値として前記可変利得増幅器の最大利得の半分の値を設定し、前記PGA制御データテーブルおよび前記DCオフセットキャンセルテーブルの予め書き込まれる内容としては、最大でも利得のアップ値が前記最大利得の半分の値となる場合と前記可変利得増幅器で各段のアンプの利得が離散的に大きく切り替わる場合とに限定する。これによりテーブルサイズが低減される。
本発明によれば、PGA方式で離散的に利得が設定される複数段のアンプで構成される可変利得増幅器をAGC制御する可変利得制御回路において、利得切り替え時に発生するDCオフセットの影響を低減することができる。
特に、受信機内の可変利得増幅器に対してPGA方式を用いて利得切り替えを行う受信装置に適用した場合には、従来から問題となっていた各段のPGAの利得が離散的に切り替わる時にS/Nを劣化させるステップ的なDCオフセット成分が発生してしまうという問題点とその際に発生する大きなグリッチ成分がAGC制御動作に不具合を生じさせるという問題点を解消または軽減することができる。
また、従来、拡散率が(SF=4)などの小さい場合にダウンリンクDPCHの信号のシンボルデータを一部、欠落してしまうという問題点を解消または軽減することができる。
以上のように、PGA方式が抱える欠点を克服することによって、特に、DS−CDMA方式移動体通信システムに用いられるダイレクトコンバージョン受信機のAGC制御方法として、部品ばらつきや温度ばらつきの影響を受けにくく、IQそれぞれの利得設定が高精度に実現可能である等の利点を十分生かすことができ、受信特性の良い受信機を実現することができる。
<第1の実施の形態>
本発明の第1の実施の形態の原理は、PGA方式でディジタル的に利得を設定することで発生するステップ的なDCオフセット成分を、システムとしてディジタル的にキャンセルすることで、アナログ的なオフセットキャンセル動作の問題点を解決でき、AGC制御を理想的に実現できるという考え方に基づくものである。
以下に本発明の第1の実施の形態について、図面を参照して説明する。
図6は、本発明の第1の実施の形態に係る、DS−CDMA方式移動体通信システムにおいてPGA方式ダイレクトコンバージョン受信機を用いた場合の受信装置の構成を示すブロック図である。図6において、従来技術で前述したように、端末の外部アンテナから受信された信号は低雑音増幅器301で差動増幅され、2分配される。差動増幅された信号は直流成分をCカットされた後、直交ミキサ302によりRF信号からベースバンド信号まで一気にダウンコンバートされる。この際、局部発振器304からのLO信号をディバイダ303により同相成分と直交成分とに分配した信号とミキシングを行なうため、ベースバンドではそれぞれ、同相成分と直交成分の信号が生成される。これらのベースバンド信号からはそれぞれLPF305により、隣接するチャネルなどの妨害波の信号電力が除去され、希望波信号のみが抽出される。続いて設定された3線シリアルディジタルデータ312がPGA制御回路311によりデコードされ、ベースバンドアンプ306の利得を離散的に切り替えることでベースバンド信号が増幅される。LPF307は、送信側での50%ロールオフ特性ダウンリンク信号を、卜ータルの伝達関数として100%ロールオフ特性とするために挿入されたフィルタである。LPF307によりベースバンド信号のS/Nを最大とした後、A/Dコンバータ308により量子化が行われてアナログ信号からディジタル信号に変換される。この量子化された信号はベースバンド信号処理部を構成するフィンガー処理部&パスサーチ部319へと送られて、ここでは記述されていないが、RAKE合成および誤り訂正などを含む復号処理が行われて基地局からのダウンリンク信号を正しく復調する。
ここで本発明でのPGA方式を用いたAGC制御方法について詳細に説明する。
A/Dコンバータ308により量子化されたIQベースバンド信号は、フィンガー処理部&パスサーチ部319での処理と並行して、受信信号レベル演算器314においてディジタル信号処理される。受信信号レベル演算器314では、受信信号レベルを計算する際に、フェージングによりレイリー分布する受信包絡線レベルの瞬時変化の影響を取り除くために平均化処理を行う。その際に、平均化時間をパラメータとしてPGA制御処理部315において、任意に設定できる平均化時間で上記処理を行う。PGA制御処理部315は例えばディジタル信号プロセッサ(DSP)により構成することができる。このパラメータはシミュレーションや実測データに基づいて設定される。
PGA制御処理部315では、A/Dコンバータ308で最適入力レベルとなるように、予め定めておいた受信信号レベルの値と受信信号レベル演算器314で演算された現在の受信レベルとを比較し、その比較結果に応じて最適となるPGAデータをPGA制御データテーブル317より選択し、PGAデータ生成器318に送る。PGAデータ生成器318は、受け取ったデータに対してアドレスビットなどその他のビットを付加し、PGA制御回路311に与えるべき3線シリアルディジタルデータ312を生成する。
図9にPGA制御データテーブル317の構成例を示す。このテーブルは、受信信号レベルの現在値と最適値の差分に対して採用すべきPGAデータを予め定めたものである。図中のテーブル値は便宜上変数で示してあるが実際には具体的な数値である(後述する他のテーブルの図についても同様)。
ここで、ベースバンドアンプ306の最大利得が80dBであると仮定した時に、電源投入時からの最初のAGC初期引き込みの動作を考える。この場合には初期セルサーチの動作となるので基地局から常に送信されているP−SCH、S−SCH、P−CPICHを受信できることが必要となる。PGA制御処理部315では、PGAデータの初期値としてベースバンドアンプ306の最大利得の半分である40dBを設定する。この時、受信信号レベル演算器314において演算された受信信号レベルが予め定めておいた受信信号レベルの値と比較して大きければ利得をその分下げ、小さければ利得をその分上げる。
つまり、PGA制御データテーブル317のPGAデータは、最大でも、利得の変化量が前記最大利得の半分の値(40dB)に相当するPGAデータに限定することができる。一方、実際の移動体通信環境ではレイリーフェージングにより瞬時受信レベルは、20〜30dB近く変動するが、前述したように受信信号レベル演算器314では、この影響を取り除くために平均化処理を行っているので問題ない。
一方、DCオフセットキャンセルテーブル316には、図10にその構成例を示すように、現在設定しているPGAデータから次に設定する予定のPGAデータへと離散的に利得を切り替える際に発生してしまう最終段でのDCオフセット電圧に対応したディジタルデータが予め書き込まれている。PGA制御処理部315では、現在設定しているPGAデータと次に設定するPGAデータがともに認識されているので、DCオフセットキャンセルテーブル316を参照することにより最適なDCオフセットキャンセルデータを選択して、D/Aコンバータ313に送る。D/Aコンバータ313は、DCオフセットキャンセルデータをアナログ電圧に変換して、ダイレクトコンバージョン受信機のIQ出力信号に加算する。
ここで、PGA制御処理部315では、フィンガー処理部&パスサーチ部319から得られた受信スロットタイミングを用いてスロットの先頭でPGAデータが切り替わるようにタイミングを制御する。しかし、3線シリアルディジタルデータ312をPGA制御回路311でデコードして、ベースバンドアンプ306の利得を離散的に切り替えるという一連の動作はアナログ回路で行われるので、IQ出力で発生するDCオフセット電圧のタイミングは微妙に異なり、D/Aコンバータ313からのDCオフセットキャンセル電圧と完全に同期をとることは困難である。そのため、わずかではあるがキャンセルできないグリッチ成分が発生してしまう。これについては、受信信号レベル演算器314において受信レベルの平均化処理を行う際に、このグリッチ成分を含まないように数十ns後から受信データとして取り込むようにすることで解決できる。仮に拡散率(SF)=4のDPCH信号を受信していたとしても、前述したように、1シンボルのデータ長は約1μs強なので、従来技術と比べても受信データをほとんど欠落することなく、S/Nを劣化させるPGA方式に起因するステップ的なDCオフセット成分を除去することができる。なお、この受信データ取り込み開始前の経過時間の値は予め任意にPGA制御処理部315にパラメータとして設定できるものとする。上記の一連の動作におけるIQ出力波形を図7に示す。
再度、DCオフセットキャンセルテーブル316について検討する。前述したようにDCオフセットキャンセルテーブル316には、現在設定しているPGAデータから次に設定する予定のPGAデータへと離散的に利得を切り替える際に発生してしまう最終段でのDCオフセット電圧に対応したディジタルデータを予め書き込んでおく必要がある。このテーブルの内容として、PGAの任意のデータから任意のデータヘと変化するすべての場合を書き込んだとするとかなりのデータ量となる。また、そのテーブルを作成するのにも相当数の測定が必要となってしまう。しかし、実際には予め書き込む必要のあるデータ量はかなり削減することができる。これについて、以下に説明を行う。
前述したように、ベースバンドアンプを構成する差動アンプ列でのトランジスタペアのばらつきに起因してステップ的なDCオフセットが発生する。そのため、図8のグラフに示すように、トータルの利得が下がる場合には、最終段でのDCオフセット電圧の変動量はほとんど変化しない。つまりトータルの利得が上がる場合についてのみ考慮すればよい。したがって、図10のDCオフセットキャンセルテーブル316には現PGAデータより次PGAデータが大きい場合についてのみ書き込めばよい。また、PGA制御データテーブル317の場合と同様、テーブルに書き込むべきPGAデータは、最大でも、前記最大利得の半分の値(40dB)に相当するデータまでに限定することができる。
図11はDCオフセットキャンセルテーブル316の他の構成例を示している。この例では、テーブル316aと316bとを併用する。図8のグラフで分かるように利得の増加量に応じてDCオフセット量が定まるとすれば、DCオフセットキャンセルテーブル316aは図10のDCオフセットキャンセルテーブル316のように現PGAデータと次PGAデータとで参照するのではなく、現PGAデータと次PGAデータの差分で参照する構成とすることができる。この場合、テーブルのエントリ数を大幅に削減することができる。但し、上述したような少数ながら特定の現PGAデータと次PGAデータの組み合わせでは例外的に大きなDCオフセットが生じる場合がありうる。すなわち、PGA制御回路311によりデコードして、ベースバンドアンプ306の利得を離散的に切り替える方式では、利得を1dB変化させた時でも最終段でかなり大きなDCオフセットが発生してしまう場合が存在する。この現象は複数段で構成されるPGA方式のベースバンドアンプ部で各段のアンプの利得が離散的に大きく切り替わる時であり、例えば、図3において初段のPGAアンプが0dBから20dBに切り替わる場合などの限定された場合にのみ発生する現象である。これに対しては、そのような組み合わせに対するオフセットキャンセル量を別途定めたテーブル316bで対処することができる。このような特定の現PGAデータと次PGAデータの組み合わせおよびそのときのDCオフセット量は予め実測することで分かっており、テーブル316bに組み込んでおくことができる。
以上より、DCオフセットキャンセルテーブル316に予め書き込んでおくべきデータ数は上述したようにかなり削減することができる。
<第2の実施の形態>
本発明の第2の実施の形態は、PGA方式でディジタル的に利得を設定することで発生するステップ的なDCオフセット成分に対して、従来技術のアナログ的なDCオフセットキャンセル動作が抱える問題点を解決するための適切な対処方法を提案したものである。
以下に本発明の第2の実施の形態について、図面を参照して説明する。
図12は本発明における第2の実施の形態に係り、DS−CDMA方式移動体通信システムにおいてPGA方式ダイレクトコンバージョン受信機を用いた場合の受信装置の構成を示すブロック図である。図12において、従来技術で前述したように、端末の外部アンテナから受信された信号は低雑音増幅器301で差動増幅され、2分配される。直流成分をCカットした後、直交ミキサ302によりRF信号からベースバンド信号まで一気にダウンコンバートする。この際、局部発振器304からのLO信号をディバイダ303により同相成分と直交成分とに分配した信号とミキシングを行なうため、ベースバンドではそれぞれ、同相成分と直交成分の信号が生成される。これらのベースバンド信号からはそれぞれLPF305により、隣接するチャネルなどの妨害波の信号電力を除去し、希望波信号のみを抽出する。
続いて3線シリアルディジタルデータ312を設定し、これをPGA制御回路311によりデコードして、ベースバンドアンプ306の利得を離散的に切り替えることによりべースバンド信号を増幅する。LPF307は送信側での50%ロールオフ特性ダウンリンク信号を、トータルの伝達関数として100%ロールオフ特性とするために挿入されたフィルタである。LPF307によりベースバンド信号のS/Nを最大とした後、A/Dコンバータ308により量子化が行われてアナログ信号からディジタル信号に変換される。この量子化された信号はベースバンド信号処理部を構成するフィンガー処理部&パスサーチ部319へと送られて、ここでは記述されていないがRAKE合成および誤り訂正などを含む復号処理が行われて基地局からのダウンリンク信号を正しく復調する。また、この量子化された信号は、フィンガー処理部&パスサーチ部319での処理と並行して、受信信号レベル演算器314においてディジタル信号処理される。受信信号レベル演算器314では、受信信号レベルを計算する際に、フェージングによりレイリー分布する受信包絡線レベルの瞬時変化の影響を取り除くために平均化処理を行う。その際に、平均化時間をパラメータとしてPGA制御処理部315において、任意に設定できる平均化時間で上記処理を行う。このパラメータはシミュレーションや実測データに基づいて設定される。ここまでの動作は、第1の実施の形態と同様である。なお、3線シリアルディジタルデータ312はPGA制御処理部315の指示に応じてPGAデータ生成部318が生成する。第2の実施の形態においても第1の実施の形態と同様にPGA制御データテーブル317が用いられる。
図12の回路では、従来技術と同様にDCオフセットキャンセラー回路310を有するとともに、ベースバンドアンプ306の後段にマスクホールド回路320を有する。このマスクホールド回路320は、ベースバンドアンプ306から出力されるIQ信号データをマスクしてDCレベルを保持する機能を有する。
ここで第2の実施の形態のしくみについて説明する。
PGA方式を用いたダイレクトコンバージョン受信機の問題点は、前述したようにS/Nを劣化させるステップ的なDCオフセット成分と、A/Dコンバータ308を飽和させてしまいAGC制御動作に問題を生じさせる大きなグリッチ成分である。一方、従来技術のように、LPFのカットオフ周波数を例えば、約10μsの間100k〜200kHz程度まで一時的に上昇させてDCオフセットの収束を早め、かつこの10μsの期間のIQ信号データを出力においてマスクする場合には、拡散率(SF)=4の場合に受信データ信号の欠落という問題がおきる。そこで第2の実施の形態では、S/Nを劣化させるような大きなDCオフセット成分が発生しない時には、マスクホールド回路320をオフとしてそのままIQ信号を出力し、S/Nを劣化させる大きなDCオフセット成分が発生する場合に限り、従来技術と同様にLPFのカットオフ周波数を約10μsの間100k〜200kHz程度まで一時的に上昇させてDCオフセットの収束を早め、かつこの10μsの期間のIQ信号データを出力においてマスクするようにする。このようにすることで、受信データの欠落する頻度を下げ、トータルとしての受信機のBER/BLERの劣化を防止する。
前述したように、大きなステップ的なDCオフセットが発生するのは、トータルの利得が上がる場合、および、複数段で構成されるPGA方式のベースバンドアンプ部で各段のアンプの利得が離散的に大きく切り替わる場合などの限定された場合にのみ発生する現象である。
そのため、予め実測することで、ステップ的なDCオフセット変動データとそれによりS/Nを劣化させるDCオフセットのしきい値を把握することができる。PGA制御処理部315では、現在設定しているPGAデータと次に設定するPGAデータがともに認識されているので、そのようなしきい値を超えるDCオフセットが発生する現PGAデータと次PGAデータの組み合わせを図13に示すようなマスク有効化テーブル321に記憶しておく。PGA制御処理部315は、PGAデータの変更時に、マスク有効化テーブル321を参照して従来技術のアナログ的なDCオフセットキャンセル動作のON/OFFを行うとともに、PGAデータ生成器318においてON/OFFフラグを付加して3線シリアルディジタルデータ312を生成する。この3線シリアルPGAデータ312は、ダイレクトコンバージョン受信機内部に搭載されたPGA制御回路311でデコードされ、上記マスク有効化テーブル321に記憶された組み合わせの場合にのみON/OFFフラグをONとしてマスク処理を有効化し、それ以外の組み合わせについてはON/OFFフラグをOFFとしてマスク処理を無効化する。
なお、マスク有効化テーブル321の代わりに図10に示したDCオフセットキャンセルテーブル316を用いて、PGA制御処理部315がそのテーブル参照により得られたオフセットキャンセル量(オフセット量と等価)をしきい値と比較してマスク処理の要否を判断するようにしてもよい。この場合、具体的には、PGA制御処理部315でのしきい値判定により、従来技術のアナログ的なDCオフセットキャンセル動作のON/OFFを行うとともに、PGAデータ生成器318においてON/OFFフラグを付加してPGAデータを生成する。また、現PGAデータと次PGAデータに対応して予めフラグの値(1または0)をテーブルに保持しておき、PGA制御処理部315がこれを参照してフラグの値を得るようにしてもよい。さらに、マスク有効化テーブル321はマスクを有効化する場合の現PGAデータと次PGAデータの組み合わせを記憶したが、逆に、マスクを無効化する場合のPGAデータの組み合わせを記憶するマスク無効化テーブル(図示せず)であってもよい。本明細書ではマスク有効化テーブルとマスク無効化テーブルを総称してマスクテーブルと呼ぶ。
また、AGC制御動作に問題を生じさせる大きなグリッチ成分は、通常、大きなステップ的なDCオフセットとともに発生するので、前述したように、従来技術と同様にLPFのカットオフ周波数を約10μsの間100k〜200kHz程度まで一時的に上昇させてDCオフセットの収束を早めている間、この10μsの期間のIQ信号データを出力においてマスクすることで対処することができる。
<第3の実施の形態>
続いて、本発明の第3の実施の形態について説明する。本実施の形態では、S/Nを劣化させる元々の原因であるステップ的なDCオフセット成分が発生する頻度を下げるしくみを導入する。
本実施の形態での考え方は次のとおりである。実際の移動体通信環境において1回のPGAデータ設定でベースバンドアンプ部のトータルの利得が大きく増加する頻度は、前述したように受信信号レベル演算器314において平均化処理を行っているため、頻繁には起こらない。そのため実際に問題になるのは、卜ータルの利得として数dB程度の変化である。これよりS/Nを劣化させるステップ的なDCオフセット成分が発生するのは、図3において前述したような複数段で構成されるPGA方式のベースバンドアンプ部で各段のアンプの利得が離散的に大きく切り替わる場合である。
そこで、本願発明者は、トータルの利得がそのような数dB程度変化する場合に、従来に比べてより大きな利得変化量まで各段のアンプの利得の切り替えが起こらないようにするため、各段のPGAの利得が離散的に切り替わる点にヒステリシス特性をもたせるようにすることに想到した。
図14に、第3の実施の形態におけるPGAベースバンドアンプ部の構成例を示す。この例では、4段のアンプからなるPGAでベースバンドアンプ部が構成され、全利得範囲が72dBであるとする。例えば、PGA1は10/15/20dBの離散的利得切り替え、PGA2は−20/−10/1/10/15dBの離散的利得切り替え、PGA3は1dBステップでの1〜24dBの利得切り替え、PGA4は1/−14/−1/−15/9/4dBの離散的利得切り替えをそれぞれ行うものと仮定する。この場合、従来の制御方法であれば、1dBステップ可変で0dBから72dBまでのトータル利得変化のためには図15−Aに示すような各段の利得切り替えが行われる。図のグラフの横軸はPGAデータに相当する制御ワードであり、ここでは1ワード1dBきざみとなっている。
ここで、仮にベースバンドアンプ306において、1dBステップで切り替わるPGA3の利得範囲を6dB分拡張して1〜30dBに広げ、各段のPGAの利得が離散的に切り替わる点にヒステリシス幅6dBをもたせる。この場合も図15−Bに示されるようにトータルの利得範囲としては、図15−Aと同様に1dBステップ可変のベースバンドアンプ部として構成される。ヒステリシスとは、利得切り替え制御の経路が往と復で異なることを意味し、現状の状態からの変化を極力拒否する側の経路を採るような制御を行う。例えば、PGA2の例では、トータル利得を0dB側から上昇させる場合、従来では12dBで利得が−20dBから−10dBに切り替わる。他のPGA1,3,4もこれに連動して利得が切り替わる。(なお、PGA3は最小単位1dBの変化を担当しているので、トータル利得の切り替え時には常に切り替わる。)逆向きの変化時も同様である。すなわち、例えばトータル利得が24dBから減少していく場合、12dBで全PGAの利得が切り替わる。したがって、12dBあたりでトータル利得の比較的小さい変動が生じた場合、頻繁に全段の利得切り替えが生じることになる。他の複数段同時切り替えが生じるトータル利得の点についても同様である。
しかし、ヒステリシス制御では、図15−Bの例で考えれば、トータル利得が0dB側から12dBを超えて上昇していく場合、ヒステリシスの恩恵によりトータル利得が18dBまではPGA1,2,4の利得切り替えは起こらない。その間の利得上昇分(6dB)は、利得変化範囲が拡張されたPGA3が担当する。PGA3のみの逐次の1dBの利得変化では問題となるような大きなDCオフセットは生じない。勿論、トータル利得がさらに上昇して18dBを超えれば、全段の利得変化が生じるが、6dB分の余裕のために複数のPGA同時変化が生じる頻度は低減される。逆向きの変化でも同様である。例えばトータル利得24dBから18dBまで減少してもPGA1,2,4の利得切り替えは起こらず、12dBより下がって初めて全段の利得切り替えが生じる。
このように、各段の利得切り替えにヒステリシスを導入することにより、S/Nを劣化させるステップ的なDCオフセット成分が発生する点つまり、PGAの利得が離散的に切り替わる頻度が大幅に低減される。このPGAベースバンドアンプ部のヒステリシス幅の設定は、6dBに限るものではなく、PGA制御処理部315で予め任意の値に設定することが可能であり、PGAデータ設定器318において、設定バラメータ値として3線シリアルPGAデータ列312で送信される。PGA制御回路311では、このPGAデータ列をデコードし、パラメータ値を認識することでベースバンドアンプ306の利得を離散的に切り替える際に、設定したヒステリシス幅をもって切り替えることができる。上記の動作を実行することで元々の原因であるS/Nを劣化させるステップ的なDCオフセット成分が発生する頻度を下げることができる。
このように第3の実施の形態では、マスク処理により元々の原因であるS/Nを劣化させるステップ的なDCオフセット成分が発生する頻度を下げることでトータルとしての受信機のBER/BLERの劣化を防ぐことができる。この実施の形態は、上述した第1および第2の実施の形態とは独立に単独で採用しうるが、組み合わせて使用することも可能である。
従来のアナログ電圧信号でAGC制御を行うDS−CDMA方式移動体通信システムに用いられるダイレクトコンバージョン受信機の構成図である。 従来のPGA方式でAGC制御を行うDS−CDMA方式移動体通信システムに用いられるダイレクトコンバージョン受信機の構成図である。 PGA方式での利得切り替えによるDCオフセット発生の原因の説明図である。 ステップ的なDCオフセット成分が希望波信号に干渉するしくみの説明図である。 PGA方式での利得切り替えによるIQ出力波形への影響の説明図である。 本発明の第1の実施の形態に係る、DS−CDMA方式移動体通信システムにおいてPGA方式ダイレクトコンバージョン受信機を用いた場合の受信装置の構成を示すブロック図である。 本発明におけるDCオフセットキャンセル動作を説明するための波形図である。 利得切り替え時の利得ステップとDCオフセット最大変動量との関係を示すグラフである。 図6内に示したPGA制御データテーブルの構成例を示す図である。 図6内に示したDCオフセットキャンセルテーブルの構成例を示す図である。 DCオフセットキャンセルテーブルの他の構成例を示す図である。 本発明の第2の実施の形態に係る受信装置の構成を示すブロック図である。 本発明の第2の実施の形態におけるマスク有効テーブルの構成例を示す図である。 本発明の第3の実施の形態におけるPGAベースバンドアンプ部の構成例を示す図である。 従来の制御方法によるベースバンドアンプ部の各段の利得切り替えの様子を示すグラフである。 本発明の第3の実施の形態の制御方法によるベースバンドアンプ部の各段の利得切り替えの様子を示すグラフである。
符号の説明
300…RF IC、301…低雑音増幅器、302…直交ミキサ、304…局部発振器、303…ディバイダ、306…ベースバンドアンプ、308…A/Dコンバータ、309…アナログ電圧信号、310…DCオフセットキャンセラー回路、311…制御回路、312…3線シリアルディジタルデータ、313…コンバータ、310…オフセットキャンセラー回路、314…受信信号レベル演算器、315…制御処理部、316,316a,316b…DCオフセットキャンセルテーブル、316a…オフセットキャンセルテーブル、317…制御データテーブル、318…データ生成器、319…フィンガー処理部&パスサーチ部、320…マスクホールド回路、321…マスク有効化テーブル

Claims (9)

  1. PGA方式で離散的に利得が設定される複数段のアンプで構成される可変利得増幅器をAGC制御する可変利得制御回路において、
    現在の増幅器出力レベルを検出するレベル検出手段と、
    現在の増幅器出力レベルと予め定められた増幅器出力レベルとの差分に対応するPGAデータが格納されているPGA制御データテーブルと、
    このPGA制御データテーブルの出力に基づいて前記可変利得増幅器の利得を制御するPGAデータを生成するPGAデータ生成手段と、
    現在設定しているPGAデータから次に設定する予定のPGAデータへと前記可変利得増幅器の利得を離散的に切り替える際に発生する増幅器出力のDCオフセット電圧に対応したDCオフセットキャンセルデータが予め書き込まれているDCオフセットキャンセルテーブルと、
    現在設定しているPGAデータおよび次に設定する予定のPGAデータに基づいて前記DCオフセットキャンセルテーブルを参照し、対応するDCオフセットキャンセルデータを生成する制御手段と、
    生成されたDCオフセットキャンセルデータをアナログ電圧に変換して増幅器出力に加算する手段と、
    を備えたことを特徴とする可変利得制御回路。
  2. PGA方式で離散的に利得が設定される複数段のアンプで構成される可変利得増幅器をAGC制御する可変利得制御回路において、
    現在の増幅器出力レベルを検出するレベル検出手段と、
    現在の増幅器出力レベルと予め定められた増幅器出力レベルとの差分に対応して前記可変利得増幅器の利得を制御する利得制御手段と、
    現在設定しているPGAデータから次に設定する予定のPGAデータへと前記可変利得増幅器の利得を離散的に切り替える際に発生する増幅器出力のDCオフセット電圧に対応したDCオフセットキャンセルデータが予め書き込まれているDCオフセットキャンセルテーブルと、
    現在設定しているPGAデータおよび次に設定する予定のPGAデータに基づいて前記DCオフセットキャンセルテーブルを参照し、対応するDCオフセットキャンセルデータを生成し、このDCオフセットキャンセルデータをアナログ電圧に変換して増幅器出力のDCオフセットをキャンセルする手段と、
    を備えたことを特徴とする可変利得制御回路。
  3. 請求項1または2に記載の可変利得制御回路において、前記PGAデータの初期値として前記可変利得増幅器の最大利得の半分の値を設定し、前記テーブルに予め書き込まれるデータとして、最大でも、利得の変化量が前記最大利得の半分の値に相当するPGAデータに限定したことを特徴とする可変利得制御回路。
  4. 請求項1または2に記載の可変利得制御回路において、前記DCオフセットキャンセルテーブルに書き込むデータは前記可変利得増幅器のトータル利得が増加する場合のデータに限定したことを特徴とする可変利得制御回路。
  5. 移動体通信システムに用いられる受信機内の可変利得増幅器に対してPGA方式のAGC制御を行う受信装置であって、
    PGA方式で離散的に利得が設定される複数段のアンプからなる可変利得増幅器と、
    現在の受信信号レベルを演算する受信信号レベル演算器と、
    現在の受信信号レベルと予め定められた受信信号レベルとの差分に対応してPGAデータが格納されているPGA制御データテーブルと、
    現在設定しているPGAデータから次に設定する予定のPGAデータへと離散的に利得を切り替える際に発生してしまう前記可変利得増幅器最終段でのDCオフセット電圧に対応したディジタルデータが予め書き込まれているDCオフセットキャンセルテーブルと、
    前記PGA制御データテーブルを参照して前記可変利得増幅器の複数段のアンプを制御するPGAデータを生成するとともに、前記DCオフセットキャンセルテーブルを参照してDCオフセットキャンセルデータを生成するPGA制御処理部と、
    前記DCオフセットキャンセルデータをアナログ電圧に変換して前記可変利得増幅器出力に加算するD/Aコンバータと、
    を備えたことを特徴とする受信装置。
  6. 請求項に記載の受信装置において、前記PGA制御処理部は、受信装置内に別途備えられているベースバンド信号処理部から得られた受信スロットタイミングを用いてスロットの先頭でPGAデータが切り替わるようにタイミングを制御し、前記受信信号レベル演算器において受信レベルの平均化処理を行う際に、予め任意のパラメータによって設定できる時間の経過後から受信データとして取り込むことを特徴とする受信装置。
  7. 請求項に記載の受信装置において、前記PGA制御処理部では、前記受信信号レベル演算器において演算された受信信号レベルと、予め定められた受信信号レベル値とが比較され、そのレベルの差分に対応する利得のPGAデータ値を前記PGA制御データテーブルから選択し、選択されたPGA制御データにより発生する可変利得増幅器最終段でのDCオフセット電圧に対応したディジタルデータを前記DCオフセットキャンセルテーブルから選択することを特徴とする受信装置。
  8. 請求項に記載の受信装置において、前記PGA制御処理部では、電源投入時のPGAデータの初期値として前記可変利得増幅器の最大利得の半分の値を設定し、前記PGA制御データテーブルおよび前記DCオフセットキャンセルテーブルの予め書き込まれる内容としては、最大でも利得のアップ値が前記最大利得の半分の値となる場合と前記可変利得増幅器で各段のアンプの利得が離散的に大きく切り替わる場合とに限定することを特徴とする受信装置。
  9. 請求項に記載の受信装置において、前記DCオフセットキャンセルテーブルに書き込むデータは前記可変利得増幅器のトータル利得が増加する場合のデータに限定したことを特徴とする受信装置。
JP2003322458A 2003-09-16 2003-09-16 可変利得制御回路および受信装置 Expired - Fee Related JP4289667B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2003322458A JP4289667B2 (ja) 2003-09-16 2003-09-16 可変利得制御回路および受信装置
DE200460003759 DE602004003759T2 (de) 2003-09-16 2004-09-14 Verstärkungsregelung und Empfänger mit Verstärkungsregelung
EP20060002959 EP1655835B1 (en) 2003-09-16 2004-09-14 Variable gain control circuit and receiver apparatus using the circuit
US10/939,472 US7231195B2 (en) 2003-09-16 2004-09-14 Variable gain control circuit and receiver apparatus using the circuit
EP20060002958 EP1655834A3 (en) 2003-09-16 2004-09-14 Variable gain control circuit and receiver apparatus using the circuit
EP20040021833 EP1517440B1 (en) 2003-09-16 2004-09-14 Variable gain control circuit and receiver apparatus using the circuit
DE200460011527 DE602004011527T2 (de) 2003-09-16 2004-09-14 Verstärkungsregelung und Empfänger mit Verstärkungsregelung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003322458A JP4289667B2 (ja) 2003-09-16 2003-09-16 可変利得制御回路および受信装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2009054779A Division JP4641560B2 (ja) 2009-03-09 2009-03-09 可変利得制御回路および受信装置

Publications (2)

Publication Number Publication Date
JP2005094178A JP2005094178A (ja) 2005-04-07
JP4289667B2 true JP4289667B2 (ja) 2009-07-01

Family

ID=34191272

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003322458A Expired - Fee Related JP4289667B2 (ja) 2003-09-16 2003-09-16 可変利得制御回路および受信装置

Country Status (4)

Country Link
US (1) US7231195B2 (ja)
EP (3) EP1517440B1 (ja)
JP (1) JP4289667B2 (ja)
DE (2) DE602004011527T2 (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4319502B2 (ja) * 2003-10-01 2009-08-26 株式会社ルネサステクノロジ 通信用半導体集積回路および無線通信システム
JP2005167519A (ja) * 2003-12-01 2005-06-23 Sony Ericsson Mobilecommunications Japan Inc 携帯通信端末装置及び利得可変回路
US8126093B2 (en) * 2004-10-29 2012-02-28 Broadcom Corporation Method and system for process, voltage, and temperature (PVT) correction
KR20080058335A (ko) * 2005-08-12 2008-06-25 맥스리니어 인코포레이티드 넓은 동적 범위를 갖는 증폭기의 이득 제어
US7720176B2 (en) * 2005-09-26 2010-05-18 St-Ericsson Sa Edge transceiver architecture and related methods
US7697901B2 (en) * 2005-09-26 2010-04-13 St-Ericsson Sa Digital variable gain mixer
DE102006018309A1 (de) * 2006-04-20 2007-10-25 Hella Kgaa Hueck & Co. Vorrichtung zum Entstören von kleinen Signalen
US20070254610A1 (en) * 2006-05-01 2007-11-01 Sharon Levy Device, system and method of reception chain adaptation
KR100782326B1 (ko) * 2006-05-06 2007-12-06 삼성전자주식회사 직접 변환 수신기의 베이스 밴드용 아날로그 집적회로 및dc 오프셋 제거 방법
US20070264942A1 (en) * 2006-05-15 2007-11-15 Mediatek Inc. Rf transceiver and communication device using the same
JP4941822B2 (ja) * 2006-12-27 2012-05-30 三星電子株式会社 受信装置、及び送信装置
JP4416014B2 (ja) 2007-06-26 2010-02-17 ソニー株式会社 無線通信装置
US7982539B2 (en) * 2007-08-22 2011-07-19 Nanoamp Mobile, Inc. High resolution variable gain control
US8229381B2 (en) * 2007-10-03 2012-07-24 Maxlinear, Inc. Method and apparatus for efficient DC calibration in a direct-conversion system with variable DC gain
KR100966767B1 (ko) * 2008-02-14 2010-06-29 (주)에프씨아이 Gbw 최적화를 이용하여 전력소모를 감소시키는전류조절부가 구비된 수신기
JP5202035B2 (ja) * 2008-02-28 2013-06-05 ルネサスエレクトロニクス株式会社 半導体集積回路とその動作方法
WO2011068449A1 (en) * 2009-12-04 2011-06-09 Telefonaktiebolaget Lm Ericsson (Publ) Detection of radio signals in a receiver
US8358230B2 (en) * 2011-04-28 2013-01-22 Richwave Technology Corp. Low power discrete-time electronic circuit
US9647646B2 (en) * 2014-04-22 2017-05-09 Qualcomm Incorporated Systems and methods for gain and offset control
WO2015169379A1 (en) 2014-05-08 2015-11-12 Epcos Ag Circuit and method of operating a circuit
CN104954032B (zh) * 2015-05-22 2018-01-26 豪威科技(上海)有限公司 无线接收机及其使用方法
CN105763491B (zh) * 2016-01-31 2019-02-26 天津大学 一种用于无线接收机中的直流失调抑制电路

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4066977A (en) * 1976-03-30 1978-01-03 E-Systems, Inc. Digitized AGC amplifier with gain hysteresis circuit
EP0413311A3 (en) 1989-08-16 1991-10-30 Hitachi, Ltd. A radio receiver and a radio receiver using a direct conversion
JPH0555848A (ja) * 1991-08-26 1993-03-05 Fujitsu Ltd 可変増幅回路
DE69731137T2 (de) 1996-03-27 2006-03-09 Philips Intellectual Property & Standards Gmbh Verbesserung in oder bezüglich Radioempfänger
US5734974A (en) * 1996-03-27 1998-03-31 Motorola, Inc. Selective call receivers with stepwise variable gain control
US6498929B1 (en) * 1996-06-21 2002-12-24 Kabushiki Kaisha Toshiba Receiver having DC offset decreasing function and communication system using the same
US5898912A (en) * 1996-07-01 1999-04-27 Motorola, Inc. Direct current (DC) offset compensation method and apparatus
DE19630396C2 (de) * 1996-07-26 1998-07-09 Sgs Thomson Microelectronics Verfahren und Vorrichtung zur Offset-Kompensation einer Signalverarbeitungsschaltung
JP3468009B2 (ja) * 1997-02-19 2003-11-17 三菱電機株式会社 受信機
JPH118560A (ja) * 1997-04-25 1999-01-12 Matsushita Electric Ind Co Ltd 送信出力制御回路及び送信出力制御方法
US6240100B1 (en) * 1997-07-31 2001-05-29 Motorola, Inc. Cellular TDMA base station receiver with dynamic DC offset correction
US6498926B1 (en) * 1997-12-09 2002-12-24 Qualcomm Incorporated Programmable linear receiver having a variable IIP3 point
JP3292121B2 (ja) * 1997-12-10 2002-06-17 日本電気株式会社 Agcアンプ制御回路
US6107878A (en) * 1998-08-06 2000-08-22 Qualcomm Incorporated Automatic gain control circuit for controlling multiple variable gain amplifier stages while estimating received signal power
WO2000072441A1 (en) * 1999-05-24 2000-11-30 Level One Communications, Inc. Automatic gain control and offset correction
US6463266B1 (en) * 1999-08-10 2002-10-08 Broadcom Corporation Radio frequency control for communications systems
CA2289823C (en) * 1999-11-15 2004-07-06 Philsar Semiconductor Inc. Complex filtering/agc radio receiver architecture for low-if or zero-if
EP1414161A1 (en) * 2001-07-27 2004-04-28 Mitsubishi Denki Kabushiki Kaisha Receiver
JP3770819B2 (ja) * 2001-09-28 2006-04-26 株式会社ルネサステクノロジ 無線通信受信装置
JP3852919B2 (ja) * 2001-12-25 2006-12-06 株式会社東芝 無線受信機
JP3805258B2 (ja) * 2002-01-29 2006-08-02 松下電器産業株式会社 ダイレクトコンバージョン受信機
JP3622728B2 (ja) * 2002-01-30 2005-02-23 日本電気株式会社 受信機のベースバンド回路及びその低域遮断周波数制御方法
EP1476974A4 (en) * 2002-02-21 2005-05-04 Analog Devices Inc RADIO OF THREE ME G N RATION
US7373125B2 (en) * 2003-02-28 2008-05-13 Motorola, Inc. Off-channel signal detector with programmable hysteresis
JP2005167519A (ja) * 2003-12-01 2005-06-23 Sony Ericsson Mobilecommunications Japan Inc 携帯通信端末装置及び利得可変回路

Also Published As

Publication number Publication date
EP1655834A3 (en) 2006-05-31
DE602004011527T2 (de) 2009-01-29
EP1655835B1 (en) 2008-01-23
EP1517440B1 (en) 2006-12-20
DE602004011527D1 (de) 2008-03-13
EP1655835A3 (en) 2006-05-17
US20050107054A1 (en) 2005-05-19
EP1655835A2 (en) 2006-05-10
DE602004003759T2 (de) 2007-10-11
EP1517440A3 (en) 2005-06-15
EP1655834A2 (en) 2006-05-10
EP1517440A2 (en) 2005-03-23
DE602004003759D1 (de) 2007-02-01
US7231195B2 (en) 2007-06-12
JP2005094178A (ja) 2005-04-07

Similar Documents

Publication Publication Date Title
JP4289667B2 (ja) 可変利得制御回路および受信装置
CA2360266C (en) Combined discrete automatic gain control (agc) and dc estimation
US7130359B2 (en) Self calibrating receive path correction system in a receiver
US6625433B1 (en) Constant compression automatic gain control circuit
US7603094B2 (en) DC offset correction for direct conversion receivers
KR101241064B1 (ko) 기저대역 이득 제어를 갖는 수신기용 dc 오프셋 정정시스템
JP3770819B2 (ja) 無線通信受信装置
KR20050115228A (ko) 적응형 무선 수신기에서의 dc 레벨을 보상하는 방법 및장치
KR20050114280A (ko) 프로세싱 회로 및 자동 이득 제어 회로를 포함하는디바이스, 이 디바이스에서의 자동 이득 제어 방법 및오디오 장치
JP2003198404A (ja) ダイレクトコンバージョン受信機及びこれを用いた移動無線機、並びにrf信号の受信方法
US7149487B2 (en) Mobile communication terminal device and variable gain circuit
KR100956667B1 (ko) 트랜스시버 디바이스에 대한 디지털 자동 이득 제어
US8374210B2 (en) Wide band transceiver and data receiving method using a tunable notch filter and pre-estimated optimal notch filter parameters
US20050129150A1 (en) AGC system, AGC method, and receiver using the AGC system
JP4641560B2 (ja) 可変利得制御回路および受信装置
CN109861705B (zh) 一种用于直流失配消除的校准方法和装置
CN101263659B (zh) 接收振幅校正电路和接收振幅校正方法以及使用它们的接收机
WO2003028231A1 (en) Analog baseband signal processing system and method
EP2151062B1 (en) Increasing sensitivity of radio receiver
CN117607924B (zh) 卫星定位系统接收电路、芯片和接收机
US9425842B2 (en) Method, system and apparatus for automatic gain control in direct-conversion receiver
CN117784180B (zh) 卫星定位系统接收电路的校正方法、芯片和接收机
JP2010157836A (ja) 歪補償増幅装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060725

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080829

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081008

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081204

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090121

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090309

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090330

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090330

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120410

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130410

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140410

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees