JP4289667B2 - 可変利得制御回路および受信装置 - Google Patents

Description

本発明は、可変利得制御回路およびこれを用いた受信装置に関するものである。

図１に、従来のアナログ電圧信号でＡＧＣ(Automatic Gain Control)制御を行うＤＳ−ＣＤＭＡ(Direct Sequence Code Division Multiple Access)方式移動体通信システムに用いられるダイレクトコンバージョン受信機の構成図を示す。図中、３００はベースバンドアンプ部（可変利得増幅器）を含むＲＦ−ＩＣを示している（他の図においても同様）
。

端末装置（以下、単に端末という）の外部アンテナから受信された信号は低雑音増幅器３０１で差動増幅され、２分配される。直流成分をキャパシタによりカット（Ｃカット）した後、直交ミキサ３０２によりＲＦ信号からベースバンド信号まで一気にダウンコンバートする。この際、局部発振器３０４からの局部発振（ＬＯ）信号をディバイダ３０３により同相成分と直交成分とに分配した信号とＲＦ信号とのミキシングを行なうため、ベースバンドではそれぞれ、同相（Ｉ）成分と直交（Ｑ）成分の信号が生成される。これらのべースバンド信号はそれぞれローパスフィルタ（ＬＰＦ）３０５により、隣接するチャネルなどの妨害波の信号電力を除去し、希望波信号のみを抽出する。次にアナログ電圧３０９により利得が可変制御されるべースバンドアンプ３０６により、ベースバンド信号を増幅する。ベースバンドアンプ３０６の後段のＬＰＦ３０７は送信側での５０％ロールオフ特性ダウンリンク信号を、トータルの伝達関数として１００％ロールオフ特性とするために挿入されたフィルタである。ＬＰＦ３０７によりベースバンド信号のＳ／Ｎを最大とした後、Ａ／Ｄコンバータ３０８により量子化が行われてアナログ信号からディジタル信号に変換される。ここで、先述したアナログ電圧信号３０９はＡＧＣ信号とも呼ばれ、Ａ／Ｄコンバータ３０８において受信したベースバンド信号が常に最適なダイナミックレンジをもつようにベースバンド信号処理部（図示せず）側から制御される。

ただし、アナログ電圧信号により行われるＡＧＣ制御では、ベースバンドアンプ３０６の部品ばらつきや温度ばらつきが大きく、高精度のＡＧＣ制御が困難となる。特にＩＱ信号の振幅偏差はＢＥＲ(Bit Error Rate)特性に影響を与えるのでばらつきは大きな問題となる。その他にも基板上のディジタルノイズなどの影響を受けるため、ＡＧＣ入力端子にＲＣのＬＰＦ（図示せず）が必要となる。

上記の問題点から最近では、アナログ電圧信号３０９によるＡＧＣ制御方法の代わりに、３線シリアルのデータ設定で変化するＰＧＡ（Programmable Gain Amp、以下ＰＧＡと略す）を用いた構成をとった方式が注目を浴びている。３線の信号はＤａｔａ，Ｃｌｏｃｋ，Ｓｔｒｏｂｅの３信号であり、Ｃｌｏｃｋ信号に同期してシリアルにＤａｔａをシフトして取り込み、この取り込んだデータをＳｔｒｏｂｅ信号に応じてラッチするものである。ＰＧＡはディジタル制御であるため、部品ばらつきや温度ばらつきの影響を受けにくく、ＩＱそれぞれの利得設定は高精度で実現が可能となる。個々のリニア抵抗の切り替えによりベースバンドアンプ部の高リニアリティも達成することができる。
特開２００１−３６３５８号公報

以上のように、ＰＧＡ方式はダイレクトコンバージョン受信機のＡＧＣ制御方法として数々の利点を持っているが、次に示すように問題点も抱えている。

図２に、ＰＧＡ方式でＡＧＣ制御を行うＤＳ−ＣＤＭＡ方式移動体通信システムに用いられるダイレクトコンバージョン受信機の構成図を示す。

アナログ電圧信号３０９によるＡＧＣ制御方法の代わりに、３線シリアルディジタルデータ３１２を設定することでＰＧＡ制御回路３１１によりデコードして、ベースバンドアンプ３０６の利得を離散的に切り替える。ＤＣオフセットキャンセラー回路３１０はベースバンドアンプの最終段でのＤＣ成分を検出してアナログ的に負帰還をかけることでＤＣオフセットをキャンセルする回路である（特許文献１参照）。図１のブロック図では省略したが、ＤＣオフセットキャンセラー回路３１０は、通常、図１で説明したアナログ電圧信号によりＡＧＣ制御を行うダイレクトコンバージョン受信機にも搭載されている。上述したようにＰＧＡ方式では、ＰＧＡ制御回路３１１により３線シリアルディジタルデータ３１２をデコードして、ベースバンドアンプ３０６の利得を離散的に切り替える。ここである利得からある利得へと１ｄＢ増加させる場合を考える。

これについて便宜的に図３において簡単に説明する。ベースバンドアンプを構成する差動アンプ列に対するＰＧＡデータが“０１１１”から“１０００”に変化する場合には、ＰＧＡ制御回路３１１により、いままでオフだった初段のアンプが０ｄＢから２０ｄＢに切り替わり、残りの３段のアンプで現状の利得から−１９ｄＢ少なくなるように制御されるものと仮定する。トータルゲイン（全利得）としては結局１ｄＢしか増加していないが、この差動アンプ列において、離散的に利得を切り替えることにより、トランジスタのペアばらつきに起因してステップ的なＤＣオフセットが発生する。このＤＣオフセットの大きさは製造プロセスにより異なるが入力換算でも数ｍＶ以上になる。そのため初段でゲインを大きく切り替える場合には、最終段においては、かなり大きなＤＣオフセットが発生してしまうことになる。この利得切り替えによるステップ的なＤＣオフセット成分はＣカットしていても効果がなく、希望波信号成分に干渉成分としてＳ／Ｎを劣化させてしまう。

図４にステップ的なＤＣオフセット成分が希望波信号に干渉するしくみを示す。図に示すように、ステップ的なＤＣオフセット成分はフーリエ変換により、ワイドバンドの希望波信号に対してハッチングを施した部分が干渉成分となる。

前述した図２の回路では、ＤＣオフセットキャンセラー回路３１０を搭載しているが、アナログ的な負帰還による回路構成のため最終段でのＩＱ出力では、図５に示すような波形となる。図５に示す利得切り替え時の大きなグリッチ成分は図２のＡ／Ｄコンバータ３０８を飽和させてしまい、受信したＩＱ信号から計算されるＡＧＣ制御のための移動平均値を上昇させてしまう。このグリッチの頻度が大きくなれば、最終的には、グリッチの値で決まるＡＧＣ値に収束されてしまう。これにより、正規の受信信号に対して正しくＡＧＣ制御が行われず、Ａ／Ｄコンバータ３０８では最適なレベルより低く設定されてしまい、量子化雑音の影響により受信特性が劣化してしまう。

一般にアナログ的なＤＣオフセットキャンセラー回路において、ＤＣレベルが収束する時間はＤＣフィードバックする際のＬＰＦのカットオフ周波数に関係する。仮にＬＰＦのカットオフ周波数が５ｋＨｚ程度であれば、ＤＣオフセット収束に約１００μｓ以上かかる。そのため、最近ではＰＧＡでゲインを設定後、例えば約１０μｓの間ＬＰＦのカットオフ周波数を１００ｋ〜２００ｋＨｚ程度まで一時的に上昇させてＤＣオフセットの収束を早めさせる方式が提案されている。また、ＡＧＣ制御に不具合を生じさせる大きなグリッチ成分の対策として、上記方式に付随してこの１０μｓの期間のＩＱ信号データを出力においてマスクして、図５のような波形を出さないようにする方式も提案されている。

一方、ＤＳ−ＣＤＭＡ方式に対しては、現在３ＧＰＰ（3rd Generation Partnership Project）において標準化が行われており、その仕様書ではダウンリンクＤＰＣＨの信号として拡散率（ＳＦ）＝４の場合の信号が定義されている。この場合１シンボルのデータ長は約１μｓ強となるため、上記のように１０μｓの間、ＩＱ信号がマスクされた場合には約１０シンボルのデータを欠落することになってしまう。

本発明は上述した問題点を解決するものであり、その目的は、ＰＧＡ方式で離散的に利得が設定される複数段のアンプで構成される可変利得増幅器をＡＧＣ制御する可変利得制御回路において、利得切り替え時に発生するＤＣオフセットによる干渉成分の影響を低減することができる可変利得制御回路およびこれを用いた受信装置を提供することにある。

本発明の他の目的は、ダウンリンクＤＰＣＨ(Dedicated Physical CHannel)の信号として拡散率（ＳＦ＝４）等の小さい場合にシンボルデータを欠落することなく、ダイレクトコンバージョン受信機でＰＧＡ方式を用いた場合に生じる利得切り替え時に発生するＤＣオフセットによる干渉成分の影響を低減し、良好な受信特性を実現することにある。

本発明による可変利得制御回路は、ＰＧＡ方式で離散的に利得が設定される複数段のアンプで構成される可変利得増幅器をＡＧＣ制御する可変利得制御回路において、現在の増幅器出力レベルを検出するレベル検出手段と、現在の増幅器出力レベルと予め定められた増幅器出力レベルとの差分に対応するＰＧＡデータが格納されているＰＧＡ制御データテーブルと、このＰＧＡ制御データテーブルの出力に基づいて前記可変利得増幅器の利得を制御するＰＧＡデータを生成するＰＧＡデータ生成手段と、現在設定しているＰＧＡデータから次に設定する予定のＰＧＡデータへと前記可変利得増幅器の利得を離散的に切り替える際に発生する増幅器出力のＤＣオフセット電圧に対応したＤＣオフセットキャンセルデータが予め書き込まれているＤＣオフセットキャンセルテーブルと、現在設定しているＰＧＡデータおよび次に設定する予定のＰＧＡデータに基づいて前記ＤＣオフセットキャンセルテーブルを参照し、対応するＤＣオフセットキャンセルデータを生成する制御手段と、生成されたＤＣオフセットキャンセルデータをアナログ電圧に変換して増幅器出力に加算する手段とを備えたことを特徴とする。

この可変利得制御回路では、ＰＧＡデータ生成手段がＰＧＡ制御データテーブルを参照することにより現在の増幅器レベルと予め定められた増幅器出力レベルとの差分に対応して前記可変利得増幅器の利得を制御するＰＧＡデータを生成する。一方、現在設定しているＰＧＡデータから次に設定する予定のＰＧＡデータへと前記可変利得増幅器の利得を離散的に切り替える際に発生する増幅器出力のＤＣオフセット電圧に対応したＤＣオフセットキャンセルデータが予め書き込まれているＤＣオフセットキャンセルテーブルを用いて、制御手段は、現在設定しているＰＧＡデータと次に設定する予定のＰＧＡデータに対応する対応するＤＣオフセットキャンセルデータを生成する。生成されたＤＣオフセットキャンセルデータをアナログ電圧に変換して増幅器出力に加算する。

本発明による可変利得制御回路は、他の見地によれば、ＰＧＡ方式で離散的に利得が設定される複数段のアンプで構成される可変利得増幅器をＡＧＣ制御する可変利得制御回路において、現在の増幅器出力レベルを検出するレベル検出手段と、現在の増幅器出力レベルと予め定められた増幅器出力レベルとの差分に対応して前記可変利得増幅器の利得を制御する利得制御手段と、現在設定しているＰＧＡデータから次に設定する予定のＰＧＡデータへと前記可変利得増幅器の利得を離散的に切り替える際に発生する増幅器出力のＤＣオフセット電圧に対応したＤＣオフセットキャンセルデータが予め書き込まれているＤＣオフセットキャンセルテーブルと、現在設定しているＰＧＡデータおよび次に設定する予定のＰＧＡデータに基づいて前記ＤＣオフセットキャンセルテーブルを参照し、対応するＤＣオフセットキャンセルデータを生成し、このＤＣオフセットキャンセルデータをアナログ電圧に変換して増幅器出力のＤＣオフセットをキャンセルする手段とを備えたことを特徴とするものである。

これらの構成により、アナログ的なＤＣオフセットキャンセル回路を利用することなく、ディジタル的にＤＣオフセットのキャンセルが可能となる。すなわち、前記ＰＧＡ方式の可変利得増幅器で各段のアンプの利得が離散的に大きく切り替わる際に発生するステップ的なＤＣオフセット成分を前記ＤＣオフセットキャンセルデータに基づいてキャンセルすることができる。

本発明による他の可変利得制御回路は、アナログ的なＤＣオフセットキャンセル回路および増幅器出力をマスクしてＤＣレベルを保持するマスクホールド回路を備えた可変利得増幅器であって、ＰＧＡ方式で離散的に利得が設定される複数段のアンプで構成される可変利得増幅器をＡＧＣ制御する可変利得制御回路である。この可変利得増幅器では、ＰＧＡデータ生成手段が、現在の増幅器出力レベルを検出するレベル検出手段と、現在の増幅器出力レベルと予め定められた増幅器出力レベルとの差分に対応して前記可変利得増幅器の利得および前記マスクホールド回路の動作を制御するＰＧＡデータを生成する。制御手段は、現在設定しているＰＧＡデータから次に設定する予定のＰＧＡデータへと前記可変利得増幅器の利得を離散的に切り替える際に発生する増幅器出力のＤＣオフセットと所定のしきい値との比較の結果により、前記マスクホールド回路によるマスク処理の要否を決定するとともに、所定のタイミングでＰＧＡデータが切り替わるようにタイミングを制御し、前記比較の結果に基づいて前記ＤＣオフセットキャンセル回路のＤＣオフセットキャンセル動作のＯＮ／ＯＦＦ判断を行い、前記ＤＣオフセットがしきい値を越える場合のみに一時的に前記ＤＣオフセットキャンセル回路によるＤＣオフセットの収束を早め、かつ、当該期間の増幅器出力を所定の時間マスクする動作を行なうように前記ＰＧＡデータ生成手段を制御する。

この構成では、大きなＤＣオフセット成分が発生しない時には、マスクホールド回路をオフとしてそのまま増幅信号を出力し、大きなＤＣオフセット成分が発生する場合に限り、ＤＣオフセットの収束を早め、かつこの期間の増幅器出力においてマスクするようにする。このようにすることで、この可変利得増幅器および可変利得制御回路が受信装置に使用された場合に、受信データの欠落する頻度を下げ、トータルとしての受信機のＢＥＲ／ＢＬＥＲの劣化を防止することができる。

本発明によるさらに他の可変利得制御回路は、ＰＧＡ方式で離散的に利得が設定される複数段のアンプで構成される可変利得増幅器をＡＧＣ制御する可変利得制御回路において、前記可変利得増幅器の複数段のアンプの各々の利得切り替えにヒステリシスをもたせるよう各アンプの利得切り替え制御を行うことを特徴とする。

このように各アンプの利得切り替えにヒステリシスを導入することにより、ステップ的なＤＣオフセット成分が発生する点つまり、可変利得増幅器の利得が離散的に切り替わる頻度が大幅に低減される。

前記ヒステリシス制御を導入した可変利得制御回路において、前記可変利得増幅器の複数段のアンプのうち最小の可変範囲を担当するアンプの可変範囲を拡張することが望ましい。これにより、ヒステリシス制御に伴うトータルの利得制御を従来と同様に円滑に行える。

本発明は更に上記各可変利得制御回路を用いた受信装置を提供する。

例えば、本発明による一受信装置は、移動体通信システムに用いられる受信機内の可変利得増幅器に対してＰＧＡ方式のＡＧＣ制御を行う受信装置であって、ＰＧＡ方式で離散的に利得が設定される複数段のアンプからなる可変利得増幅器と、現在の受信信号レベルを演算する受信信号レベル演算器と、現在の受信信号レベルと予め定められた受信信号レベルとの差分に対応してＰＧＡデータが格納されているＰＧＡ制御データテーブルと、現在設定しているＰＧＡデータから次に設定する予定のＰＧＡデータへと離散的に利得を切り替える際に発生してしまう前記可変利得増幅器最終段でのＤＣオフセット電圧に対応したディジタルデータが予め書き込まれているＤＣオフセットキャンセルテーブルと、前記ＰＧＡ制御データテーブルを参照して前記可変利得増幅器の複数段のアンプを制御するＰＧＡデータを生成するとともに、前記ＤＣオフセットキャンセルテーブルを参照してＤＣオフセットキャンセルデータを生成するＰＧＡ制御処理部と、前記ＤＣオフセットキャンセルデータをアナログ電圧に変換して前記可変利得増幅器出力に加算するＤ／Ａコンバータとを備えたことを特徴とする。

この構成により、複数段で構成されるＰＧＡ方式の可変利得増幅器で各段のアンプの利得が離散的に大きく切り替わる際に発生する、Ｓ／Ｎを劣化させるステップ的なＤＣオフセット成分をキャンセルすることができる。

上記受信装置において、より具体的には、前記ＰＧＡ制御処理部は、受信装置内に別途備えられているベースバンド信号処理部から得られた受信スロットタイミングを用いてスロットの先頭でＰＧＡデータが切り替わるようにタイミングを制御し、前記受信信号レベル演算器において受信レベルの平均化処理を行う際に、予め任意のパラメータによって設定できる時間経過後から受信データとして取り込む。

本発明の一形態において、前記ＰＧＡ制御処理部では、電源投入時のＰＧＡデータの初期値として前記可変利得増幅器の最大利得の半分の値を設定し、前記ＰＧＡ制御データテーブルおよび前記ＤＣオフセットキャンセルテーブルの予め書き込まれる内容としては、最大でも利得のアップ値が前記最大利得の半分の値となる場合と前記可変利得増幅器で各段のアンプの利得が離散的に大きく切り替わる場合とに限定する。これによりテーブルサイズが低減される。

本発明によれば、ＰＧＡ方式で離散的に利得が設定される複数段のアンプで構成される可変利得増幅器をＡＧＣ制御する可変利得制御回路において、利得切り替え時に発生するＤＣオフセットの影響を低減することができる。

特に、受信機内の可変利得増幅器に対してＰＧＡ方式を用いて利得切り替えを行う受信装置に適用した場合には、従来から問題となっていた各段のＰＧＡの利得が離散的に切り替わる時にＳ／Ｎを劣化させるステップ的なＤＣオフセット成分が発生してしまうという問題点とその際に発生する大きなグリッチ成分がＡＧＣ制御動作に不具合を生じさせるという問題点を解消または軽減することができる。

また、従来、拡散率が（ＳＦ＝４）などの小さい場合にダウンリンクＤＰＣＨの信号のシンボルデータを一部、欠落してしまうという問題点を解消または軽減することができる。

以上のように、ＰＧＡ方式が抱える欠点を克服することによって、特に、ＤＳ−ＣＤＭＡ方式移動体通信システムに用いられるダイレクトコンバージョン受信機のＡＧＣ制御方法として、部品ばらつきや温度ばらつきの影響を受けにくく、ＩＱそれぞれの利得設定が高精度に実現可能である等の利点を十分生かすことができ、受信特性の良い受信機を実現することができる。

＜第１の実施の形態＞
本発明の第１の実施の形態の原理は、ＰＧＡ方式でディジタル的に利得を設定することで発生するステップ的なＤＣオフセット成分を、システムとしてディジタル的にキャンセルすることで、アナログ的なオフセットキャンセル動作の問題点を解決でき、ＡＧＣ制御を理想的に実現できるという考え方に基づくものである。

以下に本発明の第１の実施の形態について、図面を参照して説明する。

図６は、本発明の第１の実施の形態に係る、ＤＳ−ＣＤＭＡ方式移動体通信システムにおいてＰＧＡ方式ダイレクトコンバージョン受信機を用いた場合の受信装置の構成を示すブロック図である。図６において、従来技術で前述したように、端末の外部アンテナから受信された信号は低雑音増幅器３０１で差動増幅され、２分配される。差動増幅された信号は直流成分をＣカットされた後、直交ミキサ３０２によりＲＦ信号からベースバンド信号まで一気にダウンコンバートされる。この際、局部発振器３０４からのＬＯ信号をディバイダ３０３により同相成分と直交成分とに分配した信号とミキシングを行なうため、ベースバンドではそれぞれ、同相成分と直交成分の信号が生成される。これらのベースバンド信号からはそれぞれＬＰＦ３０５により、隣接するチャネルなどの妨害波の信号電力が除去され、希望波信号のみが抽出される。続いて設定された３線シリアルディジタルデータ３１２がＰＧＡ制御回路３１１によりデコードされ、ベースバンドアンプ３０６の利得を離散的に切り替えることでベースバンド信号が増幅される。ＬＰＦ３０７は、送信側での５０％ロールオフ特性ダウンリンク信号を、卜ータルの伝達関数として１００％ロールオフ特性とするために挿入されたフィルタである。ＬＰＦ３０７によりベースバンド信号のＳ／Ｎを最大とした後、Ａ／Ｄコンバータ３０８により量子化が行われてアナログ信号からディジタル信号に変換される。この量子化された信号はベースバンド信号処理部を構成するフィンガー処理部＆パスサーチ部３１９へと送られて、ここでは記述されていないが、ＲＡＫＥ合成および誤り訂正などを含む復号処理が行われて基地局からのダウンリンク信号を正しく復調する。

ここで本発明でのＰＧＡ方式を用いたＡＧＣ制御方法について詳細に説明する。

Ａ／Ｄコンバータ３０８により量子化されたＩＱベースバンド信号は、フィンガー処理部＆パスサーチ部３１９での処理と並行して、受信信号レベル演算器３１４においてディジタル信号処理される。受信信号レベル演算器３１４では、受信信号レベルを計算する際に、フェージングによりレイリー分布する受信包絡線レベルの瞬時変化の影響を取り除くために平均化処理を行う。その際に、平均化時間をパラメータとしてＰＧＡ制御処理部３１５において、任意に設定できる平均化時間で上記処理を行う。ＰＧＡ制御処理部３１５は例えばディジタル信号プロセッサ（ＤＳＰ）により構成することができる。このパラメータはシミュレーションや実測データに基づいて設定される。

ＰＧＡ制御処理部３１５では、Ａ／Ｄコンバータ３０８で最適入力レベルとなるように、予め定めておいた受信信号レベルの値と受信信号レベル演算器３１４で演算された現在の受信レベルとを比較し、その比較結果に応じて最適となるＰＧＡデータをＰＧＡ制御データテーブル３１７より選択し、ＰＧＡデータ生成器３１８に送る。ＰＧＡデータ生成器３１８は、受け取ったデータに対してアドレスビットなどその他のビットを付加し、ＰＧＡ制御回路３１１に与えるべき３線シリアルディジタルデータ３１２を生成する。

図９にＰＧＡ制御データテーブル３１７の構成例を示す。このテーブルは、受信信号レベルの現在値と最適値の差分に対して採用すべきＰＧＡデータを予め定めたものである。図中のテーブル値は便宜上変数で示してあるが実際には具体的な数値である（後述する他のテーブルの図についても同様）。

ここで、ベースバンドアンプ３０６の最大利得が８０ｄＢであると仮定した時に、電源投入時からの最初のＡＧＣ初期引き込みの動作を考える。この場合には初期セルサーチの動作となるので基地局から常に送信されているＰ−ＳＣＨ、Ｓ−ＳＣＨ、Ｐ−ＣＰＩＣＨを受信できることが必要となる。ＰＧＡ制御処理部３１５では、ＰＧＡデータの初期値としてベースバンドアンプ３０６の最大利得の半分である４０ｄＢを設定する。この時、受信信号レベル演算器３１４において演算された受信信号レベルが予め定めておいた受信信号レベルの値と比較して大きければ利得をその分下げ、小さければ利得をその分上げる。

つまり、ＰＧＡ制御データテーブル３１７のＰＧＡデータは、最大でも、利得の変化量が前記最大利得の半分の値（４０ｄＢ）に相当するＰＧＡデータに限定することができる。一方、実際の移動体通信環境ではレイリーフェージングにより瞬時受信レベルは、２０〜３０ｄＢ近く変動するが、前述したように受信信号レベル演算器３１４では、この影響を取り除くために平均化処理を行っているので問題ない。

一方、ＤＣオフセットキャンセルテーブル３１６には、図１０にその構成例を示すように、現在設定しているＰＧＡデータから次に設定する予定のＰＧＡデータへと離散的に利得を切り替える際に発生してしまう最終段でのＤＣオフセット電圧に対応したディジタルデータが予め書き込まれている。ＰＧＡ制御処理部３１５では、現在設定しているＰＧＡデータと次に設定するＰＧＡデータがともに認識されているので、ＤＣオフセットキャンセルテーブル３１６を参照することにより最適なＤＣオフセットキャンセルデータを選択して、Ｄ／Ａコンバータ３１３に送る。Ｄ／Ａコンバータ３１３は、ＤＣオフセットキャンセルデータをアナログ電圧に変換して、ダイレクトコンバージョン受信機のＩＱ出力信号に加算する。

ここで、ＰＧＡ制御処理部３１５では、フィンガー処理部＆パスサーチ部３１９から得られた受信スロットタイミングを用いてスロットの先頭でＰＧＡデータが切り替わるようにタイミングを制御する。しかし、３線シリアルディジタルデータ３１２をＰＧＡ制御回路３１１でデコードして、ベースバンドアンプ３０６の利得を離散的に切り替えるという一連の動作はアナログ回路で行われるので、ＩＱ出力で発生するＤＣオフセット電圧のタイミングは微妙に異なり、Ｄ／Ａコンバータ３１３からのＤＣオフセットキャンセル電圧と完全に同期をとることは困難である。そのため、わずかではあるがキャンセルできないグリッチ成分が発生してしまう。これについては、受信信号レベル演算器３１４において受信レベルの平均化処理を行う際に、このグリッチ成分を含まないように数十ｎｓ後から受信データとして取り込むようにすることで解決できる。仮に拡散率（ＳＦ）＝４のＤＰＣＨ信号を受信していたとしても、前述したように、１シンボルのデータ長は約１μｓ強なので、従来技術と比べても受信データをほとんど欠落することなく、Ｓ／Ｎを劣化させるＰＧＡ方式に起因するステップ的なＤＣオフセット成分を除去することができる。なお、この受信データ取り込み開始前の経過時間の値は予め任意にＰＧＡ制御処理部３１５にパラメータとして設定できるものとする。上記の一連の動作におけるＩＱ出力波形を図７に示す。

再度、ＤＣオフセットキャンセルテーブル３１６について検討する。前述したようにＤＣオフセットキャンセルテーブル３１６には、現在設定しているＰＧＡデータから次に設定する予定のＰＧＡデータへと離散的に利得を切り替える際に発生してしまう最終段でのＤＣオフセット電圧に対応したディジタルデータを予め書き込んでおく必要がある。このテーブルの内容として、ＰＧＡの任意のデータから任意のデータヘと変化するすべての場合を書き込んだとするとかなりのデータ量となる。また、そのテーブルを作成するのにも相当数の測定が必要となってしまう。しかし、実際には予め書き込む必要のあるデータ量はかなり削減することができる。これについて、以下に説明を行う。

前述したように、ベースバンドアンプを構成する差動アンプ列でのトランジスタペアのばらつきに起因してステップ的なＤＣオフセットが発生する。そのため、図８のグラフに示すように、トータルの利得が下がる場合には、最終段でのＤＣオフセット電圧の変動量はほとんど変化しない。つまりトータルの利得が上がる場合についてのみ考慮すればよい。したがって、図１０のＤＣオフセットキャンセルテーブル３１６には現ＰＧＡデータより次ＰＧＡデータが大きい場合についてのみ書き込めばよい。また、ＰＧＡ制御データテーブル３１７の場合と同様、テーブルに書き込むべきＰＧＡデータは、最大でも、前記最大利得の半分の値（４０ｄＢ）に相当するデータまでに限定することができる。

図１１はＤＣオフセットキャンセルテーブル３１６の他の構成例を示している。この例では、テーブル３１６ａと３１６ｂとを併用する。図８のグラフで分かるように利得の増加量に応じてＤＣオフセット量が定まるとすれば、ＤＣオフセットキャンセルテーブル３１６ａは図１０のＤＣオフセットキャンセルテーブル３１６のように現ＰＧＡデータと次ＰＧＡデータとで参照するのではなく、現ＰＧＡデータと次ＰＧＡデータの差分で参照する構成とすることができる。この場合、テーブルのエントリ数を大幅に削減することができる。但し、上述したような少数ながら特定の現ＰＧＡデータと次ＰＧＡデータの組み合わせでは例外的に大きなＤＣオフセットが生じる場合がありうる。すなわち、ＰＧＡ制御回路３１１によりデコードして、ベースバンドアンプ３０６の利得を離散的に切り替える方式では、利得を１ｄＢ変化させた時でも最終段でかなり大きなＤＣオフセットが発生してしまう場合が存在する。この現象は複数段で構成されるＰＧＡ方式のベースバンドアンプ部で各段のアンプの利得が離散的に大きく切り替わる時であり、例えば、図３において初段のＰＧＡアンプが０ｄＢから２０ｄＢに切り替わる場合などの限定された場合にのみ発生する現象である。これに対しては、そのような組み合わせに対するオフセットキャンセル量を別途定めたテーブル３１６ｂで対処することができる。このような特定の現ＰＧＡデータと次ＰＧＡデータの組み合わせおよびそのときのＤＣオフセット量は予め実測することで分かっており、テーブル３１６ｂに組み込んでおくことができる。

以上より、ＤＣオフセットキャンセルテーブル３１６に予め書き込んでおくべきデータ数は上述したようにかなり削減することができる。

＜第２の実施の形態＞
本発明の第２の実施の形態は、ＰＧＡ方式でディジタル的に利得を設定することで発生するステップ的なＤＣオフセット成分に対して、従来技術のアナログ的なＤＣオフセットキャンセル動作が抱える問題点を解決するための適切な対処方法を提案したものである。

以下に本発明の第２の実施の形態について、図面を参照して説明する。

図１２は本発明における第２の実施の形態に係り、ＤＳ−ＣＤＭＡ方式移動体通信システムにおいてＰＧＡ方式ダイレクトコンバージョン受信機を用いた場合の受信装置の構成を示すブロック図である。図１２において、従来技術で前述したように、端末の外部アンテナから受信された信号は低雑音増幅器３０１で差動増幅され、２分配される。直流成分をＣカットした後、直交ミキサ３０２によりＲＦ信号からベースバンド信号まで一気にダウンコンバートする。この際、局部発振器３０４からのＬＯ信号をディバイダ３０３により同相成分と直交成分とに分配した信号とミキシングを行なうため、ベースバンドではそれぞれ、同相成分と直交成分の信号が生成される。これらのベースバンド信号からはそれぞれＬＰＦ３０５により、隣接するチャネルなどの妨害波の信号電力を除去し、希望波信号のみを抽出する。

続いて３線シリアルディジタルデータ３１２を設定し、これをＰＧＡ制御回路３１１によりデコードして、ベースバンドアンプ３０６の利得を離散的に切り替えることによりべースバンド信号を増幅する。ＬＰＦ３０７は送信側での５０％ロールオフ特性ダウンリンク信号を、トータルの伝達関数として１００％ロールオフ特性とするために挿入されたフィルタである。ＬＰＦ３０７によりベースバンド信号のＳ／Ｎを最大とした後、Ａ／Ｄコンバータ３０８により量子化が行われてアナログ信号からディジタル信号に変換される。この量子化された信号はベースバンド信号処理部を構成するフィンガー処理部＆パスサーチ部３１９へと送られて、ここでは記述されていないがＲＡＫＥ合成および誤り訂正などを含む復号処理が行われて基地局からのダウンリンク信号を正しく復調する。また、この量子化された信号は、フィンガー処理部＆パスサーチ部３１９での処理と並行して、受信信号レベル演算器３１４においてディジタル信号処理される。受信信号レベル演算器３１４では、受信信号レベルを計算する際に、フェージングによりレイリー分布する受信包絡線レベルの瞬時変化の影響を取り除くために平均化処理を行う。その際に、平均化時間をパラメータとしてＰＧＡ制御処理部３１５において、任意に設定できる平均化時間で上記処理を行う。このパラメータはシミュレーションや実測データに基づいて設定される。ここまでの動作は、第１の実施の形態と同様である。なお、３線シリアルディジタルデータ３１２はＰＧＡ制御処理部３１５の指示に応じてＰＧＡデータ生成部３１８が生成する。第２の実施の形態においても第１の実施の形態と同様にＰＧＡ制御データテーブル３１７が用いられる。

図１２の回路では、従来技術と同様にＤＣオフセットキャンセラー回路３１０を有するとともに、ベースバンドアンプ３０６の後段にマスクホールド回路３２０を有する。このマスクホールド回路３２０は、ベースバンドアンプ３０６から出力されるＩＱ信号データをマスクしてＤＣレベルを保持する機能を有する。

ここで第２の実施の形態のしくみについて説明する。

ＰＧＡ方式を用いたダイレクトコンバージョン受信機の問題点は、前述したようにＳ／Ｎを劣化させるステップ的なＤＣオフセット成分と、Ａ／Ｄコンバータ３０８を飽和させてしまいＡＧＣ制御動作に問題を生じさせる大きなグリッチ成分である。一方、従来技術のように、ＬＰＦのカットオフ周波数を例えば、約１０μｓの間１００ｋ〜２００ｋＨｚ程度まで一時的に上昇させてＤＣオフセットの収束を早め、かつこの１０μｓの期間のＩＱ信号データを出力においてマスクする場合には、拡散率（ＳＦ）＝４の場合に受信データ信号の欠落という問題がおきる。そこで第２の実施の形態では、Ｓ／Ｎを劣化させるような大きなＤＣオフセット成分が発生しない時には、マスクホールド回路３２０をオフとしてそのままＩＱ信号を出力し、Ｓ／Ｎを劣化させる大きなＤＣオフセット成分が発生する場合に限り、従来技術と同様にＬＰＦのカットオフ周波数を約１０μｓの間１００ｋ〜２００ｋＨｚ程度まで一時的に上昇させてＤＣオフセットの収束を早め、かつこの１０μｓの期間のＩＱ信号データを出力においてマスクするようにする。このようにすることで、受信データの欠落する頻度を下げ、トータルとしての受信機のＢＥＲ／ＢＬＥＲの劣化を防止する。

前述したように、大きなステップ的なＤＣオフセットが発生するのは、トータルの利得が上がる場合、および、複数段で構成されるＰＧＡ方式のベースバンドアンプ部で各段のアンプの利得が離散的に大きく切り替わる場合などの限定された場合にのみ発生する現象である。

そのため、予め実測することで、ステップ的なＤＣオフセット変動データとそれによりＳ／Ｎを劣化させるＤＣオフセットのしきい値を把握することができる。ＰＧＡ制御処理部３１５では、現在設定しているＰＧＡデータと次に設定するＰＧＡデータがともに認識されているので、そのようなしきい値を超えるＤＣオフセットが発生する現ＰＧＡデータと次ＰＧＡデータの組み合わせを図１３に示すようなマスク有効化テーブル３２１に記憶しておく。ＰＧＡ制御処理部３１５は、ＰＧＡデータの変更時に、マスク有効化テーブル３２１を参照して従来技術のアナログ的なＤＣオフセットキャンセル動作のＯＮ／ＯＦＦを行うとともに、ＰＧＡデータ生成器３１８においてＯＮ／ＯＦＦフラグを付加して３線シリアルディジタルデータ３１２を生成する。この３線シリアルＰＧＡデータ３１２は、ダイレクトコンバージョン受信機内部に搭載されたＰＧＡ制御回路３１１でデコードされ、上記マスク有効化テーブル３２１に記憶された組み合わせの場合にのみＯＮ／ＯＦＦフラグをＯＮとしてマスク処理を有効化し、それ以外の組み合わせについてはＯＮ／ＯＦＦフラグをＯＦＦとしてマスク処理を無効化する。

なお、マスク有効化テーブル３２１の代わりに図１０に示したＤＣオフセットキャンセルテーブル３１６を用いて、ＰＧＡ制御処理部３１５がそのテーブル参照により得られたオフセットキャンセル量（オフセット量と等価）をしきい値と比較してマスク処理の要否を判断するようにしてもよい。この場合、具体的には、ＰＧＡ制御処理部３１５でのしきい値判定により、従来技術のアナログ的なＤＣオフセットキャンセル動作のＯＮ／ＯＦＦを行うとともに、ＰＧＡデータ生成器３１８においてＯＮ／ＯＦＦフラグを付加してＰＧＡデータを生成する。また、現ＰＧＡデータと次ＰＧＡデータに対応して予めフラグの値（１または０）をテーブルに保持しておき、ＰＧＡ制御処理部３１５がこれを参照してフラグの値を得るようにしてもよい。さらに、マスク有効化テーブル３２１はマスクを有効化する場合の現ＰＧＡデータと次ＰＧＡデータの組み合わせを記憶したが、逆に、マスクを無効化する場合のＰＧＡデータの組み合わせを記憶するマスク無効化テーブル（図示せず）であってもよい。本明細書ではマスク有効化テーブルとマスク無効化テーブルを総称してマスクテーブルと呼ぶ。

また、ＡＧＣ制御動作に問題を生じさせる大きなグリッチ成分は、通常、大きなステップ的なＤＣオフセットとともに発生するので、前述したように、従来技術と同様にＬＰＦのカットオフ周波数を約１０μｓの間１００ｋ〜２００ｋＨｚ程度まで一時的に上昇させてＤＣオフセットの収束を早めている間、この１０μｓの期間のＩＱ信号データを出力においてマスクすることで対処することができる。

＜第３の実施の形態＞
続いて、本発明の第３の実施の形態について説明する。本実施の形態では、Ｓ／Ｎを劣化させる元々の原因であるステップ的なＤＣオフセット成分が発生する頻度を下げるしくみを導入する。

本実施の形態での考え方は次のとおりである。実際の移動体通信環境において１回のＰＧＡデータ設定でベースバンドアンプ部のトータルの利得が大きく増加する頻度は、前述したように受信信号レベル演算器３１４において平均化処理を行っているため、頻繁には起こらない。そのため実際に問題になるのは、卜ータルの利得として数ｄＢ程度の変化である。これよりＳ／Ｎを劣化させるステップ的なＤＣオフセット成分が発生するのは、図３において前述したような複数段で構成されるＰＧＡ方式のベースバンドアンプ部で各段のアンプの利得が離散的に大きく切り替わる場合である。

そこで、本願発明者は、トータルの利得がそのような数ｄＢ程度変化する場合に、従来に比べてより大きな利得変化量まで各段のアンプの利得の切り替えが起こらないようにするため、各段のＰＧＡの利得が離散的に切り替わる点にヒステリシス特性をもたせるようにすることに想到した。

図１４に、第３の実施の形態におけるＰＧＡベースバンドアンプ部の構成例を示す。この例では、４段のアンプからなるＰＧＡでベースバンドアンプ部が構成され、全利得範囲が７２ｄＢであるとする。例えば、ＰＧＡ１は１０／１５／２０ｄＢの離散的利得切り替え、ＰＧＡ２は−２０／−１０／１／１０／１５ｄＢの離散的利得切り替え、ＰＧＡ３は１ｄＢステップでの１〜２４ｄＢの利得切り替え、ＰＧＡ４は１／−１４／−１／−１５／９／４ｄＢの離散的利得切り替えをそれぞれ行うものと仮定する。この場合、従来の制御方法であれば、１ｄＢステップ可変で０ｄＢから７２ｄＢまでのトータル利得変化のためには図１５−Ａに示すような各段の利得切り替えが行われる。図のグラフの横軸はＰＧＡデータに相当する制御ワードであり、ここでは１ワード１ｄＢきざみとなっている。

ここで、仮にベースバンドアンプ３０６において、１ｄＢステップで切り替わるＰＧＡ３の利得範囲を６ｄＢ分拡張して１〜３０ｄＢに広げ、各段のＰＧＡの利得が離散的に切り替わる点にヒステリシス幅６ｄＢをもたせる。この場合も図１５−Ｂに示されるようにトータルの利得範囲としては、図１５−Ａと同様に１ｄＢステップ可変のベースバンドアンプ部として構成される。ヒステリシスとは、利得切り替え制御の経路が往と復で異なることを意味し、現状の状態からの変化を極力拒否する側の経路を採るような制御を行う。例えば、ＰＧＡ２の例では、トータル利得を０ｄＢ側から上昇させる場合、従来では１２ｄＢで利得が−２０ｄＢから−１０ｄＢに切り替わる。他のＰＧＡ１，３，４もこれに連動して利得が切り替わる。（なお、ＰＧＡ３は最小単位１ｄＢの変化を担当しているので、トータル利得の切り替え時には常に切り替わる。）逆向きの変化時も同様である。すなわち、例えばトータル利得が２４ｄＢから減少していく場合、１２ｄＢで全ＰＧＡの利得が切り替わる。したがって、１２ｄＢあたりでトータル利得の比較的小さい変動が生じた場合、頻繁に全段の利得切り替えが生じることになる。他の複数段同時切り替えが生じるトータル利得の点についても同様である。

しかし、ヒステリシス制御では、図１５−Ｂの例で考えれば、トータル利得が０ｄＢ側から１２ｄＢを超えて上昇していく場合、ヒステリシスの恩恵によりトータル利得が１８ｄＢまではＰＧＡ１，２，４の利得切り替えは起こらない。その間の利得上昇分（６ｄＢ）は、利得変化範囲が拡張されたＰＧＡ３が担当する。ＰＧＡ３のみの逐次の１ｄＢの利得変化では問題となるような大きなＤＣオフセットは生じない。勿論、トータル利得がさらに上昇して１８ｄＢを超えれば、全段の利得変化が生じるが、６ｄＢ分の余裕のために複数のＰＧＡ同時変化が生じる頻度は低減される。逆向きの変化でも同様である。例えばトータル利得２４ｄＢから１８ｄＢまで減少してもＰＧＡ１，２，４の利得切り替えは起こらず、１２ｄＢより下がって初めて全段の利得切り替えが生じる。

このように、各段の利得切り替えにヒステリシスを導入することにより、Ｓ／Ｎを劣化させるステップ的なＤＣオフセット成分が発生する点つまり、ＰＧＡの利得が離散的に切り替わる頻度が大幅に低減される。このＰＧＡベースバンドアンプ部のヒステリシス幅の設定は、６ｄＢに限るものではなく、ＰＧＡ制御処理部３１５で予め任意の値に設定することが可能であり、ＰＧＡデータ設定器３１８において、設定バラメータ値として３線シリアルＰＧＡデータ列３１２で送信される。ＰＧＡ制御回路３１１では、このＰＧＡデータ列をデコードし、パラメータ値を認識することでベースバンドアンプ３０６の利得を離散的に切り替える際に、設定したヒステリシス幅をもって切り替えることができる。上記の動作を実行することで元々の原因であるＳ／Ｎを劣化させるステップ的なＤＣオフセット成分が発生する頻度を下げることができる。

このように第３の実施の形態では、マスク処理により元々の原因であるＳ／Ｎを劣化させるステップ的なＤＣオフセット成分が発生する頻度を下げることでトータルとしての受信機のＢＥＲ／ＢＬＥＲの劣化を防ぐことができる。この実施の形態は、上述した第１および第２の実施の形態とは独立に単独で採用しうるが、組み合わせて使用することも可能である。

従来のアナログ電圧信号でＡＧＣ制御を行うＤＳ−ＣＤＭＡ方式移動体通信システムに用いられるダイレクトコンバージョン受信機の構成図である。 従来のＰＧＡ方式でＡＧＣ制御を行うＤＳ−ＣＤＭＡ方式移動体通信システムに用いられるダイレクトコンバージョン受信機の構成図である。 ＰＧＡ方式での利得切り替えによるＤＣオフセット発生の原因の説明図である。 ステップ的なＤＣオフセット成分が希望波信号に干渉するしくみの説明図である。 ＰＧＡ方式での利得切り替えによるＩＱ出力波形への影響の説明図である。 本発明の第１の実施の形態に係る、ＤＳ−ＣＤＭＡ方式移動体通信システムにおいてＰＧＡ方式ダイレクトコンバージョン受信機を用いた場合の受信装置の構成を示すブロック図である。 本発明におけるＤＣオフセットキャンセル動作を説明するための波形図である。 利得切り替え時の利得ステップとＤＣオフセット最大変動量との関係を示すグラフである。 図６内に示したＰＧＡ制御データテーブルの構成例を示す図である。 図６内に示したＤＣオフセットキャンセルテーブルの構成例を示す図である。 ＤＣオフセットキャンセルテーブルの他の構成例を示す図である。 本発明の第２の実施の形態に係る受信装置の構成を示すブロック図である。 本発明の第２の実施の形態におけるマスク有効テーブルの構成例を示す図である。 本発明の第３の実施の形態におけるＰＧＡベースバンドアンプ部の構成例を示す図である。 従来の制御方法によるベースバンドアンプ部の各段の利得切り替えの様子を示すグラフである。 本発明の第３の実施の形態の制御方法によるベースバンドアンプ部の各段の利得切り替えの様子を示すグラフである。

符号の説明

３００…ＲＦ ＩＣ、３０１…低雑音増幅器、３０２…直交ミキサ、３０４…局部発振器、３０３…ディバイダ、３０６…ベースバンドアンプ、３０８…Ａ／Ｄコンバータ、３０９…アナログ電圧信号、３１０…ＤＣオフセットキャンセラー回路、３１１…制御回路、３１２…３線シリアルディジタルデータ、３１３…コンバータ、３１０…オフセットキャンセラー回路、３１４…受信信号レベル演算器、３１５…制御処理部、３１６，３１６ａ，３１６ｂ…ＤＣオフセットキャンセルテーブル、３１６ａ…オフセットキャンセルテーブル、３１７…制御データテーブル、３１８…データ生成器、３１９…フィンガー処理部＆パスサーチ部、３２０…マスクホールド回路、３２１…マスク有効化テーブル

Claims (9)

1. ＰＧＡ方式で離散的に利得が設定される複数段のアンプで構成される可変利得増幅器をＡＧＣ制御する可変利得制御回路において、
   現在の増幅器出力レベルを検出するレベル検出手段と、
   現在の増幅器出力レベルと予め定められた増幅器出力レベルとの差分に対応するＰＧＡデータが格納されているＰＧＡ制御データテーブルと、
   このＰＧＡ制御データテーブルの出力に基づいて前記可変利得増幅器の利得を制御するＰＧＡデータを生成するＰＧＡデータ生成手段と、
   現在設定しているＰＧＡデータから次に設定する予定のＰＧＡデータへと前記可変利得増幅器の利得を離散的に切り替える際に発生する増幅器出力のＤＣオフセット電圧に対応したＤＣオフセットキャンセルデータが予め書き込まれているＤＣオフセットキャンセルテーブルと、
   現在設定しているＰＧＡデータおよび次に設定する予定のＰＧＡデータに基づいて前記ＤＣオフセットキャンセルテーブルを参照し、対応するＤＣオフセットキャンセルデータを生成する制御手段と、
   生成されたＤＣオフセットキャンセルデータをアナログ電圧に変換して増幅器出力に加算する手段と、
   を備えたことを特徴とする可変利得制御回路。
2. ＰＧＡ方式で離散的に利得が設定される複数段のアンプで構成される可変利得増幅器をＡＧＣ制御する可変利得制御回路において、
   現在の増幅器出力レベルを検出するレベル検出手段と、
   現在の増幅器出力レベルと予め定められた増幅器出力レベルとの差分に対応して前記可変利得増幅器の利得を制御する利得制御手段と、
   現在設定しているＰＧＡデータから次に設定する予定のＰＧＡデータへと前記可変利得増幅器の利得を離散的に切り替える際に発生する増幅器出力のＤＣオフセット電圧に対応したＤＣオフセットキャンセルデータが予め書き込まれているＤＣオフセットキャンセルテーブルと、
   現在設定しているＰＧＡデータおよび次に設定する予定のＰＧＡデータに基づいて前記ＤＣオフセットキャンセルテーブルを参照し、対応するＤＣオフセットキャンセルデータを生成し、このＤＣオフセットキャンセルデータをアナログ電圧に変換して増幅器出力のＤＣオフセットをキャンセルする手段と、
   を備えたことを特徴とする可変利得制御回路。
3. 請求項１または２に記載の可変利得制御回路において、前記ＰＧＡデータの初期値として前記可変利得増幅器の最大利得の半分の値を設定し、前記テーブルに予め書き込まれるデータとして、最大でも、利得の変化量が前記最大利得の半分の値に相当するＰＧＡデータに限定したことを特徴とする可変利得制御回路。
4. 請求項１または２に記載の可変利得制御回路において、前記ＤＣオフセットキャンセルテーブルに書き込むデータは前記可変利得増幅器のトータル利得が増加する場合のデータに限定したことを特徴とする可変利得制御回路。
5. 移動体通信システムに用いられる受信機内の可変利得増幅器に対してＰＧＡ方式のＡＧＣ制御を行う受信装置であって、
   ＰＧＡ方式で離散的に利得が設定される複数段のアンプからなる可変利得増幅器と、
   現在の受信信号レベルを演算する受信信号レベル演算器と、
   現在の受信信号レベルと予め定められた受信信号レベルとの差分に対応してＰＧＡデータが格納されているＰＧＡ制御データテーブルと、
   現在設定しているＰＧＡデータから次に設定する予定のＰＧＡデータへと離散的に利得を切り替える際に発生してしまう前記可変利得増幅器最終段でのＤＣオフセット電圧に対応したディジタルデータが予め書き込まれているＤＣオフセットキャンセルテーブルと、
   前記ＰＧＡ制御データテーブルを参照して前記可変利得増幅器の複数段のアンプを制御するＰＧＡデータを生成するとともに、前記ＤＣオフセットキャンセルテーブルを参照してＤＣオフセットキャンセルデータを生成するＰＧＡ制御処理部と、
   前記ＤＣオフセットキャンセルデータをアナログ電圧に変換して前記可変利得増幅器出力に加算するＤ／Ａコンバータと、
   を備えたことを特徴とする受信装置。
6. 請求項５に記載の受信装置において、前記ＰＧＡ制御処理部は、受信装置内に別途備えられているベースバンド信号処理部から得られた受信スロットタイミングを用いてスロットの先頭でＰＧＡデータが切り替わるようにタイミングを制御し、前記受信信号レベル演算器において受信レベルの平均化処理を行う際に、予め任意のパラメータによって設定できる時間の経過後から受信データとして取り込むことを特徴とする受信装置。
7. 請求項５に記載の受信装置において、前記ＰＧＡ制御処理部では、前記受信信号レベル演算器において演算された受信信号レベルと、予め定められた受信信号レベル値とが比較され、そのレベルの差分に対応する利得のＰＧＡデータ値を前記ＰＧＡ制御データテーブルから選択し、選択されたＰＧＡ制御データにより発生する可変利得増幅器最終段でのＤＣオフセット電圧に対応したディジタルデータを前記ＤＣオフセットキャンセルテーブルから選択することを特徴とする受信装置。
8. 請求項５に記載の受信装置において、前記ＰＧＡ制御処理部では、電源投入時のＰＧＡデータの初期値として前記可変利得増幅器の最大利得の半分の値を設定し、前記ＰＧＡ制御データテーブルおよび前記ＤＣオフセットキャンセルテーブルの予め書き込まれる内容としては、最大でも利得のアップ値が前記最大利得の半分の値となる場合と前記可変利得増幅器で各段のアンプの利得が離散的に大きく切り替わる場合とに限定することを特徴とする受信装置。
9. 請求項５に記載の受信装置において、前記ＤＣオフセットキャンセルテーブルに書き込むデータは前記可変利得増幅器のトータル利得が増加する場合のデータに限定したことを特徴とする受信装置。

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