KR20050114280A - 프로세싱 회로 및 자동 이득 제어 회로를 포함하는디바이스, 이 디바이스에서의 자동 이득 제어 방법 및오디오 장치 - Google Patents

프로세싱 회로 및 자동 이득 제어 회로를 포함하는디바이스, 이 디바이스에서의 자동 이득 제어 방법 및오디오 장치 Download PDF

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KR20050114280A
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볼케르 에스 기에렌쯔
피에릭 헨드릭 텐
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

자동 이득 제어 회로는 제 1 이득 계수(g)를 결정하는 이득 결정 회로(B2)와, 제 1 이득 계수(g)로 입력 신호(S1)의 진폭을 제어하여 이득 제어된 신호(S3)를 공급하는 제 1 이득 제어기(B3)를 갖는다. 사전결정된 제한된 동적 범위를 갖는 프로세싱 회로(B1;B1,B11)는 이득 제어된 신호(S3)를 처리하여 출력 신호(S4,S2)를 얻는다. 자동 이득 제어 회로는 제 1 이득 계수(g)에 기초하는 제 2 이득 계수(dg) 및 이 제 2 이득 계수(dg)의 시간 변화를 정의하는 입력 파라미터(DL,TR,DV)를 결정하는 보상 회로(B5)와, 제 2 이득 계수(dg)를 수신하여 제 1 이득 계수(g)의 변화로 인한 이득 제어된 신호(S3)의 진폭 변화에 대해 실질적으로 보상된 보상 출력 신호(S2)를 얻는 제 2 이득 제어기(B1;B10)를 더 포함한다.

Description

프로세싱 회로 및 자동 이득 제어 회로를 포함하는 디바이스, 이 디바이스에서의 자동 이득 제어 방법 및 오디오 장치{GAIN COMPENSATION}
본 발명은 사전결정된 제한된 동적 범위를 갖는 프로세싱 회로 및 자동 이득 제어 회로를 포함하는 디바이스, 자동 이득 제어 방법 및 이러한 디바이스를 포함하는 오디오 장치에 관한 것이다.
US-A-5,389,927 호에는, 너무 큰 입력 신호에 의해 단(stage)의 동적 범위를 초과하게 되면 발생되는 하나 이상의 단의 포화를 방지하기 위해 수신기에 전형적으로 자동 이득 제어(AGC)가 사용된다는 것이 개시되어 있다. 이러한 종래 기술에서는 AGC 기술을 또한 디지털 수신기에 적용하여 프론트 엔드 이득(front end gain) 및 디지털 이득을 제어하는 것이 또한 알려져 있다는 것도 개시되어 있다. 프론트 엔드 이득의 제어는 디지털 수신기의 아날로그-디지털 변환기(ADC)의 불충분한 동적 범위의 문제를 극복한다.
또한, US-A-5,389,927 호는 안테나에서 수신되는 신호 세기에 따른 레벨의 아날로그 신호를 공급하는 프론트 엔드를 구비한 이러한 디지털 수신기에서, ADC는 프론트 엔드에 의해 공급된 아날로그 입력 신호를 이 아날로그 신호의 디지털 표현인 디지털 신호로 변환한다. 검출기는 디지털 신호의 현재의 신호 진폭을 검출하고 진폭 제어기에 제어 신호를 공급하는데 이 진폭 제어기는 아날로그 입력 신호의 진폭을 단계식으로 제어하여 ADC의 동작 범위 내의 진폭을 갖는 제어된 아날로그 신호를 얻는다.
도 1은 간단한 이득 보상 회로를 도시하는 도면,
도 2는 도 1에 도시된 이득 보상 회로의 동작을 설명하는 신호를 도시하는 도면,
도 3은 본 발명의 일 실시예에 따른 이득 보상 회로의 블록도,
도 4는 도 3에 도시된 이득 보상 회로의 동작을 설명하는 신호를 도시하는 도면,
도 5는 본 발명의 일 실시예에 따른 이득 보상 회로의 블록도,
도 6은 본 발명의 일 실시예에 따른 이득 보상 회로의 블록도,
도 7은 본 발명의 일 실시예에 따른 이득 보상 회로의 블록도,
도 8은 본 발명에 따른 디지털 이득 제어기의 실시예를 도시하는 도면,
도 9는 본 발명에 따른 자동 조정 회로의 실시예를 도시하는 도면,
도면에서, 앞서 도면에서 기술된 소자에 대응하는 소자는 동일한 참조 번호를 갖는다.
본 발명의 목적은 자동 이득 제어 동작으로 인한 제어된 입력 신호의 진폭 변화시, 입력 신호의 진폭을 보다 양호하게 닮은 출력 신호의 진폭을 생성하는 자동 이득 제어를 제공하는 것이다.
이러한 목적을 위해, 하나의 디바이스는 사전결정된 제한된 동적 범위를 갖는 프로세싱 회로와, 자동 이득 제어 회로를 포함하는데, 이 자동 이득 제어 회로는 제 1 이득 계수를 결정하는 이득 결정 회로와, 제 1 이득 계수로 입력 신호의 진폭을 제어하여 이득 제어된 신호를 프로세싱 회로에 공급하는 제 1 이득 제어기와, 제 1 이득 계수에 근거하는 제 2 이득 계수 및 이 제 2 이득 계수의 시간 변화를 정의하는 입력 파라미터를 결정하는 보상 회로와, 프로세싱 회로의 출력 신호 및 제 2 이득 계수를 수신하여 제 1 이득 계수의 변화로 인한 이득 제어된 신호의 진폭 변화에 대해 실질적으로 보상된 보상 출력 신호를 얻는 제 2 이득 제어기를 포함한다.
본 발명에 따른 자동 이득 제어 회로를 갖는 디바이스는 제 1 이득 계수로 입력 신호의 진폭을 제어하여 이득 제어된 신호를 공급한다. 프로세싱 회로는 이득 제어된 신호를 처리된 신호로 처리한다. 제 2 이득 제어기는 처리된 신호의 이득을 제 2 이득 계수로 제어하여 제 1 이득 계수의 변화로 인한 이득 제어된 신호의 진폭 변화에 대해 실질적으로 보상된 보상 출력 신호를 얻는다. 제 2 이득 계수는 제 1 이득 계수 및 제 2 이득 계수의 시간 변화를 정의하는 입력 파라미터에 기초한다. 따라서, 특정 순간에, 제 1 이득 계수가 변경되면, 보상 출력 신호의 진폭이 물론 입력 신호가 과도기 동안 변경되지 않는 경우에만 실질적으로 일정하도록 제 2 이득 계수는 적응된다. 보다 일반적으로, 보상 출력 신호는 입력 신호에 보다 잘 동조되도록 보상되어 제 1 이득 계수의 변화에 보다 덜 방해를 받는다. 이것은 특히 오디오 애플리케이션에 중요하다. 보상 출력 신호의 진폭에 대한 임의의 방해는 일시적일지라도 신호의 청취가능 왜곡을 야기할 것이다. 제 1 이득 계수는 입력 신호의 진폭을 변경하는 자동 이득 제어 회로 및 입력 신호의 진폭의 변화의 순간 및/또는 양을 지적하는 보상 회로 모두에 공급된다.
종래 기술의 US-A-5,389,927 호는 아날로그 신호 진폭을 2의 계수로 제어한다. 디지털 신호가 제어된 아날로그 신호의 진폭 변화의 반대 방향으로 2의 계수로 제어되는 경우, 아날로그 신호와 디지털 신호의 차이는 진폭 적응 동안 상당히 작다. 그러나, 디지털 신호의 파형은 제어된 아날로그 신호의 진폭이 변경되는 경우 아날로그 입력 신호의 진폭으로부터 일시적으로 벗어난다. 이것은 제어된 아날로그 신호의 진폭의 단계 변화가 필요할 때마다 청취가능한 왜곡을 야기한다. 오디오 품질을 저하시키는 이러한 청취가능한 왜곡은 필터링되어야 한다.
본 발명에 따른 일 실시예에서, 프로세싱 회로는 아날로그-디지털 변환기(ADC)를 포함한다. 본 발명에 따른 자동 이득 제어 회로를 갖는 디바이스는 제 1 이득 계수로 아날로그 입력 신호의 진폭을 제어하여 이득 제어된 아날로그 신호를 공급한다. 제 1 이득 계수는 디지털 신호의 현 신호 진폭이 ADC의 입력 범위를 초과하지 않도록 결정된다. ADC는 이득 제어된 아날로그 신호를 디지털 신호로 변환한다. 제 2 이득 제어기는 제 2 이득 계수로 디지털 신호의 이득을 제어하여 제 1 이득 계수의 변화로 인한 이득 제어된 아날로그 신호의 진폭 변화에 대해 실질적으로 보상된 보상 디지털 신호를 얻는다. 이 제 2 이득 계수는 제 1 이득 계수 및 제 2 이득 계수의 시간 변화를 정의하는 입력 파라미터에 기초한다. 따라서, 보상 디지털 신호는 아날로그 입력 신호를 보다 양호하게 뒤따르도록 보상되고 따라서 제 1 이득 계수의 변화에 덜 방해를 받는다.
디지털 신호의 현 신호 진폭이란 디지털 신호가 가질 것으로 예상되는 최대 값을 의미한다. 디지털 신호 워드의 비트는 아날로그-디지털 변환기에 의해 직접 동시에 생성될 수 있고, 또한 아날로그-디지털 변환기는 워드의 비트를 직렬로 공급할 수 있다.
본 발명에 따른 일 실시예에서, 이득 제어는 ADC의 동작 범위에 맞는 입력 신호를 제공하고 따라서 너무 큰 진폭의 아날로그 입력 신호가 아날로그-디지털 변환에 의해 잘려지거나, 또는 대부분의 ADC 범위가 사용되지 않는 경우를 방지한다.
본 발명에 따른 실시예에서, 제 1 이득 계수는 단계적으로 적응되고, 이것은 연속적으로 가변적인 제 1 이득 계수를 제공하는 것보다 간단하다.
본 발명에 따른 일 실시예에서, 제 1 이득 계수는 2의 멱수인 단계로 변경된다. 이것은 매우 간단한 비트-시프팅에 의해 디지털 진폭의 변화를 허용한다.
본 발명에 따른 일 실시예에서, 지연 회로는 프로세싱 회로의 출력 신호의 진폭 제어의 시작 순간을 지연시킨다. 제 1 이득 계수가 변경되는 경우, 아날로그 이득은 즉각 적응된다. 그러나, 제 2 이득은 즉각 적응되지 않는다. 아날로그 이득의 적응이 프로세싱 회로의 출력 신호에 두드러지기 전에 다소의 시간이 소요된다. 이러한 지연은 이득 제어된 신호와 보상 디지털 신호 간의 프로세싱 회로의 프로세싱 시간에 의해 야기된다. 따라서, 제 2 이득 계수는 이 지연 이후에 변경을 시작해야 한다. 프로세싱 회로가 ADC를 포함하는 경우, 제 2 이득 계수는 또한 디지털 이득 계수로 지칭된다.
본 발명에 따른 일 실시예에서, 보상 회로는 제 2 이득 계수의 시간 변화를 결정하는 파형을 생성하는 파형 생성 회로를 포함한다. 제 1 이득 계수가 단계적으로 변경되는 경우, 이득 제어된 신호의 진폭은 단계적으로 변경될 것이다. 그러나, 프로세싱 회로의 출력 신호의 진폭은 단계적으로 변경되지 않을 것이다. 프로세싱 회로(ADC 회로 및 선택에 따라 디지털 필터와 같은 다른 디지털 회로를 포함함)는 이득 제어된 신호의 단계 변화를 예를 들어 대역폭 제한으로 인해 시간에 따라 손상시킬 수 있다. 따라서, 보상된 신호의 진폭이 이득 제어된 신호의 단계 변화에 의해 방해를 덜 받도록 요구되는 경우, 제 2 이득은 잘 정의된 파형에 따라 시간적으로 변경되어 손상된 응답을 보상해야 한다.
본 발명에 따른 일 실시예에서, 파형 생성 회로는 프로세싱 회로의 스미어 결과(smear-out effect)에 대응하는 제 2 이득 계수의 스미어 변화를 얻는 대역폭 제한 회로를 포함한다. 선형 보간 또는 더 높은 차수의 보간을 사용하여, 또는 테이블 룩업 또는 라인 드로잉 알고리즘을 사용하여 동일한 작용에 근접할 수 있거나 또는 얻을 수 있다.
본 발명에 따른 일 실시예에서, 정적인 에러가 보상된다. 제 1 이득 계수가 아날로그 신호의 진폭이 사전결정된 양만큼 변경되어야 한다는 것을 나타내는 경우, 실제로 이 사전결정된 양으로부터 약간의 이탈이 발생할 수 있다. 프로세싱 회로의 출력 신호의 진폭을 정확히 동일한 사전결정된 양만큼 보상하는 것은 불충분하다. 과도기 이후, 제 2 이득 계수의 지연 및 파형이 더 이상 중요하지 않은 경우에도 여전히 보상된 신호와 원시 입력 신호 사이의 진폭 차이가 존재한다. 이러한 차이는 레벨 적응 회로에 의해 보상된다.
본 발명에 따른 일 실시예에서, 잘 알려져 있는 단일 비트 시그마-델타 아날로그-디지털 변환기가 사용된다. 이러한 아날로그-디지털 변환기는 간단하다. 또 다른 장점은 이득 보상은 다중-비트 신호 대신에 단일-비트 신호에 대해 동작하여, 명시적인 곱셈의 필요성을 제거한다는 것이다.
본 발명에 따른 일 실시예에서, 디지털 이득은 ADC에서 직접 제어된다. 적절한 ADC의 예는 그의 기준을 제어할 수 있는 ADC이다.
본 발명에 따른 일 실시예에서, 디지털 이득(제 2 이득 계수)은 디지털 이득 제어기(제 2 이득 제어기)에 의해 제어되며, 이 이득 제어기는 ADC에 의해 공급된 디지털 신호(처리된 신호)를 처리한다. ADC는 이제 임의의 종류일 수 있다.
본 발명에 따른 일 실시예에서, 프로세싱 회로는 또 다른 디지털 프로세싱(예를 들어 디지털 필터)을 포함할 수 있다. 이득 보상은 디지털 프로세싱 회로에 의해 공급된 처리된 디지털 신호의 진폭을 제어함으로써 얻어진다.
본 발명에 따른 일 실시예에서, ADC에 의해 공급된 디지털 신호의 이득 및 디지털 프로세싱 회로에 의해 공급된 처리된 디지털 신호의 이득 모두가 제어된다.
본 발명에 따른 일 실시예에서, 자동 조정 회로(automatic calibration circuit)는 테스트 기간 동안 다음 동작, 즉 입력 신호로서 공급되는 기준 신호를 생성하는 단계와, 사전결정된 양으로 제 1 이득 계수를 적응시키는 단계와, 제 1 세트의 입력 파라미터를 제공하는 단계와, 진폭의 보상된 출력 신호의 진폭 변화가 발생하는지를 체크하는 단계와, 보상된 출력 신호의 진폭 변화가 실질적으로 일어나지 않을 때까지 적어도 하나의 입력 파라미터를 적응시키는 단계, 및 최종적으로 정상 동작 동안 사용하기 위해, 결정된 입력 파라미터를 저장하는 단계를 반복적으로 수행한다.
본 발명의 이들 및 다른 측면은 후속하는 상세한 설명에서 예로 설명된 실시예 및 첨부한 도면을 참조하면 분명해질 것이다.
도 1은 간단한 이득 보상 회로를 도시한다. 이득 회로(B3)는 이득 계수(g)로 지칭되는 이득 제어 신호와, 소정의 동적 범위 및 대역폭을 가지며 이득 제어된 아날로그 신호(S3)를 아날로그-디지털 변환기(B1)에 공급하는 아날로그 입력 신호(S1)를 수신한다. 이득 회로(B3)는 보통 감쇠 회로이다. 이 감쇠 회로는 2의 멱수인 계수로 아날로그 입력 신호(S1)를 감쇠시키는 다수의 감쇠기(20,2-1,2-n으로 표시됨)를 포함할 수 있다. 다른 계수를 사용할 수 있다. 다중화기(M1)는 이득 계수(g)에 맞는 감쇠기 출력 신호(들)를 선택한다. ADC(B1)는 이득 제어된 아날로그 입력 신호(S3)를 디지털 신호(S4)로 변환한다.
검출 회로(B2)는 디지털 신호(S4)의 현재의 신호 레벨을 연속적으로 체크하고 이 레벨을 ADC(B1)의 최대 허용가능한 입력-레벨과 비교한다. 디지털 신호(S4)의 레벨이 최대 허용가능 레벨에 근접하는 경우, 검출 회로(B2)는 이득 회로(B3)의 동일한 감쇠 계수를 얻도록 이득 계수(g)를 적응시킨다. 감쇠 회로(B3)에 의해 도입된, 디지털 신호(S4)인 ADC(B1) 출력 신호의 스케일링은 이후에 디지털 이득 제어기(B10)에 의해 보상되며 이 이득 제어기는 디지털 신호(S4)를 동일한 계수(g)만큼 증폭하여 가능한 일정한 진폭을 갖는 디지털 출력 신호(S2)를 얻는다.
디지털 이득 제어기(B10)의 효과적인 구현을 위해, 흔히 감쇠 회로(B3)는 2의 멱수인 위에서 설명한 고정된 감쇠 계수 세트를 포함하며, 따라서 6dB의 배수의 감쇠를 야기하다. 디지털 이득 제어기(B10)는 디지털 워드의 비트를 한 비트씩 간단히 시프팅함으로써 디지털 신호(S4)의 진폭을 6dB의 단계로 증가시킨다. 사실, 보다 일반적으로, 감쇠 계수(g)는 디지털 이득 제어기(B10)에서 감쇠-계수(디지털 이득 제어기(B10)에서 2의 멱수로 표시됨) 선택(다중화기(M2)에 의한)을 결정한다.
감쇠 회로(B3)의 감쇠 계수(g)의 스위칭은 거의 동시에 발생하여 이득 제어된 아날로그 신호(S3)의 단계식 진폭 변화를 야기한다. 예를 들어 ADC(B1)인 시스템에 고유하게 존재하는 대역폭 한계로 인해, 이 단계는 널리 확장되고, 소정의 지연(TD)(도 2 참조) 이후, 단계는 디지털 신호(S4)의 비교적 느린 과도기(TR)를 야기한다. 지연(TD) 및 과도기(TR) 외에, 유사한 설계시 프로세스 확장 및 비-이상성(non-idealities)으로 인해 이상적인 감쇠로부터 설정에 따라 달라지는 편차(setting-dependent deviation)(E)가 존재한다. 이러한 간단한 이득 보상 회로에 있어서, 감쇠는 단계적으로 보상되고 디지털 출력 신호(S2)는 일시적으로 왜곡된다. 이것은 도 2에 도시되어 있다.
애플리케이션에 따라, 이들 모든 왜곡은 원치 않는 그리고 현저한 아티팩트를 야기한다. 예를 들어, AM-수신의 경우, 이들 왜곡은 출력 오디오 신호에 필터링 또는 억제되어야 하는 클릭-노이즈를 야기하며, 따라서 낮은 오디오 품질을 야기하다. 이러한 결과는 AGC 스위치가 주기적으로 또는 소정의 주기를 갖고 스위칭되는 경우에 악화될 수 있다.
도 2는 간단한 이득 보상 회로의 동작을 설명하는 신호를 도시한다. 도 2(a)는 순간(t1)에서 거의 단계식으로 증가하는 이득 계수(g)를 도시한다. 이것은 이득 제어된 아날로그 신호(S3)의 진폭이 사전결정된 양만큼 감쇠되어야 하는 이득 회로(B3), 및 디지털 신호(S4)의 진폭을 동일한 양만큼 증가시켜야 하는 디지털 이득 제어기(B10)를 나타낸다. 도 2(b)는 이득 제어된 아날로그 신호(S3)의 진폭의 단계식 감소를 도시한다. 도 2(c)는 이득 제어된 아날로그 신호(S3)의 진폭의 단계에 응답하여 디지털 신호(S4)의 변화를 도시한다. 디지털 신호(S4)의 진폭은 순간(t2)에서 감소를 시작하는데, 이 순간(t2)은 이득 제어된 아날로그 신호(S3)가 감소하는 순간(t1)보다 이후인 지연 시간(TD)이다. 과도기(TR)(전이(TR)로도 지칭됨) 동안, 디지털 신호(S4)의 진폭은 그의 최종 레벨로 감소한다. 순간(t3)에 도달한 최종 레벨은 예상 레벨에 대해 오프셋 또는 에러(E)를 가질 수 있다. 도 2(d)는 보상된 디지털 신호(S2)를 도시한다. 도 2(a)의 이득 계수는 디지털 신호(S4)가 이득 제어된 아날로그 신호(S3)의 단계식 변화로 인하여 변경되지 않는 순간(t1)에서 디지털 이득 제어기(B10)의 이득을 확대함으로써 디지털 신호(S4)를 보정한다. 따라서, 보상 디지털 신호(S2)의 진폭은 너무 크다. 순간(t2)에서, 보상 디지털 신호(S2)의 너무 큰 진폭은 디지털 신호(S4)의 진폭 감소로 인하여 감소되기 시작한다. 순간(t3) 이후, 원하는 레벨(DL)이 달성되고, 에러(E)만이 존재할 것이다.
불완전한 보상으로 인하여, 순간(t1)에서 순간(t3)까지 너무 높은 진폭의 보상 진폭 신호가 발생한다. 이러한 왜곡은 오디오 시스템에서 청취가능할 것이다. 너무 낮은 진폭의 보상 디지털 신호는 단계가 반대 방향에서 발생하는 경우에 발생할 것이다.
도 3은 본 발명의 일 실시예에 따른 이득 보상 회로의 블록도이다.
이득 회로(B3)는 이득 계수(g)로 지칭되는 이득 제어 신호 및 아날로그 입력 신호(S1)를 수신하고, 이득 제어된 아날로그 신호(S3)를 아날로그-디지털 변환기(B1)에 공급한다. 이득 회로(B3)는 도 1에서 설명한 이득 회로(B3)와 동일하다. ADC(B1)는 이득 제어된 아날로그 입력 신호(S3)를 디지털 신호(S4)로 변환한다.
검출 회로(B2)는 디지털 신호(S4)의 현 신호 레벨을 연속적으로 체크하고 이 레벨을 ADC(B1)의 최대 허용가능 입력-레벨과 비교한다. 디지털 신호(S4)의 레벨이 최대 허용가능 레벨에 도달하는 경우, 검출 회로(B2)는 감쇠 회로(B3)의 동일한 감쇠 계수(g)를 얻도록 이득 계수(g)를 적응시킨다. 감쇠 회로(B3)에 의해 제공되는, 디지털 신호(S4)인 ADC(B1) 출력 신호의 스케일링은 이후에 디지털 이득 제어기(B10)에 의해 보상된다. 보상 회로(B5)는 이득 계수가 변경되는 시기 및 그 양에 대한 정보를 포함하는 이득 계수(g) 및 디지털 이득 계수(dg)의 시간 변화를 결정하는 파라미터(DL,TR,DV) 모두에 기초하여 디지털 이득 계수(dg)를 결정한다. 디지털 이득 제어기(B10)는 디지털 이득 계수(dg)에 의해 결정된 계수로 디지털 신호(S4)의 이득을 제어하여 입력 신호가 달라지는 경우에 실질적으로 일정한 또는 보다 정확하게 정의되는 진폭, 즉 실질적으로 방해를 받지 않는 진폭을 갖는 디지털 출력 신호(S2)를 얻는다.
본 발명의 바람직한 실시예에 따른 보상 회로의 주요 사상은 도 1 및 도 2에서 설명한 간단한 보상에 대해 기술한 비-이상성을 거의 완벽하게 보상하는 이득 보상을 구현하는 것이다. 대체적으로, 거의 완벽한 보상은 보상된 디지털 신호(S2)의 아티팩트를 실질적으로 제거하도록 디지털 이득 제어기(B10)의 이득을 시간에 따라 변화시킴으로써 얻어진다.
보상 회로(B5)는 프로세싱 체인에서 이득 보상이 수행되는 지점에서 보여지는 모든 왜곡에 보완적인 디지털 이득 계수(dg)를 생성한다. 이 디지털 이득 계수(dg)는 디지털 이득 제어기(B10)에 대한 보상 신호로서 사용된다. 대체적으로, 바람직한 최적의 보상 기법에 있어서, 디지털 이득 계수(dg)는 이득 계수(g), 지연(TD), 전이(TR)의 전이 특성 및 에러(E)에 기초하여 결정된다. 따라서, 보상 회로(B5)는 프로그램가능 지연, 시작-이득, 최종-이득 및 전이 특성에 따라 디지털 이득(dg)을 생성한다. 따라서, 본 발명에 따른 디지털 이득은 이득 계수의 변화와 동시에 일어나는 단계식 보상이 아니지만, 적어도 지연, 변화 값, 또는 정적 에러 보상 성분을 갖는다.
디지털 이득 제어기(B10)는 도 1에서 설명한 것과 동일할 수 있다.
도 4는 도 3에 도시된 이득 보상 회로의 동작을 설명하는 신호를 도시한다. 도 4(a)는 순간(t1)에서 감쇠 계수(gk)에서 계수(gi)로 전환되는 이득 계수(g)를 도시한다. ADC B1 입력 신호인 이득 제어된 아날로그 신호(S3)는 도 4(b)에 도시되어 있는 감쇠 회로(B3)의 새로운 설정에 거의 즉각적으로 응답한다. 이 새로운 설정은 설정에 따라 달라지는 편차(E)만큼 이상적인 감쇠로부터 편차를 갖는다. ADC(B1)에 의한 아날로그-디지털 변환은 프로세싱 지연(TD)을 도입한다. 이득 보상 회로(B5)는 도 4(d)에 도시되어 있는 디지털 이득 계수(dg)를 생성한다. 디지털 이득 계수(dg)는 순간(t1)보다 이후에 있는 지연 시간(TD)인 순간(t2)에서 증가를 시작한다. 디지털 이득 계수(dg)는 보상되지 않은 경우 디지털 신호(S4)의 진폭 에러의 대응 곡선에 보완적인 곡선을 따른 순간(t3)까지 감소한다. 순간(t3) 이후, 디지털 이득 계수(dg)는 에러(E)를 보상하기에 적절한 값을 갖는다. 왜곡은 도 4(e)에 도시되어 있는 보상된 디지털 신호(S2)에서 거의 완벽하게 보상된다. 모든 측면이 보상되도록 요구되지는 않는다. 보상된 디지털 신호(S4)는 에러(E)가 완전히 보상되지 않는 경우에도 종래 기술에서보다 덜 왜곡된 진폭을 갖는다. 과도기 동안에도 완벽하게 보상되는 것이 요구되지는 않는다. 과도기 동안 최적 곡선의 개략적인 평가는 종래 기술보다 보상 회로의 동작을 개선할 것이다. 종래 기술보다 나은 개선은 지연 시간(TD), 과도기(TR), 또는 에러(E)의 영향 중 적어도 하나가 적어도 소장의 범위까지 보상되는 경우에도 달성된다.
과도기(TD) 동안 디지털 이득(dg)의 곡선의 형상은 바람직하게 메모리(도시되어 있지 않음)로부터 취득되는 둘 이상의 값/시간 쌍의 선형 보간에 의해 얻어질 수 있다. 보다 높은 차수의 보간을 통해 보다 나은 정확성이 달성될 수 있다. 이와 달리, 테이블 룩업 또는 라인-드로잉 알고리즘과 같은 잘 알려져 있는 방법은 정확성과 노력 간의 거래에 따라 사용될 수 있다.
바람직하게, 과도기(TR) 동안 디지털 이득 계수(dg)가 변화, 지연 기간(TD)의 지속기간, 및 설정에 따라 달라지는 편차 또는 에러(E)를 결정하는 모든 파라미터는 사용자에 의해 프로그래밍이 가능하다.
도 5는 본 발명에 따른 이득 보상 회로의 실시예의 블록도이다.
이득 회로(B3)는 이득 계수(g)로 지칭되는 이득 제어 신호 및 아날로그 입력 신호(S1)를 수신하고 이득 제어된 아날로그 신호(S3)를 아날로그-디지털 변환기(B1)에 공급한다. ADC(B1)는 디지털 이득 계수(dg)를 수신하는 입력부를 더 포함하고 이득 제어된 아날로그 입력 신호(S3)를 이득 보상된 디지털 신호(S2)로 변환한다. 검출 회로(B2)는 보상된 디지털 신호(S2) 및/또는 이득 제어된 아날로그 신호(S3)의 현 신호 진폭을 연속적으로 체크하여 이득 계수(g)를 결정한다. 보상 회로(B5)는 이득 계수(g), 및 과도기(TR) 동안 이득 변화의 형상에 대한 지연 기간(TD)의 지속기간의 파라미터, 및 에러(E)에 기초하여 디지털 이득 계수(dg)를 결정한다.
ADC(B1)에서의 이러한 디지털 이득 제어는 특히 기준이 제어될 수 있는 ADC와 관련이 있다.
도 6은 본 발명에 따른 이득 보상 회로의 실시예의 블록도이다.
제어가능한 가변 이득 회로(B3)는 이득 계수(g), 아날로그 입력 신호(S1)를 수신하고 이득 제어된 아날로그 신호(S3)를 아날로그-디지털 변환기(B1)에 공급하며, 이 변환기는 이득 제어된 아날로그 신호(S3)를 디지털 신호(S4)로 변환한다. 검출 회로(B2)는 디지털 신호(S4) 및/또는 이득 제어된 아날로그 신호(S3)의 현 신호 진폭을 연속적으로 체크하여 이득 계수(g)를 결정한다. 디지털 프로세싱 회로(B11)는 디지털 신호(S4)를 수신하고 처리된 디지털 신호(S5)를 디지털 이득 제어기(B10)에 공급하여 보상된 디지털 신호(S2)를 얻는다. 보상 회로(B5)는 이득 계수(g), 및 과도기(TR) 동안 이득 변화의 형상에 대한 지연 기간(TD)의 지속기간의 파라미터, 에러(E) 및 프로세싱 회로(B11)에서의 프로세싱에 기초하여 디지털 이득 계수(dg)를 결정한다. 디지털 이득 계수(dg)는 디지털 이득 제어기(B10)에 제공되어 처리된 디지털 신호(S5)의 진폭을 제어한다. 디지털 프로세싱 회로(B11)는 디시메이션 필터링(decimation filtering)을 수행할 수 있다.
아날로그 영역에서 이득 회로(B3)에 의한 이득 변화의 보상은 디지털 영역에서 디지털 프로세싱 회로(B11) 뒤에서 보상된다. 이것은 디지털 프로세싱 회로(B11)가 샘플 레이트 다운-컨버터, 또는 디시메이션 필터를 포함하는 경우, 보상은 보다 낮은 샘플 레이트를 갖는 신호에 대해 수행된다는 장점을 갖고 있다.
도 7은 본 발명에 따른 이득 보상 회로의 실시예의 블록도이다.
제어가능한 가변 이득 회로(B3)는 이득 계수(g), 아날로그 입력 신호(S1)를 수신하고 이득 제어된 아날로그 신호(S3)를 아날로그-디지털 변환기(B1)에 공급하며, 이 변환기는 이득 제어된 아날로그 신호(S3)를 디지털 신호(S4)로 변환한다. 검출 회로(B2)는 디지털 신호(S4) 및/또는 이득 제어된 아날로그 신호(S3)의 현 신호 진폭을 연속적으로 체크하여 이득 계수(g)를 결정한다. 디지털 이득 제어기(B12)는 디지털 신호(S4)를 수신하여 중간 보상된 디지털 신호(S6)를 공급한다. 디지털 프로세싱 회로(B11)는 중간 보상된 디지털 신호(S6)를 수신하고 처리된 디지털 신호(S5)를 디지털 이득 제어기(B10)에 공급하여 보상된 디지털 신호(S2)를 얻는다. 보상 회로(B14a)는 이득 계수(g), 및 과도기(TR) 동안 이득 변화의 형상에 대한 지연 기간(TD)의 지속기간의 파라미터, 및 에러(E)에 기초하여 디지털 이득 계수(dga)를 결정한다. 디지털 이득 계수(dga)는 디지털 이득 제어기(B12)에 제공되어 디지털 신호(S4)의 진폭을 제어한다. 보상 회로(B14b)는 이득 계수(g), 및 과도기(TR) 동안 이득 변화의 형상에 대한 지연 기간(TD)의 지속기간의 파라미터, 에러(E), 및 프로세싱 회로(B11)의 프로세싱에 기초하여 디지털 이득 계수(dgb)를 결정한다. 디지털 이득 계수(dgb)는 디지털 이득 제어기(B10)에 제공되어 디지털 신호(S5)의 진폭을 제어한다.
이제 아날로그 영역에서 이득 회로(B3)에 의한 이득 변화의 보상은 디지털 영역에서 디지털 프로세싱 회로(B11) 뒤에서 부분적으로 직접적으로 보상되고, 디지털 프로세싱 회로(B11) 뒤에서 부분적으로 보상된다. 이것은 디지털 프로세싱 회로(B11)가 샘플 레이트 다운-컨버터, 또는 디시메이션 필터를 포함하는 경우, 보상은 보다 낮은 샘플 레이트를 갖는 신호에 대해 수행된다는 장점을 갖고 있다.
도 8은 본 발명에 따른 보상 회로의 실시예를 도시한다.
보상 회로(B5,B14a,B14b)는 지연 회로(B6), 파형 생성 회로(B7), 레벨 적응 회로(B8) 및 결합 회로(B9)를 포함한다.
지연 회로(B6)는 이득 계수(g) 및 지연 파라미터(DL)를 수신하여 지연 시간(TD)을 공급한다. 지연 시간(TD)은 이득 계수(g)가 변경되는 순간보다 이후인 지연 시간(TD)의 순간을 나타낸다. 지연 시간(TD)의 지속기간은 지연 파라미터(DL)에 의해 결정된다. 지연 파라미터는 메모리에 저장될 수 있다.
파형 생성 회로(B7)는 디지털 이득(dg)이 과도기(TR) 동안 변경되어야 하느냐에 따라 파형 정보(WF)를 정의하는 적어도 하나의 파형 파라미터(WP) 및 이득 계수(g)를 수신한다. 파형 생성 회로(B7)는 적어도 과도기의 시작을 나타내는 타이밍 정보(TI)를 지연 회로(B6)로부터 수신할 수 있다. 파형 파라미터(WP)는 과도기의 지속기간 및 이득 계수(g)가 변하는 순간에 대한 과도기의 시작에 대한 타이밍 정보를 포함할 수 있다. 파형 파라미터(WP)는 원하는 파형 정보(WF)를 결정하는 하나 이상의 값을 더 포함한다. 이득 계수(g)는 디지털 이득이 달라져야 하는 필요로 하는 양, 및 아날로그 영역에서의 이득이 변경되는 순간에 대한 정보를 제공한다. 그러나, 이러한 타이밍 순간은 타이밍 정보에 제공되는 바와 같이 사용될 수 없다. 파형 생성 회로(B7)는 존재한다면 프로세싱 회로(B11)의 영향에 대해 보상하기 위해 필요한 보정에 대한 정보를 수신할 수 있다.
레벨 적응 회로(B8)는 델타 이득 계수(DV) 및 이득 계수(g)를 수신하여 디지털 이득(dg)이 변경되어야 하는 양, 및 아날로그 영역에서 이득이 변경되어야 하는 순간을 결정한다. 델타 이득 계수(DV)는 과도기(TR) 이후 완벽한 보상을 얻기 위해 필요한 오프셋 값 또는 에러 정보를 나타낸다. 타이밍 정보(이득 계수(g) 또는 지연 회로(B6)로부터 얻어짐)는 과도기(TR) 동안 또는 그 후에 이러한 보상을 활성화하기 위해 사용될 수 있다.
결합 회로(B9)는 지연 파라미터(DL), 파형 정보(WF) 및 에러 정보를 결합하여 시변 디지털 이득 또는 디지털 이득 계수(dg)를 얻는다.
도 9는 본 발명에 따른 자동 조정 회로의 실시예를 도시한다. 도 9에 도시된 회로는 도 3에 도시된 회로에 기초한다. 자동 조정 회로(B13) 및 스위치(SW)가 추가된다. 자동 조정 회로(B13)는 보상된 디지털 신호(S2)를 수신하고, 스위치 제어 신호(SWS)를 스위치(SW)에, 파라미터(DL,TR 및 OV)를 보상 회로(B5)에, 그리고 제어 신호(AG)를 이득 회로(B3) 및 보상 회로(B5)에 공급한다.
조정 기간 동안, 자동 조정 회로(B13)는 먼저 파라미터(DL, TR 및 OV)를 설정한다. 그 다음으로, 자동 조정 회로(B13)는 사전결정된 레벨의 참조 신호(RS)를 아날로그 신호(S1)로서 제어가능한 가변 이득 회로(B3)에 공급하는데, 그 이유는 스위치(SW)가 도시되어 있는 위치로 있기 때문이다. 그런 다음, 자동 조정 회로(B13)는 이득 회로(B3) 및 디지털 이득 제어기(B10)의 이득이 변경되어야 하는 순간을 나타내는 정보(AG)를 이득 회로(B3) 및 보상 회로(B5)에 제공한다. 이득 회로(B3) 및 보상 회로(B5)에 정보(AG)를 직접 공급하는 대신, 이 정보(AG)는 이득 계수(g)를 제어할 수 있다. 이제, 자동 조정 회로(B13)가 보상된 디지털 신호(S2)의 진폭을 평가한다.
보상된 디지털 신호(S2)의 진폭이 시간에 따라 충분히 일정하다면, 사용되는 파라미터(DL, TR 및 OV)는 저장되고 정상적인 동작이 재개된다. 정상적인 동작 동안, 스위치(SW)는 도 9에 도시되어 있는 위치에 있지 않고, 자동 조정 회로는 동작하지 않는다.
보상된 디지털 신호(S2)의 진폭이 시간에 따라 충분히 일정하지 않다면, 자동 조정 회로(B13)는 파라미터(DL, TR 및 OV)의 하나 이상을 변경하고 조정 싸이클을 재개하다. 자동 조정 회로(B13)는 이득 계수(g)의 변화에 응답하여 실질적으로 일정한 보상된 디지털 신호(S2)를 얻기 위해 필요한 만큼 자주 조정 싸이클을 반복한다. 마지막 조정 싸이클의 끝에서, 발견된 최적의 파라미터(DL, TR 및 OV)는 정상적인 동작 단계 동안에 사용되기 위해 저장된다.
최적의 파라미터(DL, TR 및 OV)를 찾기 위해 여러 전략이 사용될 수 있다. 예를 들어, 보상된 디지털 신호가 필요로 하는 레벨로부터 벗어나는 순간을 결정한다. 예를 들어, 이득 계수(g)가 변경되는 순간 근처에서 이탈이 발생하는 경우, 파라미터(DL)는 보다 긴 지연 시간(TD)을 얻도록 적응되어야 하고, 이 순간 이후 에러가 존재하는 시간이 길다면, 파라미터(OV)는 에러(E)를 낮추도록 변경되어야 한다. 나머지 에러는 과도기 동안 편차를 샘플링함으로써 또한 파라미터(TR)의 샘플링 값을 사용함으로써 최소화될 수 있다.
본 발명의 일반적인 문맥은 각종 애플리케이션, 예를 들어 라디오 수신기, 유선 통신, 데이터 송수신기 등에 사용되는 아날로그-디지털 변환기와 결합되는 자동 이득 제어의 기술이다.
구현의 예가 이제 이하에서 설명된다. 설명되는 보상 회로 또는 대응하는 보상 방법은 자동차-오디오 애플리케이션에 대해 디지털 구현된 아날로그 방송 AM/FM 라디오 수신기의 문맥에서 테스트-칩 상에 하드웨어로 구현되었다. 하드웨어-효율적인 해결를 위해, 단일-비트 시그마-델타 ADC가 사용된다. 테스트-칩은 4개의 감쇠기 소자 세트를 포함한다. 디지털 이득 보상은 시스템에서 가능한 일찍 수행되고, ADC의 비트-스트림에 대해 즉각적으로 수행된다. 이것은 하드웨어 노력이 적다는 장점을 갖고 있는데, 그 이유는 이득 보상은 다중-비트-버스 대신에 하나의 단일-비트에 대해 이루어져 명백한 곱셈에 대한 필요성을 제거하기 때문이다. 과도기(TR) 동안 보상하기 위해, 나머지 교란이 청취가능하지 않다는 점에서 우수한 성능을 제공하도록 하는 선형 보간이 제시되었다. 사용자 프로그램가능 파라미터(DL,TR 및 OV)는 제각각 지연 기간(TD)의 지속기간, 과도기(TR) 동안 디지털 이득의 선형 보간된 파형의 슬로프, 및 네 개의 감쇠기 소자 의존적인 이득 편차(E)이다.
이러한 보상 방법은 예를 들어 후속하는 애플리케이션, 즉 예를 들어 자동차-라디오, 휴대용 전화기, 휴대용 라디오 등의 집적 회로에, RF-,LF-, 및 기저대역 프로세싱, 및 오디오(HiFi) 장비에서 ADC 및 스텝형 AGC를 사용하는 일반적인 애플리케이션에 사용될 수 있다. 이 보상 방법은 또한 ADC를 구비하지 않은 시스템에 유용할 수 있다. 보통, 제한된 동적 범위를 갖는 프로세싱 회로가 사용된다. 이 동적 범위는 인가되는 전력 공급 전압에 의해 제한된다. 특히, 회로가 집적 회로에 통합되는 경우, 이들 회로의 동적 범위는 비교적 낮은 공급 전압으로 인해 상당히 제한될 수 있다. 이러한 프로세싱 회로의 입력 신호의 진폭은 프로세싱 회로에 선행하는 제 1 이득 제어 회로에 의해 제어된다. 제 1 이득 제어 회로의 결과는 출력 신호의 진폭을 복원하도록 프로세싱 회로의 출력 신호에 대해 동작하는 제 2 이득 제어 회로를 제공함으로써 실질적으로 보상된다.
위에서 설명한 실시예는 본 발명을 제한하기보다는 예시적일 뿐이고, 당업자라면 첨부된 청구항의 범주를 벗어나지 않고서 다수의 다른 실시예를 설계할 수 있을 것이다.
청구항에서, 괄호 사이에 배치된 임의의 참조 부호는 청구항을 제한하는 것으로 해석되어서는 안된다. "포함한다"라는 동사의 사용 및 그 활용은 청구항에 기재된 것 이외의 소자 또는 단계의 존재를 배제하는 것은 아니다. 요소 앞의 "하나의"라는 단어는 이러한 요소의 복수 존재를 배제하는 것은 아니다. 본 발명은 몇몇 별개의 소자를 포함하는 하드웨어 수단 및 적절히 프로그램된 컴퓨터를 통해 구현될 수 있다. 몇몇 수단을 나열하는 장치 청구항에 있어서, 이들 몇몇 수단은 하나 및 동일한 항목의 하드웨어로 구현될 수 있다. 소정의 수단들이 서로 상이한 종속항에 인용되고 있다는 사실이 이들 수단들의 조합이 유리하게 사용될 수 없다는 것을 나타내는 것은 아니다.

Claims (18)

  1. 사전결정된 제한된 동적 범위를 갖는 프로세싱 회로(B1;B1,B11)와, 자동 이득 제어 회로를 포함하는 디바이스에 있어서,
    제 1 이득 계수(g)를 결정하는 이득 결정 회로(B2)와,
    상기 제 1 이득 계수(g)로 입력 신호(S1)의 진폭을 제어하여 이득 제어된 신호(S3)를 상기 프로세싱 회로(B1;B1,B11)에 공급하는 제 1 이득 제어기(B3)와,
    상기 제 1 이득 계수(g)에 기초하는 제 2 이득 계수(dg) 및 상기 제 2 이득 계수(dg)의 시간 변화를 정의하는 입력 파라미터(DL,TR,DV)를 결정하는 보상 회로(B5)와,
    상기 프로세싱 회로(B1;B1,B11)의 출력 신호 및 상기 제 2 이득 계수(dg)를 수신하여 상기 제 1 이득 계수(g)의 변화로 인한 상기 이득 제어된 신호(S3)의 진폭 변화에 대하여 실질적으로 보상된 보상 출력 신호(S2)를 얻는 제 2 이득 제어기(B1;B10)
    를 포함하는 디바이스.
  2. 제 1 항에 있어서,
    상기 프로세싱 회로(B1;B1,B11)는 상기 이득 제어된 신호(S3)를 디지털 신호(S4;S2)로 변환하는 아날로그-디지털 변환기(B1)를 포함하되, 상기 프로세싱 회로(B1;B1,B11)의 상기 출력 신호는 디지털 신호(S4)이고, 상기 보상된 출력 신호(S2)는 보상된 디지털 신호(S2)인 디바이스.
  3. 제 2 항에 있어서,
    상기 이득 결정 회로(B2)는 상기 이득 제어된 신호(S3) 및/또는 상기 디지털 신호(S4)를 수신하는 입력부 및 상기 제 1 이득 계수(g)를 공급하는 출력부를 갖되, 상기 제 1 이득 계수(g)는 상기 아날로그-디지털 변환기(B1)의 동작 범위에 맞는 상기 이득 제어된 신호(S3)의 상기 진폭을 얻도록 결정되는 디바이스.
  4. 제 3 항에 있어서,
    상기 이득 결정 회로(B2)는 상기 제 1 이득 계수(g)를 단계식으로 적응시키도록 배열되는 디바이스.
  5. 제 4 항에 있어서,
    상기 단계는 2의 멱수를 포함하는 디바이스.
  6. 제 1 항에 있어서,
    상기 보상 회로(B5)는 상기 제 1 이득 계수(g)의 상기 변화에 응답하여 상기 제 2 이득 계수(dg)의 변화의 시작 순간을 지연시켜 상기 이득 제어된 신호(S3)와 상기 보상된 출력 신호(S2) 사이의 시간 지연(TD)을 야기하는 상기 프로세싱 회로(B1;B1,B11)의 프로세싱 시간을 실질적으로 보상하는 지연 회로(B6)를 포함하는 디바이스.
  7. 제 1 항에 있어서,
    상기 보상 회로(B5)는 상기 제 2 이득 계수(dg)의 상기 시간 변화의 파형(WF)을 생성하는 파형 생성 회로(B7)를 포함하는 디바이스.
  8. 제 7 항에 있어서,
    상기 파형 생성 회로(B7)는 대역폭 제한 회로, 또는 선형 보간 회로, 또는 보다 높은 차수의 보간 회로, 또는 테이블 룩업 회로, 또는 라인 드로잉 알고리즘 회로를 포함하는 디바이스.
  9. 제 1 항에 있어서,
    상기 보상 회로(B5)는 상기 제 2 이득 계수(dg)의 DC-오프셋을 생성하여 상기 보상된 출력 신호(S2)의 정적 레벨 편차(E)를 실질적으로 보상하는 레벨 적응 회로(B8)를 포함하는 디바이스.
  10. 제 2 항에 있어서,
    상기 아날로그-디지털 변환기(B1)는 단일 비트 시그마-델타 유형을 갖는 디바이스.
  11. 제 2 항에 있어서,
    상기 아날로그-디지털 변환기(B1)는 상기 디지털 신호(S4)의 이득을 제어하여 상기 보상된 디지털 신호(S2)를 공급하는 제 2 이득 제어기(B1;B10)를 포함하는 디바이스.
  12. 제 2 항에 있어서,
    상기 제 2 이득 제어기(B1;B10)는 상기 아날로그-디지털 변환기(B1)에 의해 공급된 상기 디지털 신호(S4)의 상기 이득을 제어하도록 배열되는 디바이스.
  13. 제 2 항에 있어서,
    상기 프로세싱 회로(B1;B1,B11)는 상기 아날로그-디지털 변환기(B1)에 의해 공급된 상기 디지털 신호(S4)를 처리하여 처리된 디지털 신호(S5)를 얻는 디지털 프로세싱 회로(B11)를 포함하고, 상기 제 2 이득 제어기(B10)는 상기 제 2 이득 제어기(dg)로 상기 처리된 디지털 신호(S5)의 이득을 제어하도록 배열되는 디바이스.
  14. 제 13 항에 있어서,
    상기 아날로그-디지털 변환기(B1) 및 상기 디지털 프로세싱 회로(B11) 사이에 배열된 디지털 이득 제어기(B12)를 더 포함하되, 상기 디지털 이득 제어기(B12)는 또 다른 디지털 이득 계수(dga)에 의해 제어되는 디바이스.
  15. 제 1 항에 있어서,
    자동 조정 회로(B13)를 더 포함하되, 상기 회로는 테스트 기간(TP) 동안,
    상기 입력 신호(S1)로서 공급되는 기준 신호(RS)를 생성하는 단계와,
    상기 제 1 이득 계수(g)를 사전결정된 양으로 적응시키는 단계와,
    제 1 세트의 입력 파라미터(DL,TR,DV)를 제공하는 단계와,
    상기 보상된 출력 신호(S2)의 진폭 변화가 발생하는지를 체크하는 단계와,
    상기 보상된 출력 신호(S2)의 진폭에 대한 변화가 실질적으로 일어나지 않을 때까지 상기 입력 파라미터(DL,TR,DV)의 적어도 하나를 적응시키는 단계와,
    끝으로, 결정된 상기 입력 파라미터(DL,TR,DV)를 정상 동작 동안에 사용하기 위해 저장하는 단계
    를 반복하도록 배열되는
    디바이스.
  16. 사전결정된 제한된 동적 범위를 갖는 프로세싱 회로(B1;B1,B11)를 포함하는 디바이스에서 자동 이득 제어를 하는 방법에 있어서,
    제 1 이득 계수(g)를 결정하는 단계(B2)와,
    상기 제 1 이득 계수(g)로 입력 신호(S1)의 진폭을 제어하여 상기 프로세싱 회로(B1;B1,B11)에 이득 제어된 신호(S3)를 공급하는 단계(B3)와,
    상기 제 1 이득 계수(g)에 기초한 제 2 이득 계수(dg) 및 상기 제 2 이득 계수(dg)의 시간 변화를 정의하는 입력 파라미터(DL,TR,DV)를 결정하는 단계(B5)와,
    상기 제 2 이득 계수(dg)로 상기 프로세싱 회로(B1;B1,B11)의 출력 신호를 제어하여 상기 제 1 이득 계수(g)의 변화로 인한 상기 이득 제어된 신호(S3)의 진폭 변화에 대해 실질적으로 보상된 보상 출력 신호(S2)를 얻는 단계(B1;B10)
    를 포함하는 방법.
  17. 제 16 항에 있어서,
    테스트 기간 동안,
    상기 입력 신호(S1)로서 공급되는 기준 신호(RS)를 생성하는 단계와,
    상기 제 1 이득 계수(g)를 사전결정된 양으로 적응시키는 단계와,
    제 1 세트의 입력 파라미터(DL,TR,DV)를 제공하는 단계와,
    상기 보상된 출력 신호(S2)의 진폭 변화가 발생하는지를 체크하는 단계와,
    상기 보상된 출력 신호(S2)의 진폭에 대한 변화가 실질적으로 일어나지 않을 때까지 상기 입력 파라미터(DL,TR,DV)의 적어도 하나를 적응시키는 단계와,
    끝으로, 결정된 상기 입력 파라미터(DL,TR,DV)를 정상 동작 동안에 사용하기 위해 저장하는 단계
    를 포함하는 자동 조정 단계(B13)를 더 포함하는 방법.
  18. 사전결정된 제한된 동적 범위를 갖는 프로세싱 회로(B1;B1,B11)와, 자동 이득 제어 회로를 포함하는 오디오 장치에 있어서,
    제 1 이득 계수(g)를 결정하는 이득 결정 회로(B2)와,
    상기 제 1 이득 계수(g)로 입력 신호(S1)의 진폭을 제어하여 이득 제어된 신호(S3)를 상기 프로세싱 회로(B1;B1,B11)에 공급하는 제 1 이득 제어기(B3)와,
    상기 제 1 이득 계수(g)에 기초하는 제 2 이득 계수(dg) 및 상기 제 2 이득 계수(dg)의 시간 변화를 정의하는 입력 파라미터(DL,TR,DV)를 결정하는 보상 회로(B5)와,
    상기 프로세싱 회로(B1;B1,B11)의 출력 신호 및 상기 제 2 이득 계수(dg)를 수신하여 상기 제 1 이득 계수(g)의 변화로 인한 상기 이득 제어된 신호(S3)의 진폭 변화에 대하여 실질적으로 보상된 보상 출력 신호(S2)를 얻는 제 2 이득 제어기(B1;B10)
    를 포함하는 오디오 장치.
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