JP4274408B2 - 自動利得制御装置、受信装置及び利得制御方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、閉ループ制御回路によって制御される電圧制御増幅器を備える自動利得制御装置と、この自動利得制御装置を備える受信装置と、電圧制御増幅器の利得を制御する利得制御方法とに関する。
【０００２】
【従来の技術】
自動利得制御（automatic gain control：ＡＧＣ）回路において、増幅器の利得は、閉ループ制御回路によって調整（regulate）される。利得は、増幅器の出力信号の振幅が所定の基準振幅に略等しくなるように制御される。閉ループ制御回路は、増幅器の出力信号の振幅の基準振幅からのずれ（deviation）を対応する利得制御信号に変換する。
【０００３】
自動利得制御装置については、２０００年、アトランタ州、ノーブルパブリッシングコーポレーション（Noble Publishing Corporation）発行、ケー・マククランニング（K.McClaning）及びティー・ビト（T.Vito）著、「ラジオ受信機設計（Radio receiver design）」等にも開示されている。
【０００４】
【発明が解決しようとする課題】
自動利得制御装置の設計においては、閉ループ制御回路の制御速度（control speed）が重要なパラメータとなる。この制御速度を高くすると、利得は高速に調整される。ここで、利得制御の速度が速すぎると、振幅変調が部分的に相殺（compensated）され、信号振幅に歪みが生じる。一方、利得の変化を一定の遅さに抑えると、信号振幅の立ち上がりが飽和誤差を引き起こし、特に、アナログ／デジタル変換器（以下、Ａ／Ｄ変換器という。）が飽和してしまうことがある。
【０００５】
そこで、本発明は上述の課題に鑑みてなされたものであり、本発明の目的は、Ａ／Ｄ変換器が飽和する可能性を低減することができる自動利得制御装置、受信装置及び利得制御方法を提供することである。
【０００６】
【課題を解決するための手段】
上述の課題を解決するために、本発明に係る自動利得制御装置は、閉ループ制御回路により制御される利得によって、電圧制御増幅器入力信号を増幅して、電圧制御増幅器出力信号を生成する電圧制御増幅器と、電圧制御増幅器出力信号の振幅を所定の基準振幅と比較することにより誤差信号を生成する誤差信号生成手段と、誤差信号を電圧制御増幅器の利得を制御する利得制御信号に変換するフォワード制御回路と、電圧制御増幅器出力信号の振幅に基づいて、電圧制御増幅器出力信号の振幅が大きくなると、閉ループ制御回路の制御速度が高くなるように、閉ループ制御回路の制御速度を変化させる制御速度変更手段とを備える。
【０００７】
誤差信号は、電圧制御増幅器出力信号の振幅が基準振幅からどれ程ずれているかを示している。この誤差信号に基づいて、電圧制御増幅器の利得を制御する利得制御信号が生成される。本発明では、従来のように一定の制御速度を用いるのではなく、制御速度は、電圧制御増幅器出力信号の振幅の関数として変化する。電圧制御増幅器出力信号の振幅が小さい場合、制御速度は、低い値に設定される。電圧制御増幅器の利得の調整速度を遅くすることにより、信号歪みを回避できる。このような信号歪みは、利得の調整が振幅変調を相殺するために生じる。電圧制御増幅器出力信号がアナログ／デジタル変換器の飽和領域に近づくと、飽和による誤差が発生する可能性が高くなる。この場合、利得をより高速に低減することが望ましい。そこで、本発明では、電圧制御増幅器出力信号が増大し、飽和領域に近づくと、制御速度を高める。これにより、アナログ／デジタル変換器が飽和することを回避することができる。
【０００８】
誤差信号生成手段は、好ましくは、電圧制御増幅器出力信号の振幅から所定の基準振幅を減算し、又は所定の基準振幅から電圧制御増幅器出力信号の振幅を減算することにより誤差信号を生成する。すなわち、誤差信号は、電圧制御増幅器出力信号の振幅の、その望ましい振幅である基準振幅からのずれを表している。電圧制御増幅器出力信号と基準振幅の差は、利得制御信号を生成するための開始点として適している。
【０００９】
制御速度変更手段は、好ましくは、電圧制御増幅器出力信号の振幅が大きくなると大きくなる換算係数を誤差信号に乗算する乗算器を備える。誤差信号に換算係数を乗算することにより、閉ループ制御回路の調整速度に影響を与えることができる。すなわち、大きな換算係数を選択すると、利得がより速く調整される。すなわち、換算係数を大きくすると、閉ループ制御回路の時定数が小さくなる。逆に、換算係数を小さくすると、閉ループ制御回路の制御速度を遅くすることができる。この場合、閉ループ制御回路の時定数は大きくなる。信号歪みを回避するために、自動利得制御装置の通常動作では、利得の調整速度を遅くする必要がある。ここで、電圧制御増幅器出力信号が一定以上の大きさになると、状況が変化する。この状況では、アナログ／デジタル変換器に飽和が生じないようにするために、利得を速く低減する必要がある。このため、電圧制御増幅器出力信号が一定以上の大きさになると、換算係数を直ちに大きくする。誤差信号に換算係数を乗算することが、閉ループ制御回路の制御速度を変更するための最も容易且つ効果的な手法である。
【００１０】
制御速度変更手段は、好ましくは、電圧制御増幅器出力信号の振幅を所定のブーストオフセットと比較し、電圧制御増幅器出力信号の振幅がブーストオフセットより小さい場合、換算係数を初期値に設定する換算係数決定手段を備える。電圧制御増幅器出力信号がブーストオフセットより小さい場合、利得の調整速度は遅い方がよい。したがって、換算係数は、比較的小さい値である初期値に設定される。
【００１１】
また、制御速度変更手段は、好ましくは、電圧制御増幅器出力信号の振幅を所定のブーストオフセットと比較し、電圧制御増幅器出力信号の振幅がブーストオフセットを超える場合、電圧制御増幅器出力信号の増大に応じて、換算係数を大きくする。電圧制御増幅器出力信号がブーストオフセットを超えると、電圧制御増幅器の利得を速く低減する必要がある。この処理は、換算係数を大きくすることにより実現される。
【００１２】
また、フォワード制御回路は、好ましくは、換算係数により換算された誤差信号を積分する積分器を備える。誤差信号は、電圧制御増幅器出力信号の振幅の、その望ましい振幅である基準振幅からのずれを表している。換算係数が乗算された誤差信号を積分することにより、利得制御信号が生成される。
【００１３】
本発明の好ましい具体例においては、積分器は、誤差信号に正の符号又は負の符号を付して、前の利得制御値に繰り返し加算する加算器を備える。積分器は、換算された誤差信号を繰り返し加算することにより、利得制御信号を生成する。利得制御信号が大きすぎる場合、次の繰返し処理において、利得制御信号に、換算された誤差信号を加算することにより、利得制御信号が小さくされる。一方、利得制御信号が小さすぎる場合、利得制御信号は、次の繰返し処理において、大きくされる。
【００１４】
本発明に係る自動利得制御装置は、好ましくは、アナログ電圧制御増幅器出力信号をデジタル電圧制御増幅器出力信号に変換するアナログ／デジタル変換器を備える。デジタル電圧制御増幅器出力信号は、例えば、絶対値の算出、加算、減算、積分等のデジタル信号処理によってデジタル利得制御信号に変換することができる。
【００１５】
また、本発明に係る自動利得制御装置は、好ましくは、デジタル利得制御信号をアナログ利得制御信号に変換するデジタル／アナログ変換器を備える。電圧制御増幅器の利得は、アナログ電圧によって判定されることがある。この場合、デジタル利得制御信号は、電圧制御増幅器の利得を制御するために、アナログ利得制御信号に変換する必要がある。
【００１６】
本発明の好ましい具体例においては、誤差信号生成手段と、フォワード制御回路と、制御速度変更手段とは、ハードウェアや、デジタルシグナルプロセッサの少なくとも一部として実現される。デジタル処理においては、アナログ回路では実現が非常に難しい処理を比較的容易に実現することができる。このため、閉ループ制御回路の少なくとも一部をデジタル技術によって実現することは有益である。
【００１７】
また、本発明に係る受信装置は、上述の自動利得制御装置を備え、デジタルラジオモンデアル（Digital Radio Mondiale：ＤＲＭ）、デジタルオーディオ放送（Digital Audio Broadcasting：ＤＡＢ）、周波数変調放送及び振幅変調放送のうちの１つの規格に基づくラジオ放送信号を受信する。周波数変調放送及び振幅変調放送では、受信装置は、アナログ信号として送信されてくるラジオ放送信号を受信し、このラジオ放送信号をデジタル的に処理する。デジタルラジオモンデアル、デジタルオーディオ放送は、近年のデジタル信号伝送の標準規格である。
【００１８】
また、上述の課題を解決するために、本発明に係る利得制御方法は、閉ループ制御回路により制御される利得によって、電圧制御増幅器入力信号を増幅して、電圧制御増幅器出力信号を生成する電圧制御増幅器の利得を制御する利得制御方法において、電圧制御増幅器出力信号の振幅を所定の基準振幅と比較することにより誤差信号を生成するステップと、誤差信号を電圧制御増幅器の利得を制御する利得制御信号に変換するステップと、電圧制御増幅器出力信号の振幅に基づいて、電圧制御増幅器出力信号の振幅が大きくなると、閉ループ制御回路の制御速度が高くなるように、閉ループ制御回路の制御速度を変化させるステップとを有する。
【００１９】
【発明の実施の形態】
以下、本発明に係る自動利得制御装置、受信装置及び利得制御方法について、図面を参照して詳細に説明する。
【００２０】
本発明に基づき、電圧制御増幅器（voltage-controlled amplifier：以下、ＶＣＡという。）が閉ループ制御回路によって制御される自動利得制御装置の具体的な構成を図１に示す。自動利得制御装置は、例えば、ラジオ受信機において、復調回路等の後段の機能回路に一定の振幅を有する信号を供給するために使用される。このラジオ受信機は、例えばデジタルラジオモンデアル（Digital Radio Mondiale：ＤＲＭ）、デジタルオーディオ放送（Digital Audio Broadcasting：ＤＡＢ）、周波数変調放送及び振幅変調放送のうちの１つの規格に基づくラジオ放送信号を受信する。周波数変調放送及び振幅変調放送では、受信装置は、アナログ信号として送信されてくるラジオ放送信号を受信し、このラジオ放送信号をデジタル的に処理する。デジタルラジオモンデアル、デジタルオーディオ放送は、近年のデジタル信号伝送の標準規格である。
【００２１】
アンテナ１は、高周波信号２を受信し、この高周波信号２をダウンコンバータ３に供給する。ダウンコンバータ３は、高周波信号２の周波数を中間周波数に変換して、ＶＣＡ入力信号４を生成し、このＶＣＡ入力信号４をＶＣＡ５に供給する。ＶＣＡ５は、アナログ利得制御信号６に基づく利得によって、ＶＣＡ入力信号４を増幅し、アナログＶＣＡ出力信号７を生成し、このアナログＶＣＡ出力信号７をアナログ／デジタル変換器（analog-digital converter：以下、Ａ／Ｄ変換器という。）８に供給する。Ａ／Ｄ変換器８は、アナログＶＣＡ出力信号７をデジタル信号に変換し、デジタルＶＣＡ出力信号９を生成する。Ａ／Ｄ変換器８は、デジタルＶＣＡ出力信号９を受信機内の後段の機能回路１０に供給する。機能回路１０は、例えば、同相信号及び直交信号生成器や復調器等であってもよい。
【００２２】
この自動利得制御装置は、Ａ／Ｄ変換器８が飽和することを回避できるよう、ＶＣＡ５の利得を制御する。デジタルＶＣＡ出力信号９は、絶対値判定器１１に供給され、絶対値判定器１１は、デジタルＶＣＡ出力信号９の振幅を判定し、この振幅を示す振幅信号１２を生成する。デジタルＶＣＡ出力信号９は、負と正の符号のいずれを有していてもよいが、振幅信号１２は、常に正の符号を有する。加算器１３は、ＶＣＡ５の出力信号に対応した振幅信号１２から所定の基準振幅信号１４を減算する。この減算により、加算器１３は、振幅信号１２の基準振幅信号１４からのずれ（deviation）を示す誤差信号１５を生成する。誤差信号１５は、デジタルローパスフィルタ１６によりフィルタリングされ、これによりデジタル利得制御信号１７が生成される。時定数制御回路１９は、時定数１８をデジタルローパスフィルタ１６に供給する。時定数１８は、誤差信号１５に基づいて、デジタル利得制御信号１７をどの程度の速さで変更するかを決定するために使用される。本発明においては、時定数１８は、ＶＣＡ５の出力信号に対応した振幅信号１２の関数である。アナログＶＣＡ出力信号７が比較的小さければ、Ａ／Ｄ変換器８が飽和する可能性は極めて低い。この場合、時定数を大きくし、したがって、ＶＣＡ５、すなわち電圧制御増幅器の利得の変化を遅くする。これにより、アナログＶＣＡ出力信号７が高速に変化することを回避できるため、復号信号又は復調信号における歪みが低減される。
【００２３】
アナログＶＣＡ出力信号７がＡ／Ｄ変換器８の飽和レベルに近づくと、電圧制御増幅器の利得の変化をより高速に変化させる必要が生じる場合がある。すなわち、Ａ／Ｄ変換器８における飽和を回避するために、増幅利得を高速に低下させる必要が生じる場合がある。本発明では、アナログＶＣＡ出力信号７が飽和領域に近づくと、閉ループ制御回路の制御速度（control speed）を高める。この場合、利得制御の速度を速めるために、時定数制御回路１９は、振幅信号１２を監視し、振幅信号１２が大きくなると、時定数１８を小さくする。この時定数１８は、デジタルローパスフィルタ１６に供給される。
【００２４】
デジタル／アナログ変換器（digital-analog converter：以下、Ｄ／Ａ変換器という。）２０は、デジタル利得制御信号１７をアナログ利得制御信号６に変換する。ＶＣＡ５の利得は、アナログ利得制御信号６に基づいて制御される。
【００２５】
図２は、本発明に基づく自動利得制御装置の構成をより詳細に示す図である。アンテナ２１は、高周波信号２２を受信する。ダウンコンバータ２３は、高周波信号２２を中間周波数に変換して、ＶＣＡ入力信号２４を生成し、このＶＣＡ入力信号２４をＶＣＡ（電圧制御増幅器）２５に供給する。ＶＣＡ２５は、アナログ利得制御信号２６に基づいて決定される利得によってＶＣＡ入力信号２４を増幅し、アナログＶＣＡ出力信号２７を生成し、このアナログＶＣＡ出力信号２７をＡ／Ｄ変換器２８に供給する。Ａ／Ｄ変換器２８は、アナログＶＣＡ出力信号２７をデジタル信号に変換して、デジタルＶＣＡ出力信号２９を生成し、このデジタルＶＣＡ出力信号を絶対値判定器３０に供給する。絶対値判定器３０は、デジタルＶＣＡ出力信号２９を評価し、このデジタルＶＣＡ出力信号２９の振幅を示す振幅信号３１を生成する。この振幅信号３１は、時定数制御及び誤差信号の判定の両方に使用される。
【００２６】
加算器３２は、ＶＣＡ２５の出力信号に対応した振幅信号３１から基準振幅を示す基準振幅信号３３を減算する。この減算により、誤差信号３４が生成される。誤差信号３４は、振幅信号３１の基準振幅信号３３からのずれを示している。誤差信号３４が大きい程、増幅利得をより大きく変化させる必要がある。
【００２７】
この誤差信号３４は、乗算器３５を介して、後述するレジスタ４０と加算器４１からなる積分器に供給され、これによりデジタル利得制御信号３９が生成される。乗算器３５は、誤差信号３４に換算係数（scaling factor）３６を乗算し、換算誤差信号（scaled error signal）３７を生成する。積分器は、換算誤差信号３７を積分して、デジタル利得制御信号３９を生成する。
【００２８】
積分器は、前の利得制御値を格納するレジスタ４０と、加算器４１とを備える。ＶＣＡ２５の出力信号に対応した振幅信号３１が基準振幅信号３３より大きい場合、デジタル利得制御信号３９を小さくする必要があるため、換算誤差信号３７は加算器４１に減数として供給される。すなわち、レジスタ４０に保存されている前の利得制御値から換算誤差信号３７を減算することにより、新たな利得制御値が算出される。加算器４１から出力されるデジタル利得制御信号３９は、Ｄ／Ａ変換器４２に供給されるとともに、レジスタ４０に保存される。Ｄ／Ａ変換器４２は、デジタル利得制御信号３９をアナログ利得制御信号２６に変換し、このアナログ利得制御信号２６は、ＶＣＡ２５の利得制御に使用される。ＶＣＡ２５の特性に応じて、加算器４１に供給される換算誤差信号３７に付される符号（＋／−）を変更してもよい。
【００２９】
換算係数３６は、閉ループ制御回路の時定数を決定する。換算係数３６が小さい場合、換算誤差信号３７も小さくなると予想される。この場合、積分器の働きにより変化する利得制御値の変化量は小さい。したがって、換算係数３６が小さい場合、閉ループ制御回路の応答速度は、比較的遅くなる。すなわち、換算係数３６が小さい場合、閉ループ制御回路における時定数は大きくなり、制御速度は低くなる。
【００３０】
一方、換算係数３６が大きくなると、換算誤差信号３７も大きくなる。上述のように、加算器４１は、前の利得制御値から換算誤差信号３７を減算する。この場合、換算係数３６が大きいので、積分器の１回毎の累積により、利得制御値は比較的大きく変化する。したがって、ＶＣＡ２５の出力信号に対応した振幅信号３１は、望ましい基準振幅信号３３に近づくよう速く変化する。このように、換算係数３６が大きい場合、閉ループ制御回路における時定数は小さくなり、制御速度は高くなる。
【００３１】
換算係数３６を算出するために、ＶＣＡ２５の出力信号に対応した振幅信号３１は、所定のブーストオフセット４４に比較される。ブーストオフセット４４は、閉ループ制御回路の動作（behavior）の閾値を定義する。振幅信号３１がブーストオフセット４４より小さい場合、信号歪みを抑制するために、増幅利得の変化は遅くされる。また、振幅信号３１がブーストオフセット４４より大きくなると、直ちに換算係数３６が大きくされ、これにより調整速度が速められる。
【００３２】
振幅信号３１をブーストオフセット４４と比較するために、加算器４３は、振幅信号３１からブーストオフセット４４を減算する。この減算の結果を表す信号は、リミッタ４５に供給される。振幅信号３１がブーストオフセット４４より小さい場合、リミッタ４５の出力信号４６はゼロになる。一方、振幅信号３１がブーストオフセット４４より大きい場合、リミッタ４５は、正の値を有する出力信号４６を出力する。
【００３３】
乗算器４７は、出力信号４６にブースト時定数４８を乗算し、乗算された信号（以下、乗算信号という。）４９を出力する。加算器５０は、この乗算信号と定常状態時定数（static time constant）５１とを加算する。加算器５０は、これにより、換算係数３６を生成し、乗算器３５に供給する。
【００３４】
振幅信号３１がブーストオフセット４４より小さい場合、出力信号４６は、ゼロとなり、したがって、乗算信号４９もゼロとなる。このように、この場合、乗算信号４９は、換算係数３６に影響を与えない。したがって、換算係数３６は、比較的小さなデフォルト値である定常状態時定数５１に等しくなる。これにより、閉ループ制御回路の調整動作は、比較的遅いものとなる。
【００３５】
一方、振幅信号３１がブーストオフセット４４を超えると、リミッタ４５は、ゼロより大きな値を有する出力信号４６を出力する。この値にブースト時定数４８が乗算され、乗算信号４９が生成される。すなわち、ＶＣＡ２５の出力信号に対応した振幅信号３１が大きい場合、乗算信号４９と定常状態時定数５１の両方が換算係数３６に影響を与え、換算係数３６が大きくなる。このため、振幅信号３１がブーストオフセット４４を超えると、閉ループ制御回路の調整速度が直ちに速められる。
【００３６】
なお、絶対値判定器３０〜加算器５０は、例えばハードウェアや、デジタルシグナルプロセッサの一部として実現される。
【００３７】
図３に示すグラフは、Ａ／Ｄ変換器２８の入力振幅に等しい、ＶＣＡ２５の出力信号に対応した振幅信号３１を閉ループ制御回路の時定数の関数として示している。振幅信号３１の値が小さい場合、閉ループ制御回路の時定数は大きくなる。一方、振幅信号３１がブーストオフセット４４より大きくなると、換算係数３６が大きくなり、図３に示すように、閉ループ制御回路の時定数が小さくなる。
【００３８】
【発明の効果】
以上のように、本発明に係る自動利得制御装置は、閉ループ制御回路により制御される利得によって、電圧制御増幅器入力信号を増幅して、電圧制御増幅器出力信号を生成する電圧制御増幅器と、電圧制御増幅器出力信号の振幅を所定の基準振幅と比較することにより誤差信号を生成する誤差信号生成手段と、誤差信号を電圧制御増幅器の利得を制御する利得制御信号に変換するフォワード制御回路と、電圧制御増幅器出力信号の振幅に基づいて、電圧制御増幅器出力信号の振幅が大きくなると、閉ループ制御回路の制御速度が高くなるように、閉ループ制御回路の制御速度を変化させる制御速度変更手段とを備える。これにより、自動利得制御装置内のアナログ／デジタル変換器が飽和する可能性を低減できる。
【００３９】
また、本発明に係る利得制御方法は、閉ループ制御回路により制御される利得によって、電圧制御増幅器入力信号を増幅して、電圧制御増幅器出力信号を生成する電圧制御増幅器の利得を制御する利得制御方法において、電圧制御増幅器出力信号の振幅を所定の基準振幅と比較することにより誤差信号を生成するステップと、誤差信号を電圧制御増幅器の利得を制御する利得制御信号に変換するステップと、電圧制御増幅器出力信号の振幅に基づいて、電圧制御増幅器出力信号の振幅が大きくなると、閉ループ制御回路の制御速度が高くなるように、閉ループ制御回路の制御速度を変化させるステップとを有する。これにより、自動利得制御装置内のアナログ／デジタル変換器が飽和する可能性を低減できる
【図面の簡単な説明】
【図１】本発明を適用した自動利得制御装置の具体的な構成を示すブロック図である。
【図２】本発明を適用した時定数制御を含むデジタル的に制御される自動利得制御装置の構成をより詳細に示すブロック図である。
【図３】時定数とアナログ／デジタル変換器の入力振幅の関係を示すグラフ図である。
【符号の説明】
２１ アンテナ、２２ 高周波信号、２３ ダウンコンバータ、２４ 電圧制御増幅器入力信号、２５ 電圧制御増幅器、２６ アナログ利得制御信号、２７ アナログ電圧制御増幅器出力信号、２８ アナログ／デジタル変換器、２９ デジタル電圧制御増幅器出力信号、３０ 絶対値判定器、３１ 振幅信号、３２ 加算器、３３ 基準振幅信号、３４ 誤差信号、３５ 乗算器、３６ 換算係数、３７ 換算誤差係数、３９ デジタル利得制御信号、４０ レジスタ、４１ 加算器、４２ デジタル−アナログ変換器

Claims (17)

1. 閉ループ制御回路により制御される利得によって、電圧制御増幅器入力信号を増幅して、
   電圧制御増幅器出力信号を生成する電圧制御増幅器と、上記電圧制御増幅器出力信号の振幅を所定の基準振幅と比較することにより誤差信号を生成する誤差信号生成手段と、
   上記誤差信号を上記電圧制御増幅器の利得を制御する利得制御信号に変換するフォワード制御回路と、上記電圧制御増幅器出力信号の振幅に基づいて、該電圧制御増幅器出力信号の振幅が大きくなると、上記閉ループ制御回路の制御速度が高くなるように、該閉ループ制御回路の制御速度を変化させる制御速度変更手段とを備え、
   上記制御速度変更手段は、換算係数を上記誤差信号に乗算する乗算器を含み、
   上記制御速度変更手段は、上記電圧制御増幅器出力信号の振幅を所定のブーストオフセットと比較し、該電圧制御増幅器出力信号の振幅が該ブーストオフセットを超える場合、上記電圧制御増幅器出力信号の増大に応じて、上記換算係数を大きくする、自動利得制御装置。
2. 上記誤差信号生成手段は、上記電圧制御増幅器出力信号の振幅から上記所定の基準振幅を減算し、又は上記所定の基準振幅から上記電圧制御増幅器出力信号の振幅を減算することにより上記誤差信号を生成することを特徴とする請求項１記載の自動利得制御装置。
3. 上記制御速度変更手段は、上記電圧制御増幅器出力信号の振幅を所定のブーストオフセットと比較し、該電圧制御増幅器出力信号の振幅が該ブーストオフセットより小さい場合、上記換算係数を初期値に設定する換算係数決定手段を備えることを特徴とする請求項１記載の自動利得制御装置。
4. 上記フォワード制御回路は、上記換算係数により換算された誤差信号を積分する積分器を備えることを特徴とする請求項１乃至３いずれか１項記載の自動利得制御装置。
5. 上記積分器は、上記誤差信号に正の符号又は負の符号を付して、前の利得制御値に繰り返し加算する加算器を備えることを特徴とする請求項４記載の自動利得制御装置。
6. アナログ電圧制御増幅器出力信号をデジタル電圧制御増幅器出力信号に変換するアナログ／デジタル変換器を備える請求項１乃至５いずれか１項記載の自動利得制御装置。
7. デジタル利得制御信号をアナログ利得制御信号に変換するデジタル／アナログ変換器を備える請求項１乃至６いずれか１項記載の自動利得制御装置。
8. 上記誤差信号生成手段と、上記フォワード制御回路と、上記制御速度変更手段とは、デジタルシグナルプロセッサの少なくとも一部として実現されていることを特徴とする請求項１乃至７いずれか１項記載の自動利得制御装置。
9. 請求項１乃至８いずれか１項記載の自動利得制御装置を備える受信装置。
10. 上記受信装置は、デジタルラジオモンデアル（Digital
    Radio Mondiale：ＤＲＭ）、デジタルオーディオ放送（Digital Audio
    Broadcasting：ＤＡＢ）、周波数変調放送及び振幅変調放送のうちの１つの規格に基づくラジオ放送信号を受信することを特徴とする請求項９記載の受信装置。
11. 閉ループ制御回路により制御される利得によって、電圧制御増幅器入力信号を増幅して、電圧制御増幅器出力信号を生成する電圧制御増幅器の利得を制御する利得制御方法において、
    上記電圧制御増幅器出力信号の振幅を所定の基準振幅と比較することにより誤差信号を生成するステップと、
    上記誤差信号を上記電圧制御増幅器の利得を制御する利得制御信号に変換するステップと、
    上記電圧制御増幅器出力信号の振幅に基づいて、該電圧制御増幅器出力信号の振幅が大きくなると、上記閉ループ制御回路の制御速度が高くなるように、該閉ループ制御回路の制御速度を変化させるステップと、
    換算係数を上記誤差信号に乗算するステップと、
    上記電圧制御増幅器出力信号の振幅を所定のブーストオフセットと比較し、該電圧制御増幅器出力信号の振幅が該ブーストオフセットを超える場合、上記電圧制御増幅器出力信号の増大に応じて、上記換算係数を大きくするステップとを有する利得制御方法。
12. 上記電圧制御増幅器出力信号の振幅から上記所定の基準振幅を減算し、又は上記所定の基準振幅から上記電圧制御増幅器出力信号の振幅を減算することにより上記誤差信号を生成するステップを有する請求項１１記載の利得制御方法。
13. 上記電圧制御増幅器出力信号の振幅を所定のブーストオフセットと比較し、該電圧制御増幅器出力信号の振幅が該ブーストオフセットより小さい場合、上記換算係数を初期値に設定するステップを有する請求項１１記載の利得制御方法。
14. 上記換算係数により換算された誤差信号を積分するステップを有する請求項１１乃至１３いずれか１項記載の利得制御方法。
15. 上記誤差信号に正の符号又は負の符号を付して、前の利得制御値に繰り返し加算するステップを有する請求項１４記載の利得制御方法。
16. アナログ電圧制御増幅器出力信号をデジタル電圧制御増幅器出力信号に変換するステップを有する請求項１１乃至１５いずれか１項記載の利得制御方法。
17. デジタル利得制御信号をアナログ利得制御信号に変換するステップを有する請求項１１乃至１６いずれか１項記載の利得制御方法。

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