JP2909509B2

JP2909509B2 - 自動利得制御回路

Info

Publication number: JP2909509B2
Application number: JP1040117A
Authority: JP
Inventors: デビツト・ヘツドバーグ; ステイーヴン・レヴイ; クリス・コール
Original assignee: SHIRIKON SHISUTEMUZU Inc
Current assignee: SHIRIKON SHISUTEMUZU Inc
Priority date: 1988-02-19
Filing date: 1989-02-20
Publication date: 1999-06-23
Anticipated expiration: 2014-06-23
Also published as: JPH01309418A; US4870370A; GB8829041D0; GB2216353A; GB2216353B

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、自動利得制御回路および方法に関する。

〔発明の背景〕

自動利得制御（AGC）回路は、入力信号のレベルに関
係なく出力信号レベルの振幅を一定に保持するのに使用
される。言い換えれば、入力信号レベルの振幅がたとえ
変化しても、AGC回路の出力は一定の振幅である。代表
的な電子増幅器が、入力電子信号を受信し、その信号を
一定量だけ増幅するのに対して、AGCは、目標の出力振
幅レベルに至るのに十分なだけの増幅を行なう。

AGC回路は、たとえば、モデムまたは同様の用途の通
信受信チヤネルにおいて使用される。AGC回路には、振
幅が変化する入力信号が電話回線で入力される。その後
の処理およびデコーデイングのため、入力信号を一定レ
ベルまで増幅することが望ましい。そのため、AGCは一
定の出力レベルまで入力信号を増幅する。

従来技術において、信号AGC段は、入力信号のレベル
を制御するのに使用されている。動作において、AGC回
路の増幅器段の利得は、入力信号レベルの振幅とは逆方
向に変化する。すなわち、入力信号の振幅が増すと、利
得の大きさは減少する。AGCは、AGCが保持しようとする
所定の基準レベルに初期設定される。入力信号の振幅が
所定の閾値レベル未満に低下した場合、AGC回路は、増
幅器の出力における振幅の減少を検出する。その後、AG
C回路は、出力信号の振幅が基準レベルに増加するま
で、増幅器段の利得を増加する。入力信号の振幅が公称
基準レベルを超えている場合、AGC回路は、増幅器段の
出力における振幅の増加を検出し、出力信号の振幅が基
準レベルに減少するまで、増幅器段の利得を減少する。

デイジタル的に制御されるAGCの利得段が増加または
減少される量は、“階段的”である。言い換えれば、利
得の各変化は、離散的である。したがつて、入力信号レ
ベルが目標の基準レベル未満の場合、増幅器の利得は、
入力信号レベルが“捕捉される”、すなわち増加した利
得により整合されるまで、一度に１レベルだけ増加され
る。

信号入力ラインは、ステツプドAGC設計に関しては非
常に短い継続期間であるノイズの大きいスパイク、すな
わち“過渡現象（トランジエント）”を受け、トランジ
エントが利得段レベルにおける各インクリメントよりも
はるかに大きいと、入力信号を“捕捉（capture）”す
るのに要する時間は許容できないほど長くなつてしま
う。さらに、振幅が急速に低下すれば、利得段が適当な
レベルまでステツプ・ダウンされる“セトリング時間”
は長くなつてしまう。このセトリング時間においては、
AGC回路の出力は正確ではなく、その結果、正しくない
データが残りの回路に出力される。したがつて、大きい
トランジエントまたはノイズは、データ・エラーの長い
バーストを生じる。利得のインクリメントが最小のステ
ツプで大きいトランジエントを処理するのに十分大きく
される場合には、小さいトランジエントを無視してオー
バーシュートを避ける。

他の従来技術では、AGC回路は、信号のエンベロープ
を追跡することにより入力信号をとらえている。このト
ラツキング方法は、データの電力変調に敏感である。そ
の結果、変調方法は、AGC回路に使用されるトラツキン
グ・アルゴリズムの形式に影響する。

したがつて、本発明の目的は、入力信号のデータ変調
技術に関係ない自動利得制御回路を提供することであ
る。

本発明の他の目的は、セトリング時間の短いAGCを提
供することである。

本発明の別の目的は、トランジエント振幅感度の低い
AGCを提供することである。

本発明のさらに別の目的は、小さい振幅外乱をトラツ
キングするAGCを提供することである。

〔発明の概要〕

本発明は、二段AGC回路を実施する方法および装置に
関する。モデム中の受信チヤネルの一部として本発明が
使用される。本発明は、二段即ち“粗調整”段及び“微
調整”段を有する。AGCの第１段は、“粗調整”であっ
て、入力信号の大きい信号トランジエント（過渡状態）
を追跡するのに使用される。この第１即ち粗調整利得制
御段では、入力信号の電力レベルが測定されて基準電力
レベルと比較される。計算された電力レベルと基準電力
レベルとの差を表す第１のエラー信号が発生される。こ
の差信号は、粗調整利得制御段即ち第１利得制御段の範
囲内にあるかどうかを決定するために調べられる。もし
差信号が第１利得制御段の範囲内にあれば、利得スケー
ル・ファクタ（係数）が生じられて入力信号の利得を補
正するのに使用される。第１利得制御段の出力側は第２
利得制御段に接続されている。望ましい実施例では、第
２利得制御段は直角位相振幅変調（QAM）で信号に作用
する。第２利得制御段への入力は量子化され、入力信号
と量子化された信号との差が生じられる。この差は低域
ろ波され、その後微調整利得補正係数が生じられて入力
信号を補正するのに使用される。

以下、添付の図面に基いて、本発明の実施例に関し説
明する。

〔実施例〕応答特性および動作特性が改善された本発明の二段AG
C回路について説明する。以下の説明において、振幅範
囲，段数，ビツト数など詳細な記載は、本発明の理解を
助けるためのものであつて、本発明はこれら詳細な記載
に限定されないことは、当業者に明白であろう。また、
周知の技術についての詳細な記載は、本発明を不明廉に
しないよう省略する。

本実施例において、本発明は、二段AGC回路として出
力されているが、本発明は多段AGC回路にも同様に適用
し得ることは明白であろう。さらに、本発明は、モデム
内の受信チヤネルに関して述べられているが、レベルが
変化する入力信号から一定レベルの出力信号が求められ
ている場合にも等しく適用される。

本発明は、２つの利得制御段から成る。第１利得制御
段は、利得を粗制御する段で、大きな過渡信号に対して
入力信号の利得を制御する。この第１利得粗制御段にお
いて、入力信号の電力レベルが決定され、基準電力レベ
ルに比較される。計算された電力レベルと基準電力レベ
ルとの間の差を表わす第１エラー信号が発生される。こ
の差信号は、それが利得粗制御段または利得微制御段の
範囲内にあるかどうかを決定するため調べられる。それ
が第１利得制御段の範囲内にある場合、利得のスケール
・フアクタが発生され、入力信号の利得を補正するのに
使用される。第１利得制御段の出力は、第２利得制御段
に接続している。本実施例では、第２利得制御段は、直
角振幅変調（QAM）形式で信号を操作する。第２利得制
御段の入力は量子化され、入力と量子化信号の間の差分
誤差が発生される。この差は、低域フイルタされ、利得
の微補正スケール・フアクタが発生され、入力信号を補
正するのに使用される。

なお、本発明の実施例は、複素ワードの虚数部を使用
することにより位相を近似している。これにより、位相
偏差は小さく保持されるので、近似により生じたエラー
は問題ではない。同様に、エラーの大きさは複素ワード
の実数部により近似される。この近似により生じたエラ
ーも、問題ではない。むろん、実際の位相と大きさの値
は、本発明の思想から離れることなく本発明を実施する
のに使用され得る。

本実施例において、本発明は、モデムの受信チヤネル
において使用される。第１図は、モデムの受信チヤネル
のブロツク図である。この実施例では、入力信号は、直
角振幅変調（QAM）信号である。しかし、本発明は、DPS
K信号にも同様に適用できる。QAM信号10は、アンチエイ
リアシング・フイルタ11に入力される。アンチエイリア
シング・フイルタ11の出力は、帯域フイルタ12に供給さ
れ、フイルタ12の出力は、本発明の粗調整AGF段13に接
続している。粗調整AGC段は、短いセトリング時間で大
きい過渡信号を追跡する。デイジタル入力は、粗調整AG
C13の利得を制御し、かつこの入力は、バス14により粗
調整AGC13に入力される。本実施例では、デイジタル・
ワードは、７ビツトであるが、本発明の思想から離れな
ければ、どのような長さでもかまわない。

粗調整AGC段13の出力は、イコライザ15に入力され
る。バイパス・ループ16は、イコライザ15の入力を固定
復調器17の入力に選択的に接続する。イコライザ15の出
力は、固定復調器17に接続している。固定復調器17は、
入力信号の同相および直角位相復調部分の両方を出力す
る。同相信号I18は、３次低域フイルタ20に入力され
る。復調信号の直角位相信号Q19は、３次低域フイルタ2
1に入力される。フイルタ20,21の出力は、アナログ−デ
イジタル・コンバータ（A/D）22のサンプル・ホールド
に入力される。

同相および直角位相信号は同時にサンプルされ、一方
はサンプル・ホールドに保持され、他方は残りの信号路
にすぐさま供給される。直角位相信号は、保持されかつ
変換され、さらにデイジタル信号路回路に供給される。
本実施例では、サンプル・ホールドは、直角位相チヤネ
ル上に設けられている。A/D22の出力は、オフセツト・
バイナリ形式の２つの８ビツト・ワードである。

A/D22の出力23は、ノード24において４ワードの複素
保持部25に接続している。４ワード複素保持部25の出力
は、イコライザ／有限インパルス応答（FIR）フイルタ2
6に入力される。複素保持部25の出力は、係数更新装置2
7に入力される。係数更新装置27の出力28は、イコライ
ザ/FIR26に入力される。FIR26の出力55は、微調整AGC利
得係数装置29に入力される。微調整AGC係数装置29の出
力は、ライン30により差分誤差装置31と位相係数装置34
に接続している。位相係数装置34の出力は、量子化器35
と正規化エラー装置42に接続している。

量子化器35の出力は、ノード36において、デコーダ37
に接続している。デコーダ37の出力38は、受信チヤネル
の出力である。量子化器35の出力は、ノード36において
ライン39により決定モデイフアイア41に接続し、ライン
40により正規化エラー装置42に接続している。決定モデ
イフアイア41の出力は差分誤差装置31に接続し、その出
力32は係数更新装置27に接続している。係数更新装置27
の出力28は、イコライザ/FIR26に接続している。

複素値信号の位相の計算は、プロセツサ・リソースの
面から見ると高価である。本実施例は、複素ワードの虚
数部分を使用することにより位相を近似している。これ
により、位相偏位は小さく保持されるので、近似により
生じたエラーは問題ではない。

正規化エラー装置42の出力は、Im43とRe44に接続して
いる。Re44の出力53は、微調整AGC段46に接続してい
る。微調整AGC段46の出力59は、微調整AGC利得係数部29
に接続している。Im43の出力52は、PLL45に接続してい
る。PLL45の出力54は、位相係数部34と決定モデイフア
イア41に接続している。

マグ・スクエアド47の出力は、粗調整AGC制御装置48
およびタイミング・リカバリ49に接続している。粗調整
AGC制御装置48の出力14は、粗調整AGC段13の制御ライン
14に接続している。タイミング・リカバリ49の出力51
は、A/D22に接続している。出力51は、LPF出力のサンプ
ル・ホールドがいつ行なわれるかを決定する。

第１図の受信チヤネル回路に使用された二段AGC装置
は、通常のデータ変調が行われる場合に、QAM信号レベ
ルを安定して追跡（トラツキング）しながら、過渡利得
とAMノイズのピークのトラツキング特性を改善する。粗
調整AGC段は、入力信号と非コヒレント電力変動から生
じたエラー信号を使用している。粗調整AGCは、スロー
線形化フイードバツク・ループと共にフアースト非線形
ステツプ・サイズ・フイードバツク・ループ技術を用い
て新しい信号を得ている。この信号を得た後、粗調整AG
C段は、平均信号レベルを一定に維持することを目的と
する。粗調整AGCは、非線形エラー電力検出器と１次ス
ロー・トラツキング・ループを使用することにより、得
られた信号を追跡する。

微調整AGC段は、小さくてより速い信号レベル変動即
ち短期間のより小さいトランジエントを補正する。微調
整AGCループは、そのレスポンスをイコライザ/FIR部品
から減結合するのに使用される高域特性を有している。
粗調整AGCおよび微調整AGCの結合したレスポンスは、信
号レベルの変化に直面した際、受信機の全動作を決定す
る。このレスポンスは、代表的には電話回線において生
じるようなゆつくり変化する過渡現象的な外乱に対して
最良の特性を得るように最適化することができる。

第１図において、QAM（または他の）信号10は、アン
チエイリアシング・フイルタ11における受信チヤネル回
路に入力される。アンチエイリアシング・フイルタ11の
出力は、入力信号を２つの帯域に分割する帯域フイルタ
12に接続される。本実施例では、２つの、すなわち高お
よび低伝送帯域が使用され、帯域フイルタ12は、プロセ
ツサに高または低帯域のいずれかを供給する。本実施例
では、入力信号は、600ボーで受信される。

帯域フイルタ12の出力68は、粗調整AGC13に接続され
る。粗調整AGCは、50dBのダイナミツク・レンジを有
し、かつライン14におけるデイジタル・ワード入力によ
り制御される。本実施例では、粗調整AGC13の利得イン
クリメントは、約0.37〜0.4dB/ステツプである。（７ビ
ツトで制御される）ステツプは128個あるので、粗調整A
GCのダイナミツク・レンジは、48〜50dBとなる。本実施
例では、粗調整AGC段は、デイジタル制御信号により選
択的に活性化される。OPAMPおよびキヤパシタ比によつ
て供給されている。このようなタイプのスイツチト・キ
ヤパシタ自動利得制御回路は、本発明の出願人に譲渡さ
れた、米国特許願第06/774,544号、発明の名称「MOSス
イツチ・キヤパシタ自動利得制御回路」において、述べ
られている。

粗調整AGC13の出力は、イコライザ15に接続してい
る。バイパス・ループ16は、イコライザ15の入力と出力
の間に接続している。バイパス・ループ16は、粗調整AG
C制御装置48により出力される制御ビツトにより制御さ
れる。イコライザ15は、信号路に約３〜４ミリ秒（２〜
３ボー時間程度）の遅延を生じる。フアースト・トラツ
キング・モードでは、バイパス・ループ16が粗調整AGC1
3から固定復調器17の入力へ接続されるので、イコライ
ザ15はバイパスされる。また、フアースト・トラツキン
グ・モードでは、入力信号は、粗調整AGC13によりロツ
クされる。信号を得た後、スイッチ（無符号）を切り換
えることによりイコライザ15は信号路中に挿入される。
このような構成で、回路は、入力信号のスロー・トラツ
キングを行う。大きい過渡現象が検出されると、バイパ
ス・ループ16は今一度接続され、信号路はフアースト・
トラツキング・モードに戻る。

イコライザ15の出力は、入力QAM信号の同相および直
角位相バージヨンを発生するのに使用される固定復調器
17に接続している。復調器17の同相および直角位相出力
18,19は、ローパス・フイルタ20,21を介して、A/D22の
サンプル・ホールドに入力される。A/D22の入力信号
は、８ビツト・オフセツト・バイナリ・ワードに変換さ
れる。

制御信号51は、サンプル・ホールドが１つのサンプル
を捕捉し、かつサンプルの１つでA/D変換を開始するこ
とができるようにする。Ｉサンプルが変換された後、Ｑ
サンプルも変換され、A/D22は、ライン23に２つのデイ
ジタル・ワードを出力して、複素保持部25に供給する。
複素保持部25は４ワードの複素保持部で、リアル・タイ
ムで４つのサンプルを記憶し、2400Hzの割合で発生す
る。

複素保持部25のノード24における出力は、複素保持部
25からのサンプルを単に二乗するマグ・スクエア47に入
力される。粗調整AGCは、サンプルを合計し、信号の電
力レベルを供給する。これにより、粗調整AGC制御装置4
8は、入力信号ライン上の検出されたキヤリヤに指示す
ることができる。電力検出を使用することにより、本発
明は入力信号において使用されている変調技術には左右
されない。したがつて、自動利得制御およびキヤリヤ・
レベル検出を行なうのに、１つのアルゴリズムを使用す
ればよい。たとえば、本発明は、QAM,DPSK,FSK形式の変
調に対しても等しく適用できる。

残る信号路は、差分誤差ループ、正規化エラー・ルー
プ、および正規化エラー・ループに関連したPLLおよび
微調整AGCループを含む一連の相互作用フイードバツク
・ループである。差分誤差ループは、FIR26にフイード
バツクして、イコライザの係数を修正するので、FIR26
の出力は、インタシンボル干渉を最小にすることができ
る。正規化エラー・ループは、虚数および実数部に分割
され、虚数部はPLLに供給され、実数部は微調整AGC制御
46に入力される。

ノード24は、FIRフイルタ26に接続している。本実施
例では、FIRフイルタ26は、入力信号からDCオフセツト
を除去するDCタツプを含む11タツプ・フイルタである。
フイルタ26のタツプは、複素保持部25により出力された
第２および第４サンプルを記憶する。４つのサンプルの
全ては、粗調整AGC制御装置48およびタイミング・リカ
バリ49により使用される。しかし、FIRフイルタはT/2イ
コライザであるので、第２および第４サンプルだけが、
FIRフイルタ26において使用される。

イコライザ/FIR26の各タツプに、（様々なフイードバ
ツク・ループにより生じた）対応する係数がかけられ
る。FIR26は１つの複素WORD55/ボーを出力する。複素WO
RD55はマルチプライヤ29に入力され、微調整AGC46によ
り生じた利得係数（公称的には、利得１）がかけられ
る。ノード33におけるマルチプライヤ29の出力は、位相
および周波数オフセツト並びにジツタを有しているかも
しれないが、（ループが安定化している場合）正しい振
幅を有する信号である。

ノード33の信号はマルチプライヤ34に接続し、補正信
号54がかけられ、周波数および位相オフセツトを補正す
る。信号54は、PLLおよびジツタ・トラツカ45の出力で
ある。ノード97におけるマルチプライヤ34の出力は、理
想的には、位相および周波数オフセツトおよびジツタが
ない。この信号は、量子化装置35により量子化される。
量子化装置35は、16ポイントのQAMコンステレーシヨン
（constellation）における特定のポイントに量子化さ
れる値を出力する。

量子化装置35は、ノード36に16個の特定値を出力す
る。差分誤差と正規化エラーは、これら値に関して計算
される。正規化エラーはベクトル形のエラーである。ノ
ード97での信号は、ノード36からの量子化信号40と共
に、正規化エラー装置42に供給される。入力信号97は、
量子化信号で割われ、PLL45および微調整AGC46で使用さ
れる値を与える。

正規化エラー装置42の出力は、虚数部43および実数部
44を有する２つの部分からなる信号である。実数部44
は、利得を補正するため微調整AGC46に接続されてい
る。

正規化エラー装置42の出力の虚数部43は、位相補正に
使用することができ、位相、周波数、およびジツタ補正
のため、PLLおよびジツタ・トラツカ45に接続されてい
る。

差分誤差ブロツク31は２つの入力を有し、１つは、ノ
ード33からの非復調信号30である。そして、差分誤差ブ
ロツク31の他の入力は、マルチプライヤ41の出力であ
る。マルチプライヤ41は、位相補正信号54とノード36に
おける量子化装置35の量子化信号出力を結合する。差分
誤差ブロツク31の出力は32は、イコライザ/FIR26により
生じた誤差である。この誤差信号32は、フイードバツク
・ループ中で係数更新ブロツク27に接続されて、イコラ
イザ/FIR26のタツプ係数を更新し、もってそのエラーを
補正する。

第２図は、粗調整AGCの詳細を示している。帯域フイ
ルタ12からの信号68は、AGC利得ブロツク13に入力され
る。AGC利得ブロツク13の出力は、遅延イコライザ15に
接続している。スイツチ71は、バイパス・ループ16を制
御する。フアースト・トラツキング・モードにおいて、
スイツチ71は、遅延イコライザ15がバイパスされるよう
に設定されている。スロー・トラツキング・モードで
は、粗調整AGCのロツクアツプ後、スイツチ71は、遅延
イコライザ15がAGC利得ブロツク13からの信号路上に設
けられているように設定されている。遅延イコライザ15
の出力は、固定復調器17Aおよび17Bに接続している。復
調器17Aの信号は、コサイン波と結合され、復調器17Aの
出力は、復調された入力信号の同相部である。復調器17
Bは、負のサイン波と結合され、復調器17Bの出力は、復
調された入力信号の直角位相部である。復調器17Aおよ
び17Bの同相および直角位相出力は、アナログ／デイジ
タル・コンバータA/D22のサンプル・ホールドに入力さ
れる。２つの信号は、A/D22において同時にサンプルさ
れる。同相および直角位相部分は、信号の大きさを表わ
す８ビツト・デイジタル・ワードに変換される。この大
きさは、マルチプライヤ72において二乗され、加算ノー
ド74に供給される。

加算ノード74の出力は、サンプルを二乗した大きさ
で、サンプル加算器75に接続している。サンプル加算器
75は、加算ノード74の出力を積分し、加算ノード76に供
給される入力信号の電力推定値を測定する。基準信号78
も、加算ノード76に入力される。加算ノード76の出力
は、基準電力レベルに対する入力信号の電力の差を表わ
す差分誤差である。この信号はデヅド・ゾーン・エラー
・デイテクタ77に入力される。制御信号80は、用途に応
じて、デイテクタが1200または2400bpsのいずれかで動
作できるようにする。その基準信号は、入力信号のモー
ドに応じて変化する。基準信号78のプラスまたはマイナ
ス値は、入力信号の電力レベルに関する“窓”を形成す
る。QAM方式では、この窓は、DPSK変調方式における窓
よりも大きい。デツド・ゾーン・エラー・デイテクタ77
は、サンプル加算器75からの電力推定値が窓の内側にあ
るかまたは外側にあるかを決定する。もし、窓の内側に
ない場合、粗補正が行なわれる。

デツド・ゾーン・エラー・デイテクタ77の出力は、ロ
グ・エラー・スケーリング（LES）回路79に接続してい
る。LES79は、正および負のエラーを、様々な振幅レベ
ルに対して線形化するように用いられる。QAMモードで
は、正の出力エラーは、通常、ログ・センスに関し、負
の出力エラーよりも大きい。A/B制御信号は、LES79が12
00または2400bpsで動作できるようにする。デツド・ゾ
ーン・エラー・デイテクタ77によるエラー信号出力は、
LES79の出力がエラーのログに比例するよう、適当なロ
グ・エラー・スケーリング近似値（1/4,1/8,−1/2,−
１）がかけられる。

LES79は、エラー信号をループ・スケーリング回路81
とフイルタ82に出力する。ループ・スケーリング回路81
は、粗調整AGCにより用いられるステツプの大きさを決
定して、利得を補正する。ループ・スケーリング81が係
数１を選択した場合、入力信号が目標の電力レベルの3d
B以内になるまで、大きいステツプが用いられる。電力
レベルが3dB以内の場合、小さい（1/32）ステツプが用
いられる。フイルタ82は、一次無限インパルス応答フイ
ルタである。フイルタ82の出力は、エラーが、微調整AG
C制御に関して使用される3dBの窓の内側にあるかどうか
を決定する閾値テスト・ブロツク83に供給される。閾値
テスト・ブロツク83の出力は、遅延イコライザ15におい
てスイツチ71を設定するのに使用される１ビツト制御信
号84である。エラーが3dBの窓の外側にある場合、制御
信号84は、バイパス・ループ16が粗調整AGCの信号路上
に設けられるように、スイツチ71を設定する。これは、
粗調整AGCをフアースト・トラツキング・モードに設定
する。

エラー信号が3dBの窓の内側にある場合、制御信号84
は、スイツチ71が遅延イコライザ15を粗調整AGC13の信
号路に接続するようにする。制御信号84は、またノード
86においてループ・スケーリング回路81に接続してい
る。エラー信号が3dBの窓の内側にある場合、ループ・
スケーリング回路は、LES79からのエラー信号を、本発
明の実施例においては32で割る。このように、信号入力
における粗調整AGCの影響は、微調整AGCが入力信号を正
確にトラツクできるよう、最小にされる。エラー信号が
3dBの窓の外側にある場合、ループ・スケーリング回路8
1は、粗調整AGCの利得段における変化のインクリメント
が大きくなるよう、エラーを１で割る。ループ・スケー
リング回路81の出力は、ライン87により積分器88に接続
している。積分器88は、ループ・スケーリング81の出力
87で、AGCワードに関する前の値を更新する。積分器88
の出力は、粗調整AGCの利得段を制御する７ビツト・デ
イジタル信号である。

第３図は、微調整AGCの詳細を示している。前述した
ように、微調整AGCは、量子化装置35の出力を微調整AGC
利得係数装置29に接続するフイードバツク・ループの一
部である。FIRフイルタ26の出力55は、微調整AGC利得係
数29に入力される。また、微調整AGC利得係数29の出力
は、位相係数装置34に入力される。位相係数装置34の出
力は、量子化装置35に接続している。量子化装置35の入
力および出力は、デイバイダ42に接続し、入力信号55の
実数部を表わすエラー信号を生じる。この実数部エラー
44は、アダー56に接続している。また、アダー56には、
負の１正規化信号が入力される。

アダー56の出力は、マルチプライヤ57に供給され、こ
こでα４と結合される。α４は、アダー56の出力のうち
どの位がアダー58において微調整AGCループの前の値に
加算されるかを決定する乗率である。マルチプライヤ57
の出力は、アダー58に接続している。アダー58の出力
は、ノード61においてフイードバツク・ループの遅延ブ
ロツク62に接続している。遅延ブロツク62の出力は、ア
ダー58に入力している。ノード61は、フイードバツク・
ループのアダー63に接続している。アダー63の出力は遅
延ブロツク64に接続し、その出力65はフイードバツク・
ループのアダー63に接続している。遅延ブロツク64の出
力65は、ゲイン・フアクタγ４とともにマルチプライヤ
66に供給される。マルチプライヤ66の出力67は、アダー
58に接続している。ノード61は、アダー60に接続し、そ
の出力59は微調整AGC利得係数装置29に接続している。

微調整AGCは、ノード61で終了する低域フイルタ（LP
F）ループと、ノード65で終了する高域フイルタ（HPE）
ループから成る。高域フイルタは、イコライザ/FIR26か
らの微調整AGCを分離する。ノード97における位相およ
び振幅補正信号は、デイバイダ42において、ノード36の
量子化信号により割られる。デイバイダ42の出力の実数
部44は、信号における正または負の百分率誤差を決定す
るため、１が減算されるアダー56に接続する。この百分
率誤差は、微調整AGCループの速度を決定するスケーリ
ング・フアクタであるα４が、マルチプライヤ57におい
てかけられる。α４の値が大きくなると、微調整AGCル
ープの速度は速くなる。しかし、α４は、微調整AGCル
ープが安定するよう選択されており、本発明の実施例で
は、α４の値は１未満に選択されている。

マルチプライヤ57の出力は、アダー58に接続してい
る。ノード61におけるアダー58の出力は、遅延装置62を
介してフイードバツク・ループに接続している。遅延装
置62は、前の値を保持しているので、アダー58は、現在
の値を前の値と合計する。アダー63の出力は、遅延装置
64を介してノード67に接続している。ノード65は、フイ
ードバツク形式でアダー63に接続している。

前述したように、アダー63と遅延装置64は、ノード65
における出力がノード66に接続している高域ループとし
て機能する。高域フイルタ・ループの目的は、微調整AG
C46をイコライザ/FIR26から減結合（デカプル）するこ
とである。ノード65の出力は、マルチプライヤ66におい
て乗率γ４がかけられる。γ４は、低く（２〜3Hz程
度）設定されているので、微調整AGCは、DCには応答し
ない。

低域フイルタ・ループは、高域フイルタ・ループと同
様に中央零位されている。マルチプライヤ66の出力67は
アダー58に接続している。アダー58のノード61における
出力は、リミテイング・ブロツク101を介してアダー60
に接続し、アダー60には１が加算される。入力信号55と
アダー60の出力59とはマルチプライヤ29で乗算される。
リミテイング・ブロツク101は、微調整AGCの窓をプラス
またはマイナス3dBに制限するため、クリツピング機能
を有している。

【図面の簡単な説明】

第１図は、本発明の二段AGCを使用している受信チヤネ
ルのブロツク図、第２図は、本発明の粗調整AGC段を示
したブロツク図、第３図は、本発明の微調整AGC段を示
したブロツク図である。 12……帯域フイルタ、13……粗調整AGC段、15……イコ
ライザ、20,21……低域フイルタ、22……A/Dコンバー
タ、25……複素保持部、26……イコライザ/FIRフイル
タ、27……係数更新装置、29……微調整AGC利得係数装
置、34……位相係数装置、35……量子化器、37……デコ
ーダ、42……正規化エラー装置、45……PLL、46……微
調整AGC段、48……粗調整AGC制御装置、79……ログ・ス
ケーリング回路、81……ループ・スケーリング回路、82
……フイルタ、83……閾値テスト・ブロツク。

───────────────────────────────────────────────────── フロントページの続き (72)発明者クリス・コールアメリカ合衆国94022カリフオルニア州・ロスアルトス・サマーヒル・ 24831 (56)参考文献特開昭59−27245（ＪＰ，Ａ) 特開昭61−158218（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H03M 1/18 H03G 3/20

Claims

(57)【特許請求の範囲】

【請求項１】入力された入力信号（10）の振幅を検出
し、かつ第１レンジ内の振幅を有する第１出力信号（2
3）を出力する第１利得制御段と、上記第１利得制御段の出力に接続され、入力された上記
第１出力信号の振幅を検出し、かつ第２レンジ内の振幅
を有する第２出力信号（38）を出力する第２利得制御段
と、から成り、上記第１利得制御段は、入力された上記入力信号の電力
レベルを検出する検出装置（75）と、入力された上記検
出された電力レベルを基準電力レベルと比較して第１エ
ラー信号を出力する第１比較装置（76）と、入力された
上記第１エラー信号が上記第１レンジ内にない場合第２
エラー信号を出力する第２比較装置（77）と、入力され
た上記第２エラー信号を第１利得スケール・フアクタに
変換するスケーリング装置（79、81、88）と、入力され
た上記入力信号に入力された上記第１利得スケール・フ
アクタをかけた上記第１出力信号を出力する第１乗算装
置（13）とを有し、上記第２利得制御段は、上記第１利得制御段中の上記第
１乗算装置の出力に接続され、入力された上記第１出力
信号を量子化する量子化装置（35）と、入力された上記
量子化された信号（40）で入力された上記第１出力信号
を割った値を表わす第３エラー信号を出力する第３比較
装置（42）と、上記第２利得制御段の感度を決定するた
め入力された上記第３エラー信号をスケーリングし、か
つ第４エラー信号（59）を出力するLPFループ（44、5
6、57、58、60）と、入力された上記第１出力信号に入
力された上記第４エラー信号をかけた上記第２出力信号
を上記量子化装置から出力させる第２乗算装置（29）と
を有することを特徴とする、入力信号の利得制御回路。
【請求項２】入力されたアナログ入力信号（10）の振幅
を検出し、かつ第１レンジ内の振幅を有する第１補正信
号（23）を出力する第１利得制御段と、上記第１利得制御段の出力に接続され、入力された上記
第１補正信号の振幅を検出し、かつ第２レンジ内の振幅
を有する第２補正信号（38）を出力する第２利得制御段
と、から成り、上記第１利得制御段は、入力された上記アナログ入力信
号をデイジタル信号に変換する第１変換装置（22）と、
入力された上記デイジタル信号の電力レベルを検出する
電力検出装置（75）と、入力された上記検出された電力
レベルと基準電力レベルとの差を表わす第１出力信号を
出力する第１加算装置（76）と、入力された上記第１出
力信号が所定の窓の外にある場合、第２出力信号を出力
する第１比較装置（77）と、入力された上記第２出力信
号をスケーリングし、かつ利得の補正率を表わす第３出
力信号を出力するスケーリング装置（79、81、88）と、
入力された上記アナログ入力信号に入力された上記第３
出力信号をかけて上記アナログ入力信号の利得を補正し
た上記第１補正信号を出力する第１乗算装置（13）とを
有し、上記第２利得制御段は、上記第１利得制御段中の上記第
１乗算装置の出力に接続され、入力された上記第１補正
信号から量子化信号（40）を出力する第２変換装置（3
5）と、入力された上記第１補正信号と入力された上記
量子化信号との差信号を出力する第２加算装置（42）
と、入力された上記差信号をスケーリングし、かつ利得
の補正率を表わす第４出力信号（59）を出力する第１フ
イルタ装置（44、56、57、58、60）と、入力された上記
第１補正信号に入力された上記第４出力信号をかけて上
記第１補正信号の利得を補正した上記第２補正信号を上
記第２変換装置から出力させる第２乗算装置（29）とを
有することを特徴する、アナログ入力信号の振幅を所定
のレベルに調整する回路。
【請求項３】入力信号の電力レベルを決定し、かつ電力
レベル信号を発生する過程と、上記電力レベル信号と基準電力レベル信号との差を表わ
す第１エラー信号を発生する過程と、上記第１エラー信号が所定の範囲内にあるかどうかを決
定する過程と、上記第１エラー信号に第１スケール・フアクタをかける
ことにより、第１利得スケール・フアクタを発生し、か
つ上記第１エラー信号が上記予定の範囲内にない場合上
記入力信号に上記第１利得スケール・フアクタをかける
過程と、上記第１利得スケール・フアクタがかけられた上記入力
信号を量子化信号に変換する過程と、上記第１利得スケール・フアクタがかけられた上記入力
信号と上記量子化信号の差を表わす第２エラー信号を発
生する過程と、入力された上記第２エラー信号に第２スケール・フアク
タをかけることにより、第２利得スケール・フアクタを
発生し、かつ上記第２エラー信号が上記所定の範囲内に
ない場合上記第１利得スケール・フアクタがかけられた
上記入力信号に上記第２利得スケール・フアクタをかけ
る過程と、から成ることを特徴とする、アナログ入力信号の振幅を
調整する方法。