KR100956667B1 - 트랜스시버 디바이스에 대한 디지털 자동 이득 제어 - Google Patents

Abstract

트랜스시버 요소에 대한 자동 이득 제어기는 가변 이득부(110)의 출력 신호가 소정 범위 내에 있도록 효율적이고 빠른 이득 세틀링을 달성하기 위하여 디지털 토폴로지를 사용한다. 일 실시예에서, 입력 신호는 상기 가변 이득부(110)의 이득 초과를 나타내도록 주기적으로 샘플링되고 래치된다. 포화된 특성들을 구비하는 가산기(155) 및 피드백 요소로서 래치(156)를 포함하는 누산기(150)는 상기 가변 이득부가 한 클록 주기 내에서 새로운 이득 설정에 적응하도록 새로운 이득 설정을 위한 수를 생성한다. 일 예에서, 84dB의 이득 범위가 제어가능하고, 많아야 3 클록 주기 내에 세틀링이 달성된다.

Description

트랜스시버 디바이스에 대한 디지털 자동 이득 제어{DIGITAL AUTOMATIC GAIN CONTROL FOR TRANSCEIVER DEVICES}

본 발명은 무선 통신 시스템들에서 사용되는 방법 및 장치에 관한 것으로서, 보다 구체적으로 무선 데이터 전송, 예를 들어 무선 근거리 통신망(WLAN), 이동 전화 등에 사용되는 트랜스시버 디바이스에서의 자동 이득 제어에 관한 것이다.

기존에, 저비용으로 고도의 신뢰성을 제공하는 트랜스시버 디바이스들을 개발하고자 하는 많은 노력이 있어 왔다. 이러한 측면에서 주요한 이슈는 대응하는 트랜스시버 디바이스가 제조되는 집적 정도이다. 직접 방송 위성(DBS : direct broadcast satellite) 수신기 및 WLAN 디바이스들과 같은 많은 응용 분야들에서 가장 중요한 것은 비용 효율성이고, 이동 전화기, 이동 무선 수신기 등과 같은 다른 응용 분야들에서는 낮은 전력 소비가 주요한 관심거리이다.

기존에, 트랜스시버 디바이스들에 대한 두 개의 주요한 아키텍쳐가 업계에서 경쟁하고 있고, 여기서 높은 정도의 집적율과 전력 소모의 감소의 가능성 때문에, 소위 직접 변환 아키텍쳐가 소위 슈퍼헤테로다인(super-heterodyne) 아키텍쳐에 비교하여 보다 적절한 것이 되고 있다. 슈퍼헤테로다인 수신기는 수신된 무선 주파수(RF) 신호를, 필터링될 수 있고 증폭될 수 있으며 혹은 더 적절하게 처리될 수 있는 더 낮은 중간 주파수(IF) 신호로 하향 변환(down-convert)시킨다.

슈퍼헤테로다인 아키텍쳐가 잘 설정되어 있고, 신뢰성있게 동작하는 수신기 디바이스의 제조를 가능하게 하더라도, 이러한 디바이스들의 적당한 동작에 필요한 고도로 선택적인 IF 필터가 고품질의 캐패시터 및 인덕터의 사용을 요구하고, 이에 의하여 슈퍼헤테로다인 아키텍쳐로 달성될 수 있는 집적도를 제한하게 되는데, 이는 고품질의 인덕터들이 반도체 기판내에 쉽게 구현될 수 없기 때문이다. 또한, 상대적으로 높은 IF에서 동작하는 증폭기는 요구되는 이득 계수(gain factor)에 대하여 상대적으로 큰 구동 전류들을 요구함으로써, 이러한 디바이스들의 전력 소모는 상대적으로 낮은 주파수에서 동작하는 증폭기들의 수준으로 감소될 수 없다.

직접 변환 수신기에서, RF 신호는 DC 레벨, 즉 상기 IF가 0으로 직접 하향 변환되고, 이에 의하여 저잡음 증폭기(low noise amplifier) 및 입력 필터를 제외한 필요한 필터들 및 증폭기들이 베이스밴드 주파수에서 동작한다. 따라서, 상기 필요한 필터들이 모든 또는 대부분의 잔여 회로를 포함하는 칩 안으로 집적될 수 있고, 동시에 상기 포함된 증폭기들의 전력 소모는 상기 슈퍼헤테로다인 아키텍쳐에서보다 실질적으로 적어진다. 이러한 이점에도 불구하고, 직접 변환 디바이스는 심각한 단점을 보이는 바, 예를 들어 착신 RF 신호의 측면에서 국부 발진기의 작은 불일치에 의해 야기된 임의의 오프셋 드리프트도 쉽게 분리될 수 없고, 따라서 베이스밴드 신호의 일부가 된다.

베이스밴드 신호를 얻는데 사용된 아키텍처에 상관없이, 적당한 동작을 위하여 수신기 디바이스는, 이동 전화 또는 이동가능 컴퓨터 디바이스의 경우에서 처럼, 주변 영향에 의하거나 또는 상기 수신기 위치의 빈번한 변화에 의하여 야기될 수 있는 RF 신호의 신호 강도 변화를 고려해야만 한다. 또한, 많은 응용들에서, 데이터 송신의 시작을 식별하기 위하여 RF 신호 버스트(burst)를 검출할 필요가 있고, 일반적으로 RF 버스트를 찾는 경우 상기 수신기 감도가 최대이다. 그러나, 상기 RF 버스트가 검출되자마자, 상기 수신기 이득은 상기 RF 신호로 조정되어야 하고, 이에 의해 신뢰할 수 있는 데이터 수신을 달성하는데 적절한 레벨의 베이스밴드 신호를 발생한다.

2001 IEEE International Solid-State Circuits Conference에서 Peter M. Stroet이 발표한 "A Zero-IF Single Chip Transceiver for up to 22Mb/s QPSK 802. 11B Wireless LAN"에서, IEEE802.11b 표준에 대한 직접 변환 아키텍처를 구비한 2.45GHz 무선 LAN 트랜스시버가 높은 집적 레벨을 나타낸다. 이는 단지 하나의 외부 프론트앤드 필터, 하나의 파워 증폭기, 베이스밴드 칩, 하나의 수정 발진기(crystal) 및 배터리를 사용하여 달성되고, 나머지 소자들은 단일 칩에 포함된다. 이론적으로, 상기 칩은 저잡음 증폭기에 이어 믹서 및 조정가능한 필터 유닛을 포함한다. 이어서, 상기 신호는 2dB 만큼씩 단계화된 40dB의 이득을 구비하는 가변 이득 증폭기(variable gain amplifier)에 공급되고, 다음으로 1dB씩 차이나는 두 개의 이득 설정들을 구비하는 AC 결합 드라이버 회로에 공급된다. 상기 드라이버 회로의 입력부로부터 상기 신호는 상태 머신이 상기 신호 강도를 결정할 수 있도록 하기 위하여 추가적으로 제한기(limiter) 및 수신된 신호 강도 표시기 회로, 저역 통과 필터 및 ADC에 공급된다. QPSK 신호가 일정한 엔벨로프(envelope)를 가지지 않기 때문에, 상기 수신된 신호 강도 표시기 레벨은 정확하게 추정하기 어렵다. 따라서, 상기 수신된 신호 강도 표시기에서 고차의 낮게 오버슈트된 저역 통과 필터 및 약 30dB 범위의 감소된 제한기/수신된 신호 강도 표시기를 사용하여 양쪽의 베이스밴드 신호 모두를 취함으로써, 상기 신호 강도는 보다 정확하게 결정될 수 있다. 상기 감소된 수신 신호 강도 표시기 범위 때문에, 이득 세틀링(gain settling)은 적어도 3 단계로 수행되어야한다. 상기 상태 머신에서 수행되는 자동 이득 제어를 리셋한 후에, 정확한 이득 설정을 결정하는데 9 마이크로초가 걸리고, DC 오프셋이 감소되도록 하는데 추가적으로 5 마이크로초가 필요하다. 결과적으로, 가변 이득 증폭기의 적당한 다이나믹 범위에 대하여 상대적으로 긴 세틀링 시간이 요구된다.

2000년도 IEEE International Solid-State Circuits Conference에서 Arun Jayaraman등이 발표한 "A Fully Integrated Broadband Direct-Conversion Receiver for DBS Applications" 에서, 수신기 칩이 공개되는 바, 상기 수신기 칩의 전단은 저소음 가변 이득 감쇄기를 포함하고, 이어서 I-Q 믹서를 포함한다. 상기 믹서의 출력은 상기 신호를 베이스밴드부(baseband section)에 공급하는데, 베이스밴드부의 이득 및 대역폭은 동적으로 제어될 수 있다. 상기 베이스밴드부는 가변 이득 증폭기들과 튜닝가능한 필터 요소들을 포함하고, 여기서 전류 조정(steering) 가변 이득 증폭기는 55dB 이상의 이득 제어로 65dB의 최대 베이스밴드 이득을 생성할 수 있다. 상기 가변 이득 증폭기는 상이한 데이터 레이트를 조정하도록 하는 베이스밴드 이득의 재분배를 가능하게 하는 이득 및 오프셋을 설정하는 디지털 제어부를 구비한다. 국부 발진기의 누설에 따른, 그리고 디바이스의 불일치에 따른 DC 오프셋의 전파(propagation)를 방지하기 위하여, 연속적인 DC 삭제 루프가 제 1단(first stage) 주변에 제공되어야한다. 그러나 이러한 수신기 칩에서, 이득 제어의 범위는 상대적으로 보통범위이고, 상기 가변 이득 증폭기의 세틀링에 대한 시간 주기는 지정되지 않는다.

따라서, RF 신호의 넓은 다이나믹 범위에 트랜스시버를 신속히 조정하기 위해 사용되는 가변 이득 증폭기의 넓은 다이나믹 범위와 함께 자동 이득 제어에서의 폐루프(closed-loop)에서 작은 신호의 안정성을 개선하는 것이 중요하다.

일반적으로, 본 발명은 넓은 다이나믹 범위 내에서 IF 신호의 이득을 디지털적으로 제어하는 디바이스 및 방법을 제공하는 바, 여기서 상기 가변 이득 증폭기의 세틀링 시간은 짧기 때문에, 데이터 손실 없이 수신기와 송신기를 실질적으로 매치시키기 위하여 특히 데이터 패킷의 프리앰블 내에서 세틀링이 완료된다. 본 발명은 설계를 복잡하게 하는 불필요한 추가 없이 직접적인 변환을 위하여, 자동 이득 제어가 쉽게 단일 칩 안으로 통합되도록, 가산기 및 래치와 같은 최소의 수의 디지털 소자를 사용함으로써 적은 클록 사이클 내에서 효과적인 이득 제어가 가능하도록 한다.

본 발명의 일 실시형태에서, 트랜스시버 디바이스에 대한 자동 이득 제어는 증폭된 중간 주파수 신호를 출력하도록, 그리고 제어 신호에 응답하여 다수의 불연속 이득 설정(discrete gain settings)으로 이득을 단계적으로 변화시키도록 구성된 가변 이득 증폭기부를 포함한다. 먼저 상기 디바이스는 클록 신호와 동기하여 상기 증폭된 중간 주파수 신호를 표시하는 출력 신호를 제공하도록 구성된 베이스밴드 정류부(baseband rectifying section)를 포함한다. 비교기부(comparator section)가 제공되어서 상기 클록 신호와 동기하여 다른 다수의 기준 전압을 상기 출력 신호와 비교하도록 구성된다. 또한, 제어부(control section)가 제공되어, 상기 비교부에 의해 제공된 비교 출력 신호에 응답하여 상기 제어 신호를 출력하도록 구성된다.

다른 실시예에서, 상기 비교기부는 상기 비교 결과들을 임시로 저장하고, 상기 클록 신호와 동기하여 상기 결과를 출력하는 메모리 소자를 포함한다.

다른 실시예에서, 인접하는 이득 설정들은 서로간에 약 3dB씩 차이가 난다.

다른 실시예에서, 상기 가변 이득부는 베이스밴드 신호를 출력하도록 구성된다.

다른 실시예에서, 상기 가변 이득부는 무선 주파수 신호를 수신하는 가변 이득부를 구비한 저잡음 증폭기 및 가변 이득을 구비한 필터 유닛을 포함한다.

다른 실시예에서, 상기 필터 유닛은 적어도 하나의 바이쿼드(Bi-quad) 필터를 포함한다.

다른 실시예에서, 상기 중간 주파수 정류부는 그 출력을 소정의 기준 전압으로 주기적으로 강하시키도록 구성된다.

다른 실시예에서, 상기 제어부는 상기 가변 이득부에 공급되는 무선 주파수 신호의 무선 신호 강도를 표시하는 신호를 공급하는 출력부를 포함한다.

본 발명의 다른 실시형태에 따르면, RF 수신기에 대한 자동 이득 제어기는 가변 이득 증폭기로부터 중간 주파수 신호를 수신하도록, 그리고 상기 중간 주파수 신호를 표시하는 샘플 신호를 제공하도록 조정되는 신호 입력부를 포함한다. 상기 제어기는 이득 설정 신호를 상기 가변 이득 증폭기에 출력하는 제어 출력부를 또한 포함한다. 비교부는 상기 샘플 신호를 다수의 임계 전압과 비교한 결과를 제공하도록 구성된다. 이득 설정 제어기(gain setting controller)가 제공되어, 상기 비교 결과로부터, 상기 이득 설정 제어기에 제공되는 클록 신호와 동기하여 불연속 이득 설정의 제 1 수로 상기 이득 설정 신호를 발생시키도록 구성된다. 다음으로, 상기 이득 설정 제어기는 가산기 및 상기 클록 신호에 의해 인에이블되고 누산기로부터의 상기 가산기의 출력부와 입력부와의 사이에 연결된 래치를 포함한다.

다른 실시예에서, 상기 가산기의 수치 범위는 불연속 이득 설정의 수에 대응한다.
다른 실시예에서, 다수의 임계 전압들 중 일부는 약 3dB의 단계 사이즈를 가지는 소정의 다이나믹 범위를 커버한다.

다른 실시예에서, 상기 소정의 다이나믹 범위는 약 12dB이다.

본 발명의 다른 실시형태에 따라서, 입력 신호의 이득을 자동적으로 제어하는 방법은, 클록 신호를 제공하는 단계와 상기 클록 신호와 동기된 상기 입력 신호로부터 샘플 신호를 발생하는 단계를 포함하고, 여기서 상기 샘플 신호는 상기 입력 신호의 진폭을 표시한다. 상기 방법은 상기 샘플 신호를 다수의 별개의(distinct) 임계 전압과 비교하는 단계와 상기 클록 신호와 동기된 상기 비교에 따라서 비트 패턴을 발생하는 단계를 포함한다. 또한, 상기 비트 패턴을 나타내는 수들이 가산되고 상기 클록 신호와 동기화되고, 그리고 불연속 이득 설정을 표시하는 출력 신호가 발생된다.

다른 실시예에서, 상기 방법은 상기 입력 신호를 검출하는 단계와 상기 입력 신호의 검출에 따라서 상기 클록 신호로서 제 2 클록 신호의 소정 수의 클록 사이클을 제공하는 단계를 포함한다.

다른 실시예에서, 샘플 신호를 발생하는 단계는 상기 클록 신호의 1/2 주기동안 상기 입력 신호를 측정하는 단계를 포함한다.

다른 실시예에서, 상기 가산기는 소정 수의 이득 설정에 대응하는 카운트 범위를 가진다.

다른 실시예에서, 상기 샘플 신호를 비교하는 단계는 상기 클록 신호의 상승 에지(rising edge)과 하강 에지(falling edge) 중 하나에서 수행된다.

다른 실시예에서, 상기 방법은 상기 샘플 신호를 상기 다수의 임계 전압들과 비교한 후에, 상기 샘플 신호를 기준 전압으로 강하시키는 단계를 또한 포함한다.

다른 실시예에서, 상기 가산기의 출력부에서 수가 상기 가산기의 출력부와 제 2 입력부 사이에 연결된 래치에 임시로 저장된다.

다른 실시예에서, 상기 래치는 상기 클록 신호와 동기하여 인에이블된다.

다른 실시형태에서, 다수의 이득 설정 중 하나를 선택하기 위한 이득 설정 신호를 제공하는 자동 이득 제어기는 입력 신호를 수신하고 상기 입력 신호의 신호 진폭을 표시하는 샘플 신호를 출력하도록 구성되는 정류부를 포함한다. 디지털화부가 제공되어 상기 샘플 신호를 디지털 수로 변환하도록 구성되고, 가산기는 출력부, 상기 디지털 수를 수신하는 제 1 입력부 및 제 2 입력부를 구비하고, 여기서 상기 가산기는 상기 다수의 이득 설정들에 대응하는 카운트 범위(count range)를 가진다. 래치는 입력부와 출력부를 구비하고, 여기서 상기 래치 입력부는 상기 가산기 출력부에 연결되고, 상기 래치 출력부는 상기 제 2 가산기 입력부에 연결된다. 따라서, 상기 자동 이득 제어기는 상기 가산기 출력부에 연결된 입력부 및 상기 이득 설정 신호를 제공하는 출력부를 구비하고, 여기서 상기 디지털화부 및 상기 래치는 클록 신호와 동기하여 동작한다.

다른 실시예에서 상기 디지털화부는 다수의 다른 기준 전압에 연결된 정류부 및 비교부를 포함한다.

다른 실시예에서, 상기 비교부는 상기 비교부의 출력 신호를 나타내는 비트 패턴을 임시로 저장하는 래치를 포함한다.

다른 실시예에서, 상기 디지털화부는 상기 비트 패턴을 상기 디지털 수로 변환하도록 구성되는 코더를 또한 포함한다.

다른 실시예에서, 상기 정류부는 그 출력을 소정의 기준 전압으로 강하시키도록 구성된다.

다른 실시예에서, 상기 정류부의 출력은 상기 클록 신호와 동기하여 상기 기준 전압으로 강하된다.

다른 실시예에서, 상기 자동 이득 제어기는 상기 클록 신호의 소정수의 클록 주기를 받아들이도록 구성된다.

본 발명의 다른 이점들, 객체들 및 실시예들은 첨부된 청구항에 정의되고, 도면들을 참조하여 하기의 상세한 설명들로부터 보다 명확해질 것이다.

도 1a는 자동 이득 제어의 일 실시예의 블럭도를 도시한다.

도 1b는 도 1a에 도시된 실시예의 변형을 도시한 블럭도이다.

도 2는 트랜스시버 디바이스의 이득을 자동적으로 제어하는 방법의 한 예시적인 실시예를 도시한 흐름도이다.

도 3은 상기 자동 이득 제어기에서 입력 신호 버스트가 수신되는 경우, 상기 자동 이득 제어기의 다양한 성분들 사이의 시간에 따른 관계를 도시한 타이밍도(timing diagram)이다.

도 4는 느리게 증가하거나 감소하는 신호가 수신되는 경우, 한 예시적인 실시예의 영향을 도시한 시간도이다.

본 발명이 하기의 자세한 설명과 첨부된 도면에서 설명된 실시예들을 참조로 설명되지만, 도면들 뿐만 아니라 상세한 설명은 본 발명을 본 장에 개시된 실시예로 제한하려는 것이 아니라, 설명된 실시예들은 단지 첨부된 청구항에 의해 정의되는 정신, 본 발명의 다양한 실시형태들을 예시하는 것으로 의도된다는 점이 주목된다.

도 1a를 참조하여, 하나의 예시적인 실시예가 설명된다. 트랜스시버 디바이스(100)는 RF 신호를 수신하기 위한 입력부(102), 이득 설정 신호를 수신하기 위한 입력부(103) 및 직접 변환 아키텍처가 사용되는 경우 가변 이득부(110)에 베이스밴드 신호와 같은 IF 신호를 공급하기 위한 출력부(104)를 구비하는 가변 이득 증폭기 및 필터부(110)(이하에서 가변 이득부라고 칭해진다)를 포함한다. 상기 가변 이득부(110)에 정류부(120)가 이어지는데, 상기 정류부(120)는 상기 가변 이득부(110)의 상기 IF 신호를 수신하기 위한 입력부(121), 상기 입력된 IF 신호의 진폭을 표시하는 신호를 제공하기 위한 출력부(122) 및, 임의의 실시예에서는 상기 정류부(120)의 동작을 가능하게 하는 클록 신호를 수신하기 위한 클록 입력부(123)를 구비한다.

비교부(130)는 상기 정류부(120)와 래치(140) 사이에 연결되어 동작한다. 상기 비교부(130)는 상기 정류부(120)의 출력을 수신하는 입력부(131) 및 상기 입력부(131)에서 입력된 신호 진폭을 표시하는 비트 패턴을 제공하는 출력부(132)를 포함한다. 또한, 입력부(133)가 제공되어, 상기 비교부(130)내의 개별적인 비교 소자들에 내부적으로 연결된 다수의 다른 기준 전압을 수신한다. 상기 래치(140)는 그 입력부(141)가 상기 비교부(130)에 접속되고, 그 출력부(142)가 제어부(150)의 입력부(151)에 접속된다. 또한, 상기 래치(140)는 도 1a에 도시되지 않은 클록 발생기에 의해 발생된 클록 신호를 수신하는 클록 신호 입력부(143)를 포함한다. 상기 제어부(150)의 출력부(152)는 상기 가변 이득부(110)의 입력부(103)에 접속된다.

상기 트랜스시버 디바이스(100)의 동작이 도 1a 및 도 2를 참조하여 설명될 것이다.

먼저, 예를 들어 WLAN, TV 위성, 또는 다른 임의의 무선 디바이스에 의해 송신된 RF 신호가 입력부(102)에서 수신되고, 상기 가변 이득부(110)에 의해 처리되어 상기 출력부(104)에서 IF 신호가 획득된다. 상기 가변 이득부(110)에서 직접 변환 방식의 경우, 상기 IF 신호가 동일 위상(in-phase)이며 직교 베이스밴드 신호(quadrature baseband signal)로서 제공된다. 상기 출력부(104)에서 상기 베이스밴드 신호가 다른 처리를 위해 이용가능함과 아울러, 동시에 상기 정류부(120)의 입력부(121)에 동시에 공급된다(단계 201).

상기 입력부(121)에서 수신된 신호들은 정류되고 가능하게는 평활되어(smooth) 상기 입력부(121)에서 수신된 상기 베이스밴드 신호의 진폭을 나타내는 신호를 상기 출력부(122)에 생성한다(단계 202).

일 실시예에서, 상기 클록 신호가 상기 입력부(123)에서 수신되고, 여기서 상기 정류부(120)는 소정의 상태로, 예를 들어 상기 정류부(120)내에 존재할 수 있는 임의의 캐패시턴시를 방전하는 소정의 상태로 주기적으로 스위치된다. 반면에, 상기 입력부(121)에서 신호들의 큰 변화는 상기 정류부(120)에서의 RC 시상수로 인해 상기 출력부(122)에서 지연된 응답을 초래한다. 상기 출력부(122)로부터 공급된 신호는 상기 베이스밴드 신호들의 진폭을 나타내고 상기 비교부(130)로 공급되고, 여기서 상기 신호는 상기 입력부(133)에 공급된 다수의 기준 전압과 비교된다.

임의의 일 실시예에서, 상기 기준 전압은 로그 스케일에 따라서 서로간에 차이가 나며, 이에 의하여 상기 출력부(132)에 공급되는 비트 패턴은 소정의 바람직한 전압에 관해서 로그 스케일상 이득 초과를 표시한다. 상기 비교부(130)는 상기 신호가 대응하는 기준 전압에 교차하는(cross) 경우 바로 로직 1 및 상기 비트 패턴을 제공하도록 구성된다. 그러나, 적절한 비트 패턴을 생성하는데 상기 비교부(130)에서 임의의 다른 로직이 사용될 수 있다는 것이 이해되어야 한다. 상기 클록 신호의 상승 에지 또는 하강 에지의 수신 시 상기 래치(140)의 입력부(141)에서의 비트 패턴이 임시로 저장되고 상기 출력부(142)에서 사용 가능하다(단계 205).

상기 래치(140)에 저장된 비트 패턴이 상기 제어부(150)에 공급되고, 여기서 상기 비트 패턴이 현재 유효한 이득 초과를 나타내는 디지털 수로 변환된다. 요구되는 이득 설정을 달성하거나 그에 근접하기 위하여, 이러한 디지털 수는 가변 이득부(110)가 설정될 개별적인 이득 설정으로 변환된다. 상기 디지털 수의 대응하는 이득 설정으로의 변환은 상기 이득 초과 수를 선행 클록 사이클에서 획득된 수에 연속적으로 가산함으로써 수행된다(단계 206).

이어서, 상기 이득 설정을 표시하는 신호가 상기 가변 이득부(110)에 공급된다. 일 실시예에서, 상기 비교부(130)에 공급된 기준 전압의 적어도 일부는 "미세한(fine)" 분해능을 제공하기 위해 상기 가변 이득부(110)의 최소 이득 단계 만큼씩 서로간에 다르다. 상기 정류부(120)의 출력부(122)에서의 신호에 의하여 나타내지는 이득 초과가 상기 비교부(130)의 입력부(133)에 공급되는 미세하게 조정된 기준 전압의 범위 내에 있는 경우, 상기 가변 이득부(110)의 이득 설정은 그 후 한 클록 주기 내에서 빠르게 행해진다. 그러나 상기 출력부(122)에서 제공된 상기 신호 진폭이 상기 기준 전압의 최고치를 초과할 경우, 상기 가변 이득부(110)의 이득 설정은 소정 양만큼 감소될 것이다. 일 실시예에서, 큰 이득 초과, 예를 들어 36dB의 이득 초과를 나타내도록 적어도 하나의 기준 전압이 선택되고, 상기 이득 설정이 이러한 이득 초과만큼 감소되어서 큰 신호 변화에 대한 이득 감소를 가속화한다.

도 1b는 도 1a의 실시예의 보다 자세한 변화를 도시한다. 도 1b에서 동등한 성분들이나 부분들에 대하여 같은 참조 번호가 사용된다.

상기 트랜스시버 디바이스(100)는 입력단에서 저잡음 증폭기(LNA)(105)와, 다음으로 국부 발진기(도시되지 않음)의 IF 신호의 수신 시, 동위상 신호 및 직교 신호를 제공하도록 구성되는 믹서(106)를 포함하고 있는 가변 이득부(110)를 포함한다. 본 실시예에서 바이쿼드(Bi-quad) 필터들로서 제공된, 두 개의 베이스밴드 필터들(107, 108)은 상기 가변 이득부(110)의 최종 단계를 형성한다. 도 1b의 실시예에서, 상기 LNA(105), 제 1 필터(107) 및 제 2 필터(108)는 모두 대응하는 단계의 이득을 조정할 수 있는 이득 설정 신호를 수신하도록 구성되어, 상기 가변 이득부(110)의 전체 이득은 상기 개별적인 이득 설정들의 곱(product)에 의하여 정의된다. 이러한 방식에서, 상기 배치에 의하여 이진 가중 저항기들을 스위칭함으로써 이득 조정이 가능해지고, 이에 의하여 개별적인 성분들(105, 107, 및 108)의 대응하는 이득 설정이 상기 로그 dB 도메인에 추가된다. 임의의 실시예에서, 상기 가변 이득부(110)의 이득은 3dB만큼씩 차이나는 28 이득 단계들에 따라서 조정되고, 이에 의하여 총 29 단계의 불연속 이득 설정이 이용가능하다. 따라서, 유효한 다이나믹 범위(dynamic range)는 84dB이다.

도 1b에서, 상기 제어부(150)는 비교기-래치부(130, 140)에 접속된 코더(coder)(154)와, 이어서 래치(156)를 포함하는 가산기(adder)(155)를 포함하고, 상기 래치(156)는 상기 가산기의 출력부와 입력부 사이에 접속된다. 상기 가산기(155)의 출력부는 또한 디코더(157)에 연결되고, 상기 디코더의 출력부는 상기 가변 이득부(110)의 입력부(103)에 접속된다. 상기 가산기(155)는 리셋 신호의 수신시 상기 가산기(155)의 소정의 상태를 설정하기 위하여 리셋 입력부(159)를 포함한다. 또한, 상기 가산기(155)는 포화 특성(saturation characteristic)들을 보이도록 바람직하게 조정되는데, 즉 일 실시예에서, 상기 가산기(155)는 0 미만 및 28 초과는 카운트하지 않도록 구성된다. 다른 수의 이득 설정이 사용되는 경우, 상기 가산기(155)는 상기 가변 이득부(110)에서 대응하는 이득 설정의 수로 적절하게 조정될 수 있다.

동작 중에, 상기 가변 이득부(110)는 현재 유효한 이득 설정에 따라서 상기 LNA(105)에 의하여 증폭되는 RF 입력 신호를 상기 입력부(102)에서 수신한다. 편의를 위하여, 상기 가변 이득부(110)가 RF 신호를 찾고, 총 이득이 상기 최대 이득- 상술한 실시예에서와 같이 84dB일 수 있다-으로 조정된다고 가정된다. 제 1 증폭단으로서 상기 LNA(105)에 의해 증폭된 상기 RF 신호가 상기 믹서(106)에 공급되고, 상기 믹서(106)는 상기 국부 발진기의 두 개의 위상 이동된 주파수 신호들에 의해 구동된다. 상기 국부 발진기는 상기 FR 신호의 캐리어 주파수에 매치되고, 결과적인 베이스밴드 신호들이 상기 바이쿼드 필터들(107 및 108)에 의하여 필터 및 증폭된다. 마지막으로 획득된 베이스밴드 신호는 상기 출력부(104)에서 이용가능하고 상기 정류부(120)로 공급되는데, 상기 정류부(120)는 상기 클록 신호와 동기하여 상기 베이스밴드 신호를 정류하여, 상기 베이스밴드 출력의 신호 진폭을 표시하는 정류된 신호 또는 샘플 신호를 생성한다. 예를 들어, 상기 클록 신호의 고주기 동안, 상기 정류부(120)의 출력은 도 1a에 도시된 바와 같이 0으로 강하되고, 반면에 상기 클록 신호의 저주기 동안 상기 비교기-래치부(130, 140)에 의하여 상기 정류된 베이스밴드 신호의 측정이 행해진다. 상기 정류부(120)의 출력을 주기적으로 0으로 강하함으로써, 상기 정류부(120)가 DC 단계 응답들을 정류하지 않도록 실질적으로 방지하고, 또한 큰 이득 감소가 발생한 후에, 평균 RC 시상수 때문에 출력 신호를 정류하는 것을 너무 느리게 감소시키지 않게 한다. 상기 클록 신호의 상승 에지에서, 또는 대안적으로는 하강 에지에서, 상기 비교기 래치에 공급된 상기 정류된 출력 신호가 상기 래치에 임시로 저장되고, 상기 비교기 래치부(130, 140)의 출력에서 이용가능하다.

상술한 것과 같이 84dB의 다이나믹 범위를 가지는 실시예에서, 비교기 및 래치(L0 내지 L7)는 상기 정류된 베이스밴드 신호를 8개의 다른 기준 전압과 비교하여 상기 베이스밴드 신호의 진폭을 표시하는, 따라서 현재 유효한 상기 가변 이득부(110)의 이득 초과를 표시하는 비트 패턴을 생성한다. 예를 들어, 상기 비교기/래치(L2)에 공급되는 기준 전압은 상기 가변 이득부(110)의 바람직한 출력 전압을 나타내고 0dB 비트로서 표시될 것이다. 예를 들어, 상기 바람직한 출력 전압이 약 125mV인 경우, L2의 기준 전압은 125mV보다 높은 약 2.5dB(이것은 대략 167mV에 대응함)로 선택된다. 비교기/래치(L3 내지 L5)는 각기 인접한 기준 전압들로부터 3dB만큼씩 이격된 기준 전압들을 수신한다. 상기 비교기/래치(L7)는 0dB 신호 레벨 이상에서 36dB를 초과하는 신호 진폭을 표시하는 기준 전압을 수신하고, 상기 비교기/래치(L6)는 24dB를 초과하는 신호 진폭을 표시하는 기준 전압을 수신한다. 바람직하게는, 36dB 레벨이 상기 가변 이득부(110)의 미만이 되도록 또는 포화 레벨로 선택된다. 상기 RF 입력 신호가 상대적으로 큰 강도를 가지는 경우, 상기 정류부(120)는 L7의 기준 전압을 초과하는 출력 신호를 상기 비교기/래치(130, 140)에 제공하여, 상기 코더(154)는 상기 총 이득을 36dB 만큼 감소시키는데 적당한 이득 단계를 표시하는 디지털 수를 발생한다. 상기 코더(154)로부터 출력된 디지털 수는 상기 가산기(155)에 공급되고, 상기 클록 신호의 상승 에지에서 상기 래치(156)에 의해 제공되는 상기 디지털 수에 가산된다. 현재의 이득 설정이 최대 이득. 즉 84dB라고 가정되기 때문에, 임시적으로 상기 래치(156)에 저장되고 상기 클록 신호의 상승 에지에서 상기 가산기 입력부로 제공되는 상기 가산기 출력이 0이되고, 이에 의하여 상기 클록 신호의 상승 에지 후에, 상기 가산기가 36dB 만큼 감소된 새로운 이득 설정을 표시하는 수를 상기 디코더(157)에 제공한다. 상기 디코더(157)는 이득 설정 신호를 상기 가변 이득부(110)에 제공하는 바, 이는 상기 총 이득이 이전 설정보다 36dB 낮게, 즉 84dB - 36dB로 되도록 조정하는데 적합하다.

상기 정류부(120)의 다음의 측정 사이클에서, 새롭게 설정된 가변 이득부(110)에 의해 획득된 신호는 다시 상기 L2 내지 L7의 기준 전압들과 비교되고, 이제 L2 내지 L5의 12dB 범위 내에 있는 신호의 경우, 상기 가변 이득부(110)의 총 이득은 이 단계에서 설정되어서, 0dB 신호에 대응하는 L2의 바람직한 기준 전압에 대략 존재하는 베이스밴드 출력을 생성한다.

상기 새로이 설정된 가변 이득부(110)에 의해 획득된 신호가 다시 L7의 임계 값을 초과하는 경우, 상기 이득은 다시 36dB 만큼 감소되고, 그러므로, 84dB의 다이나믹 범위에 따라서, 다음의 이득 감소 단계 후에, L2 내지 L5의 12dB 범위 내에 존재한다.

상기 새로이 설정된 가변 이득부(110)에 의해 획득된 신호가 L6의 임계 값을 초과하는 경우, 그러나 L7의 임계값 미만인 경우, 상기 이득은 24dB 만큼 다시 감소되고 따라서 다음의 이득 감소 단계 후에, L2 내지 L5의 12dB 범위 내에 존재한 다.

이러한 실시예에 따라서, 상기 이득 감소는 상기 잔여 수신기 이득 초과가 0이거나 그 이상이고, 따라서 상기 가변 이득부(110)의 이득 조정이 단조 세틀링 행동(monotonic settling behavior)을 허용하는 방식으로 설계된다. 따라서, 임의의 총 이득의 오버 또는 언더 슈팅(shooting)은 실질적으로 피해진다. 또한, 이득 세틀링은 많아야 3 단계로 달성된다. 상기 이득 제어가 주로 RF 버스트에 응답하도록 설계되는 경우, L6 및 L7 대신 상기 비교기 래치(L0 및 L1)가 이러한 목적에 이용된다. 반면에, 상기 래치(L0 및 L1)는 하기에 자세히 설명하는 바와 같이 이득을 상승시키는데 이용된다.

도 3을 참조하여, 주변 디바이스가 데이터 전송을 기다리고 있는 WLAN에서의 경우와 같이, 상기 트랜스시버 디바이스(100)가 가능한 RF 신호에 관한 특정한 무선 채널을 관측하는 경우에 대하여, 예시적인 실시예의 자동 이득 제어 동작이 해당 시간에 따른 그래프에 의하여 설명된다. 이러한 이벤트를 설명하는 실시예가 도 1b에 도시된 바와 같이 구성되는 바, 여기서 22MHz/26에서 선택된 클록 주파수가 1.1818 마이크로초의 클록 주기에 해당하는 846.153KHz와 같다. 22MHz는 초당 11메가비트인 IEEE802.11B 표준의 클록 레이트를 나타낸다. 상기 자동 이득 제어는 상기 이득 설정을 많아야 3 단계로 조정하도록 설계되어서, 상기 이득 설정이 상기 표준에 따르는 RF 버스트의 프리앰블의 제 1의 128비트 내에서 잘 수행된다.

도 3에서, 수평 축은 클록 신호(CLK)의 분리된 클록 주기로 나눠져 있다. 앞서 설명한 바와 같이, 클록 신호의 고주기 동안, 상기 정류부(120)의 출력은 0으로 강하되고, 어떤 측정도 수행되지 않는다. 시간 포인트(t1)에서, RF 신호가 입력부(102)에서 수신되고, 84dB의 이득 계수로 증폭되는데, 이는 트랜스시버 디바이스(100)가 일반적으로 잠재 신호에 대한 무선 채널을 관측하는 경우 최대 이득에 놓여지기 때문이다. 하기의 저레벨의 클록 신호에서, 상기 가변 이득부(110)에 의하여 출력되는 상기 베이스밴드 신호의 진폭을 나타내는 샘플 신호가 발생된다. 상기 클록 신호의 상승 에지 동안, 즉 클록 주기(2)의 시작에서, 상기 정류부(120)의 출력부에서의 신호가 상기 기준 전압과 비교되고, 상대적으로 큰 RF 신호에 대하여, 상기 비교기/래치(L7)는 상기 이득 초과가 36dB를 초과하는 것을 표시하고, 이에 의하여 상기 디코더(157)는 상기 가변 이득 설정(110)이 36dB 만큼 이득을 감소시키게 하는 이득 설정 신호를 제공한다. 하기의 고레벨의 클록 신호에서, 상기 정류부(120)의 출력이 0으로 강하되고, 상기 가변 이득부(110)는 48dB의 새로운 이득 설정으로 세틀링된다. 다음의 저레벨의 클록 신호동안, 상기 새롭게 조정된 이득 설정에 따라서 증폭된 상기 베이스밴드 신호가 정류되고, 상기 비교기/래치(130, 140)에 공급된다. 클록 신호의 다음의 상승 에지 동안, 즉 클록 주기(3)의 시작에서, 상기 비교기 결과가 저장되고 또한 상기 제어부(150)에 제공되어, 상기 제어부(150)에서 새로운 이득 설정에 대한 이득 설정 신호가 발생된다.

상기 비교부에 공급되는 신호는 여전히 L2 내지 L5에 의해 커버되는 12dB 범위 이상이고 또한 L6의 기준 전압보다 높지만, L7의 기준 전압보다 낮고, 즉 상기 이득 초과는 24dB를 초과하지만 36dB 미만이라고 가정된다. 그러므로, 상기 새롭게 획득된 이득 설정 신호에 따라서, 상기 이득은 24dB 만큼 감소된다. 다음의 고레벨의 클록 신호에서, 정류부(120)의 출력은 0으로 강하되고, 상기 가변 이득부(110)는 24dB의 이득에서 세틀링된다.

따라서, 상기 제 3 관측 사이클 후에 획득된 신호 레벨은 0과 12dB 범위 내에 잘 존재하여서, 최종 이득 조정이 RF 버스트의 발생 후에 상기 제 3 클록 주기에서 획득된다는 점이 확실해진다. 또한, 상기 래치들(L0, L1)은 개별적으로 약 -3dB 및 -12dB로 설정되고, 이득이 상기 RF 버스트로 조정된 후에 상기 신호가 매우 느리게 변화하는 경우 이득이 증가된다. 그러므로, 상기 설명한 실시예들은, 제공되는 기준 전압의 수와 상기 이득 설정의 세틀링에 요구되는 클록 주기의 수 사이에 절충을 나타낸다. 상기 설명한 실시예에서, 8개의 기준 전압을 제공하여, 상기 설명한 IEEE 802.11b 표준의 프리앰블 내인 84dB의 동적 범위(dynamic range) w전체에 걸쳐서 3개의 클록 주기 내에서 상기 이득 설정이 잘 획득된다는 점이 확실해진다. 따라서, 임의의 잠재적인 RF 신호가 0dB에 대응하는 이득 설정에서 0dB 기준 전압을 초과하지 않도록 상기 0dB 기준 전압이 선택된다고 가정되는 바, 이는 상기 바람직한 베이스밴드 신호 진폭이 증폭 없이 획득되는 것을 의미한다.

다른 실시예에서, 상기 정류부(120) 및 상기 래치(156)에 공급되는 클록 신호는, 상기 래치가 상기 정류부(120)의 출력을 0으로 강하하기 전에 상기 비교 결과를 저장하는 것을 확실히 하기 위하여, 상기 래치(140)에 공급되는 클록 신호에 관하여 지연된다.

일 실시예에서, 가능한 RF 버스트에 관한 무선 채널 관찰 모드에서, 상기 래치(140)에 공급되는 상기 클록 신호는 게이트되어, 단지 3개의 후속 클록 주기가 상기 래치(140)에 공급되고, 따라서 임의의 에러가능한 측정 활동 때문에 필터 스위치의 위험이 실질적으로 감소된다. 반면에 해당 필터 스위칭은 상기 수신 신호를 부적절하게 왜곡할 수 있을 것이다. 도 3에서 게이트된 클록 신호가 clk1로서 표시된다. 또한 다른 예시적인 실시예에 따라서, 자동적인 이득 제어는 예를 들어 상기 코더(154)에 공급되는 개별적인 인에이블 신호에 의해 유지되도록 설정될 수 있다. 상술한 바와 같이, 입력부(159)에서 공급된 리셋 신호는 상기 가산기를 소정 상태, 0 상태와 같은 상태로 리셋한다. 또한, 상기 가산기의 출력은 수신된 신호 강도 표시로서 사용될 수 있다.

도 4a 및 도 4b를 참조하여, 도 1b에 도시된 실시예들의 동작이 설명될 것인데, 여기서 상기 자동적 이득 제어는 상대적으로 느리게 상승하거나 감소하는 입력 신호에 대해서 달성된다.

도 4a에서, 수평 축은 시간을 표시하고, 수직 축은 입력되는 RF 신호의 신호 진폭을 표시한다. 상기 수신된 RF 신호는 시간 포인트(t2)까지 단조 증가하고, 그 후 상기 RF 신호는 연속적으로 감소하는데, 이는 예를 들어 트랜스시버의 위치 변화 등에 의한 것이라고 가정한다.

도 4b에서, 저레벨의 클록 신호 동안 측정되고, 상기 정류부(120)의 출력부에서 획득된 대응하는 정류된 신호 진폭이 dB 도메인(왼쪽 축) 및 mV 단위의 선형 스케일(오른쪽 축)로 도시된다. 시간 축의 시작에 대응하는 t0 이하의 시간에서, 정류된 신호 진폭은 약 0dB 또는 125mV의 바람직한 신호 진폭이다. t0에서, 상기 RF 신호 및 그에 따라서 상기 정류된 신호 진폭은 상승하면서, 시간 포인트(t1)에서 상기 비교기(L2)의 기준 전압인 2.5dB 또는 167mV에 도달한다. 따라서, 상기 자동 이득 제어는 t1 후에 상기 정류된 신호 진폭이 약 -0.5dB이 되도록 상기 이득을 3dB 만큼 한 클록 주기 내에서 감소시킨다. t1에서부터 t2까지, 상기 RF 신호 진폭은 여전히 증가하고, 따라서 -0.5dB에서 시작한 상기 정류된 신호 진폭은 증가하여, 상기 비교기(L2)의 기준 전압이 다시 2.5dB가 되는 시간 포인트(t2)에 도달한다. 결과적으로, 상기 이득은 상기 정류된 신호 진폭이 다시 -0.5dB에 있도록 한 클록 주기 내에서 3dB 만큼 감소된다.

시간 포인트(t2)에서, 상기 RF 신호 진폭은 예를 들어, 임의의 환경 영향등 때문에 감소하고, 이러한 경우 상기 가변 이득부(110)의 이득의 상승이 요구된다. 도 1b의 실시예에서, 상기 비교기(L1)의 기준 전압은 -2.5dB로 조정되고, 반면에 L0의 기준 전압을 -12dB로 조정된다. 그러나, 요구되는 경우, 다른 임의의 수의 기준 전압들이 제공될 수 있다는 점이 주목된다.

시간 포인트(t3)에서, 상기 정류된 신호 진폭은 상기 비교기(L1)의 -2.5dB의 기준 전압에 도달하고, 결과적으로 상기 자동 이득 제어는 한 클록 주기 내에서 상기 이득을 3dB 만큼 상승시킨다. 결과적으로, 상기 정류된 신호 진폭은 새로운 이득 설정에 따라서 0.5dB까지 상승할 것이다. 결과적으로, 상기 실시예에서, 상기 정류된 신호 진폭 변화 및 상기 베이스밴드 신호의 변화는 +/-2.5dB의 범위 내에 있을 것이다. 그러나, 다른 임의의 적절한 적은 신호 변화도 기준 전압 및 이득 단계를 적절하게 선택함으로써 획득 가능하다는 점이 또한 주목된다. 또한 상기 실시예에서, 도 4b에 도시된 바와 같이, 2dB 히스테리시스(Hysteresis)가 획득된다. 일반적으로, 출력 신호 변화는 상기 이득 단계 사이즈 및 하기의 식에 따른 히스테리시스에 의해 결정된다: 출력 변화=+/- 1/2x(이득 단계 사이즈 +히스테리시스).

예를 들어 L0의 기준 전압 이하의 정류된 신호 진폭으로 표시되는 것과 같은, 빠르게 감소하는 RF 신호에 대하여, 상기 자동 이득 제어는 이득을 12dB 만큼 증가시킨다. 약 125mV의 바람직한 출력 전압에 관하여, 전형적으로 약 +/-10mV의 DC 오프셋이 허용되어야만 하기 때문에, 10mV가 이미 공칭 출력 전압보다 약 28dB 낮은 신호 레벨을 나타내므로, 저레벨의 정류된 신호 진폭을 검출하기가 어렵다.

결과적으로, 베이스밴드 신호를 나타내는 비트 패턴을 임시로 저장하는 래치에 의해서만 중단(broke)되는 디지털 폐루프가 설정되는 점에서, 자동 이득 제어가 상기 IEEE 802.11B 표준에 따라 코드화되는 데이터 패킷의 프리앰블 내에서도 빠른 이득 세틀링을 가능하게 한다. 상기 래치 컨탠츠를 업데이트한 후에, 디지털 신호가 새로운 이득 설정에 영향을 주는 코더, 가산기 및 디코더를 통하여 동시에 이동한다. 상기 가산기는 포화 동작으로 누산기를 형성하기 위하여, 피드백 요소로서 래치를 포함한다. 최대 이득에 대하여, 상기 가산기 상태는 0이다. 상기 자동 이득 제어의 정상 상태(steady state)에서, 상기 코더 출력은 0이고, 상기 가산기 출력은 일정하게 유지된다.

일 실시예에 따라서, 84dB인 전체적으로 제어가능한 다이나믹 범위가 3dB만큼씩 분리된 29 단계의 이득 설정에 의하여 획득되는데, 여기서 자동 이득 제어의 최대 세틀링 시간은 소정 수의 클록 주기로 설정된다.

84dB인 다이나믹 범위에 관하여 특정 실시예가 설명되었지만, 다른 임의의 바람직한 범위가 선택될 수 있다. 상기 다이나믹 범위를 감소시킴으로써, 상기 이득 세틀링이 가속화되거나, 또는 상기 단계 크기가 감소된다. 또한, 상기 이득 세틀링 및 상기 베이스밴드 신호의 측정이 1/2의 클록 주기 내에서 고려되는 한 설계 상의 요구에 따라 상기 클록 주파수가 선택될 수 있다.

분명하게, 본 발명은 산업 분야에 유리하게 응용될 수 있다.

Claims (10)

1. 트랜스시버 디바이스에 대한 자동 이득 제어기로서,

   증폭된 중간 주파수 신호를 출력하고, 제어 신호(103)에 응답하여 복수의 불연속 이득 설정(discrete gain setting)들로 이득을 단계적으로 변화시키도록 구성된 가변 이득부(110)와;

   클록 신호와 동기하여, 상기 증폭된 중간 주파수 신호를 표시하는 샘플 신호를 제공하도록 구성된 중간 주파수 정류부(120)와;

   상기 클록 신호와 동기하여, 상기 샘플 신호를 복수의 다른 기준 전압들과 비교하도록 구성된 비교기부(130, 140)와; 그리고

   상기 비교기부(130, 140)에 의해 제공된 비교기 출력 신호에 응답하여 상기 제어 신호를 출력하도록 구성된 제어부(150)를 포함하는 것을 특징으로 하는 자동 이득 제어기.
2. 제 1 항에 있어서,

   상기 제어부(150)는 입력부 및 출력부를 구비하는 가산기(155)와, 그리고 상기 입력부와 상기 출력부 사이에 연결되어 상기 클록 신호와 동기하여 상기 가산기의 출력을 임시로 저장하는 메모리 디바이스(156)로 구성되는 누산기를 포함하는 것을 특징으로 하는 자동 이득 제어기.
3. 제 2 항에 있어서,

   상기 누산기는 상기 복수의 불연속 이득 설정들에 대해서 포화 특성들을 가지도록 구성되는 것을 특징으로 하는 자동 이득 제어기.
4. 제 3 항에 있어서,

   상기 제어부는 상기 비교기 출력 신호를 디지털 수치로 변환하기 위한 코더(coder)(154)를 더 포함하는 것을 특징으로 하는 자동 이득 제어기.
5. 제 4 항에 있어서,

   상기 제어부는 상기 가산기(155)의 출력을 상기 제어 신호로 변환하도록 구성된 디코더(decoder)(157)를 더 포함하는 것을 특징으로 하는 자동 이득 제어기.
6. 제 1 항에 있어서,

   미리 정의된 개수의 클록 주기 내에서 이득 세틀링(gain settling)을 달성하도록 구성되는 것을 특징으로 하는 자동 이득 제어기.
7. 무선 주파수 수신기에 대한 자동 이득 제어기로서,

   중간 주파수 신호를 수신하고, 상기 중간 주파수 신호의 진폭을 표시하는 샘플 신호를 제공하도록 구성되는 신호 입력부(110, 120)와;

   이득 설정 신호를 출력하는 제어 출력부(103)와;

   상기 샘플 신호와 복수의 불연속 임계 전압들과의 비교 결과를 제공하도록 구성된 비교기부(130, 140)와; 그리고

   이득 설정 제어기(105)를 포함하여 구성되고,

   여기서, 상기 이득 설정 제어기(105)는 상기 이득 설정 제어기에 제공된 클록 신호와 동기하여 상기 비교기부의 비교 결과로부터 상기 이득 설정 신호에 불연속 이득 설정들의 제1의 개수를 제공하도록 구성되고,

   상기 이득 설정 제어기(150)는, 누산기를 형성하는 가산기(155)와 래치(156)를 포함하며, 상기 래치(156)는 상기 가산기(155)의 입력과 출력 사이에 연결되어 상기 클록 신호에 의해 인에이블되는 것을 특징으로 하는 자동 이득 제어기.
8. 제 7 항에 있어서,

   상기 신호 입력부는 상기 클록 신호와 동기하여 실행가능한 정류부(120)를 포함하는 것을 특징으로 하는 자동 이득 제어기.
9. 제 7 항에 있어서,

   상기 비교기부는 상기 비교 결과를 나타내는 비트 패턴을 임시로 저장하는 래치를 더 포함하는 것을 특징으로 하는 자동 이득 제어기.
10. 입력 신호의 이득을 자동적으로 제어하는 방법으로서,

    클록 신호를 제공하는 단계와;

    상기 클록 신호와 동기하여 상기 입력 신호로부터 샘플 신호를 발생하는 단계(202)와, 여기서 상기 샘플 신호는 상기 입력 신호의 진폭을 표시하고;

    상기 샘플 신호를 복수의 불연속 임계 전압들과 비교하는 단계(204)와;

    상기 클록 신호와 동기하여 상기 비교로부터 비트 패턴을 발생하는 단계(204)와;

    상기 비트 패턴을 나타내는 수를 가산기의 제 1 입력부에 제공하는 단계와;

    이전에 획득된 샘플 신호의 비트 패턴을 나타내는 수를 상기 클록 신호와 동기하여 상기 가산기의 제 2 입력부에 제공하는 단계(206)와; 그리고

    상기 가산기의 출력으로부터 이득 설정 신호를 발생하는 단계(207)를 포함하여 구성되며,

    여기서, 상기 이득 설정 신호는 가변 이득 증폭기부의 이득을 제어하도록 구성되는 것을 특징으로 하는 입력 신호 이득을 자동으로 제어하는 방법.

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