JPH0821858B2 - ディジタル・アナログ変換装置 - Google Patents
ディジタル・アナログ変換装置Info
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- JPH0821858B2 JPH0821858B2 JP22677089A JP22677089A JPH0821858B2 JP H0821858 B2 JPH0821858 B2 JP H0821858B2 JP 22677089 A JP22677089 A JP 22677089A JP 22677089 A JP22677089 A JP 22677089A JP H0821858 B2 JPH0821858 B2 JP H0821858B2
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0614—Continuously compensating for, or preventing, undesired influence of physical parameters of harmonic distortion
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
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- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、オーディオ信号等に対応するディジタル信
号をディジタル・アナログ（D/A）変換する際に生じる
ゼロクロス歪や量子化歪を改善する回路を備えたディジ
タル・アナログ変換装置に関する。
号をディジタル・アナログ（D/A）変換する際に生じる
ゼロクロス歪や量子化歪を改善する回路を備えたディジ
タル・アナログ変換装置に関する。
［従来の技術］ ディジタル／アナログ変換器（D/Aコンバータ）にお
いて、例えばオフセットバイナリの［1000］から［011
1］に変化する時のようにディジタル信号の１ワードに
おける最大重みビット（MSB）が変化する点で最も大き
な歪を生じることは周知である。MSBの変化点が入力信
号の零ボルト地点（ゼロクロス）にあると、レベルの低
い信号における歪率が悪化するので、入力信号に何らか
の電圧シフト信号を加算することによって、これを回避
する技術が知られている。シフト信号としては、例えば
直流オフセットを与える信号や、ディザなどが一般的で
ある。しかしながら、シフト信号を加えると、D/Aコン
バータの入力がこのダイナミックレンジを越える状態が
発生するおそれがあり、もし、越えた場合には、大きな
波形歪を発生する。この問題を解決するために、レベル
検出回路を設け、ダイナミックレンジを越える期間に
は、シフト信号の加算を中断する回路を設けたD/A変換
器が既にある。
いて、例えばオフセットバイナリの［1000］から［011
1］に変化する時のようにディジタル信号の１ワードに
おける最大重みビット（MSB）が変化する点で最も大き
な歪を生じることは周知である。MSBの変化点が入力信
号の零ボルト地点（ゼロクロス）にあると、レベルの低
い信号における歪率が悪化するので、入力信号に何らか
の電圧シフト信号を加算することによって、これを回避
する技術が知られている。シフト信号としては、例えば
直流オフセットを与える信号や、ディザなどが一般的で
ある。しかしながら、シフト信号を加えると、D/Aコン
バータの入力がこのダイナミックレンジを越える状態が
発生するおそれがあり、もし、越えた場合には、大きな
波形歪を発生する。この問題を解決するために、レベル
検出回路を設け、ダイナミックレンジを越える期間に
は、シフト信号の加算を中断する回路を設けたD/A変換
器が既にある。
［発明が解決しようとする課題］ しかし、シフト信号の加算を中断すると、D/A変換後
のアナログ信号に第５図（Ａ）に示すような不連続点が
生じる。この不連続点を解消するためにアナログ信号に
第５図（Ｂ）に示すシフト信号対応の補償信号を加算す
ることが考えられる。しかし、第５図（Ａ）に加算され
ているシフト信号を減算して元の信号に戻す時に減算し
きれないと、やはり第５図（Ｃ）に示すような不連続点
による歪が生じる。
のアナログ信号に第５図（Ａ）に示すような不連続点が
生じる。この不連続点を解消するためにアナログ信号に
第５図（Ｂ）に示すシフト信号対応の補償信号を加算す
ることが考えられる。しかし、第５図（Ａ）に加算され
ているシフト信号を減算して元の信号に戻す時に減算し
きれないと、やはり第５図（Ｃ）に示すような不連続点
による歪が生じる。
そこで、本発明の目的は、D/A変換器のオーバーフロ
ー防止用時の波形の不連続性を改善することができるデ
ィジタル・アナログ変換装置を提供することにある。
ー防止用時の波形の不連続性を改善することができるデ
ィジタル・アナログ変換装置を提供することにある。
［課題を解決するための手段］ 上記目的を達成するための請求項１に従う発明は、デ
ィジタル信号を発生するディジタル信号発生回路と、歪
改善用のシフト信号をディジタル形式で発生するシフト
信号発生回路と、前記ディジタル信号に前記シフト信号
を加算するための加算器と、前記加算器の出力が一定の
ディジタル値以上になったか否かを判定するためのレベ
ル検出回路と、前記レベル検出回路から前記加算器の出
力が前記一定のディジタル値未満であることを示す出力
が発生している時には前記加算器の出力と実質的に同一
の値を出力し、前記レベル検出回路から前記加算器の出
力が前記一定のディジタル値以上であることを示す出力
を発生している時には前記一定のディジタル値を出力す
るディジタルリミッタと、前記レベル検出回路から前記
加算器の出力が前記一定のディジタル値以上であること
を示す出力を発生している時に対応して、前記加算器の
出力から前記一定のディジタル値を差し引いた値に対応
する補償用信号を形成する補償用信号形成回路と、前記
シフト信号から前記補償用信号を減算するための減算器
と、前記リミッタの出力をアナログ信号に変換するため
の第１のディジタル・アナログ変換器と、前記減算器の
出力をアナログ信号に変換するための第２のディジタル
・アナログ変換器と、前記第１のディジタル・アナログ
変換器の出力から前記第２のディジタル・アナログ変換
器の出力を減算するためのアナログ減算回路とから成る
ディジタル・アナログ変換装置に係わるものである。
ィジタル信号を発生するディジタル信号発生回路と、歪
改善用のシフト信号をディジタル形式で発生するシフト
信号発生回路と、前記ディジタル信号に前記シフト信号
を加算するための加算器と、前記加算器の出力が一定の
ディジタル値以上になったか否かを判定するためのレベ
ル検出回路と、前記レベル検出回路から前記加算器の出
力が前記一定のディジタル値未満であることを示す出力
が発生している時には前記加算器の出力と実質的に同一
の値を出力し、前記レベル検出回路から前記加算器の出
力が前記一定のディジタル値以上であることを示す出力
を発生している時には前記一定のディジタル値を出力す
るディジタルリミッタと、前記レベル検出回路から前記
加算器の出力が前記一定のディジタル値以上であること
を示す出力を発生している時に対応して、前記加算器の
出力から前記一定のディジタル値を差し引いた値に対応
する補償用信号を形成する補償用信号形成回路と、前記
シフト信号から前記補償用信号を減算するための減算器
と、前記リミッタの出力をアナログ信号に変換するため
の第１のディジタル・アナログ変換器と、前記減算器の
出力をアナログ信号に変換するための第２のディジタル
・アナログ変換器と、前記第１のディジタル・アナログ
変換器の出力から前記第２のディジタル・アナログ変換
器の出力を減算するためのアナログ減算回路とから成る
ディジタル・アナログ変換装置に係わるものである。
また、請求項２に従う発明は、ディジタル信号を発生
するディジタル信号発生回路と、歪改善用のシフト信号
をディジタル形式で発生するシフト信号発生回路と、前
記ディジタル信号の反転信号を形成する反転回路と、前
記ディジタル信号に前記シフト信号を加算するための第
１の加算器と、前記第１の加算器の出力が一定のディジ
タル値以上になったか否かを判定するための第１のレベ
ル検出回路と、前記第１のレベル検出回路から前記第１
の加算器の出力が前記一定のディジタル値未満であるこ
とを示す出力が発生している時には前記第１の加算器の
出力と実質的に同一の値を出力し、前記第１のレベル検
出回路から前記第１の加算器の出力が前記一定のディジ
タル値以上であることを示す出力が発生している時には
前記一定のディジタル値を出力する第１のディジタルリ
ミッタと、前記第１のレベル検出回路から前記第１の加
算器の出力が前記一定のディジタル値以上であることを
示す出力が発生している時に対応して、前記第１の加算
器の出力から前記一定のディジタル値を差し引いた値に
対応する第１の補償用信号を形成する第１の補償用信号
形成回路と、前記反転回路から得られる反転ディジタル
信号に前記シフト信号を加算するための第２の加算器
と、前記第２の加算器の出力が一定のディジタル値以上
になったか否かを判定するための第２のレベル検出回路
と、前記第２のレベル検出回路から前記第２の加算器の
出力が前記一定のディジタル値未満であることを示す出
力が発生している時には前記第２の加算器の出力と実質
的に同一の値を出力し、前記第２のレベル検出回路から
前記加算器の出力が前記一定のディジタル値以上である
ことを示す出力が発生している時には前記一定のディジ
タル値を出力する第２のディジタルリミッタと、前記第
２のレベル検出回路から前記第２の加算器の出力が前記
一定のディジタル値以上であることを示す出力が発生し
ている時に対応して、前記第２の加算器の出力から前記
一定のディジタル値を差し引いた値に対応する第２の補
償用信号を形成する第２の補償用信号形成回路と、前記
第１のディジタルリミッタの出力から前記第２の補償用
信号を減算するための第１の減算器と、前記第２のディ
ジタルリミッタの出力から前記第１の補償用信号を減算
するための第２の減算器と、前記第１の減算器の出力を
アナログ信号に変換するための第１のディジタル・アナ
ログ変換器と、前記第２の減算器の出力をアナログ信号
に変換するための第２のディジタル・アナログ変換器
と、前記第１のディジタル・アナログ変換器の出力から
前記第２のディジタル・アナログ変換器の出力を減算す
るためのアナログ減算回路とから成るディジタル・アナ
ログ変換装置に係わるものである。
するディジタル信号発生回路と、歪改善用のシフト信号
をディジタル形式で発生するシフト信号発生回路と、前
記ディジタル信号の反転信号を形成する反転回路と、前
記ディジタル信号に前記シフト信号を加算するための第
１の加算器と、前記第１の加算器の出力が一定のディジ
タル値以上になったか否かを判定するための第１のレベ
ル検出回路と、前記第１のレベル検出回路から前記第１
の加算器の出力が前記一定のディジタル値未満であるこ
とを示す出力が発生している時には前記第１の加算器の
出力と実質的に同一の値を出力し、前記第１のレベル検
出回路から前記第１の加算器の出力が前記一定のディジ
タル値以上であることを示す出力が発生している時には
前記一定のディジタル値を出力する第１のディジタルリ
ミッタと、前記第１のレベル検出回路から前記第１の加
算器の出力が前記一定のディジタル値以上であることを
示す出力が発生している時に対応して、前記第１の加算
器の出力から前記一定のディジタル値を差し引いた値に
対応する第１の補償用信号を形成する第１の補償用信号
形成回路と、前記反転回路から得られる反転ディジタル
信号に前記シフト信号を加算するための第２の加算器
と、前記第２の加算器の出力が一定のディジタル値以上
になったか否かを判定するための第２のレベル検出回路
と、前記第２のレベル検出回路から前記第２の加算器の
出力が前記一定のディジタル値未満であることを示す出
力が発生している時には前記第２の加算器の出力と実質
的に同一の値を出力し、前記第２のレベル検出回路から
前記加算器の出力が前記一定のディジタル値以上である
ことを示す出力が発生している時には前記一定のディジ
タル値を出力する第２のディジタルリミッタと、前記第
２のレベル検出回路から前記第２の加算器の出力が前記
一定のディジタル値以上であることを示す出力が発生し
ている時に対応して、前記第２の加算器の出力から前記
一定のディジタル値を差し引いた値に対応する第２の補
償用信号を形成する第２の補償用信号形成回路と、前記
第１のディジタルリミッタの出力から前記第２の補償用
信号を減算するための第１の減算器と、前記第２のディ
ジタルリミッタの出力から前記第１の補償用信号を減算
するための第２の減算器と、前記第１の減算器の出力を
アナログ信号に変換するための第１のディジタル・アナ
ログ変換器と、前記第２の減算器の出力をアナログ信号
に変換するための第２のディジタル・アナログ変換器
と、前記第１のディジタル・アナログ変換器の出力から
前記第２のディジタル・アナログ変換器の出力を減算す
るためのアナログ減算回路とから成るディジタル・アナ
ログ変換装置に係わるものである。
なお、請求項１及び２における加算器、減算器、減算
回路は、これ等の入力の一方の位相又は極性を反転する
ことによって加算器を減算器に、また減算器又は減算回
路を加算器に変えることができる。従って、本発明にお
ける加算及び減算は、便宜上の呼び方であり、相互に置
き換え可能なものである。
回路は、これ等の入力の一方の位相又は極性を反転する
ことによって加算器を減算器に、また減算器又は減算回
路を加算器に変えることができる。従って、本発明にお
ける加算及び減算は、便宜上の呼び方であり、相互に置
き換え可能なものである。
［作 用］ 請求項１の発明の補償用信号形成回路からはリミッタ
で切り捨てられた成分が得られる。この成分を含む補償
用信号とシフト信号（直流オフセット用信号又はディザ
信号）とは減算処理される。例えば、補償用信号の極性
（位相）を反転してシフト信号に加算される。第２のデ
ィジタル・アナログ信号に減算すべきシフト信号と補償
用信号との両方をアナログ信号に変換する。減算回路で
はシフト信号が減算されると共に、結果として補償用信
号が加算されて歪の少ないアナログ信号が得られる。
で切り捨てられた成分が得られる。この成分を含む補償
用信号とシフト信号（直流オフセット用信号又はディザ
信号）とは減算処理される。例えば、補償用信号の極性
（位相）を反転してシフト信号に加算される。第２のデ
ィジタル・アナログ信号に減算すべきシフト信号と補償
用信号との両方をアナログ信号に変換する。減算回路で
はシフト信号が減算されると共に、結果として補償用信
号が加算されて歪の少ないアナログ信号が得られる。
請求項２の発明においても同様な作用が得られる。
［第１の実施例］ 次に、第１図及び第２図を参照して本発明の第１の実
施例に係わるディジタル・アナログ変換装置を説明す
る。
施例に係わるディジタル・アナログ変換装置を説明す
る。
第１図のディジタル信号発生回路１は、例えばCDプレ
ーヤにおける再生回路であって、オーディオ等のアナロ
グ信号に対応する例えば16ビットのオフセットバイナリ
形式のディジタル信号Ａを一定のサンプリング周期で順
次に出力する。
ーヤにおける再生回路であって、オーディオ等のアナロ
グ信号に対応する例えば16ビットのオフセットバイナリ
形式のディジタル信号Ａを一定のサンプリング周期で順
次に出力する。
シフト信号発生回路２は、この実施例の場合、ディジ
タル信号に対応するアナログ信号における直流オフセッ
トに相当するシフト信号Ｂをオフセットバイナリ形式で
発生するものである。なお、シフト信号Ｂはディジタル
信号と同一のサンプリング周期で送出される。また、こ
のシフト信号Ｂはディジタル信号Ａの最大レベルよりも
十分に小さいレベルの信号である。
タル信号に対応するアナログ信号における直流オフセッ
トに相当するシフト信号Ｂをオフセットバイナリ形式で
発生するものである。なお、シフト信号Ｂはディジタル
信号と同一のサンプリング周期で送出される。また、こ
のシフト信号Ｂはディジタル信号Ａの最大レベルよりも
十分に小さいレベルの信号である。
ディジタル加算器３はディジタル信号発生回路１に接
続された一方の入力端子とシフト信号発生回路２に接続
された他方の入力端子とを有し、ディジタル信号Ａとシ
フト信号Ｂとの加算出力Ｃ＝Ａ＋Ｂを発生する。
続された一方の入力端子とシフト信号発生回路２に接続
された他方の入力端子とを有し、ディジタル信号Ａとシ
フト信号Ｂとの加算出力Ｃ＝Ａ＋Ｂを発生する。
レベル検出回路４は、ディジタル信号発生回路１から
発生するディジタル信号Ａと加算器３の出力Ｃとに基づ
いて、加算出力Ｃが第１のディジタル・アナログ変換器
（以下単にDACと言う）５のオーバーフローレベル又は
これよりも低く設定された一定レベルに達したか否かを
判定するものである。
発生するディジタル信号Ａと加算器３の出力Ｃとに基づ
いて、加算出力Ｃが第１のディジタル・アナログ変換器
（以下単にDACと言う）５のオーバーフローレベル又は
これよりも低く設定された一定レベルに達したか否かを
判定するものである。
加算器３とレベル検出回路４とに接続されているディ
ジタルリミッタ６は、加算出力Ｃが一定レベルに達して
いないことを示しているレベル検出信号に応答して加算
出力Ｃをそのまま出力し、加算出力Ｃが一定レベル以上
であることを示すレベル検出信号に応答して一定レベル
のディジタル値を継続的に出力するものである。補償用
信号形成回路７はディジタル減算回路から成り、一方の
入力端子が加算器３に接続され、他方の入力端子がリミ
ッタ６に接続されている。従って、この補償用信号形成
回路７からは加算出力Ｃからリミッタ出力Ｄを差し引い
た値から成る補償用信号Ｅが得られる。補償用信号Ｅ
は、リミッタ６で切り捨てられた成分に相当する。
ジタルリミッタ６は、加算出力Ｃが一定レベルに達して
いないことを示しているレベル検出信号に応答して加算
出力Ｃをそのまま出力し、加算出力Ｃが一定レベル以上
であることを示すレベル検出信号に応答して一定レベル
のディジタル値を継続的に出力するものである。補償用
信号形成回路７はディジタル減算回路から成り、一方の
入力端子が加算器３に接続され、他方の入力端子がリミ
ッタ６に接続されている。従って、この補償用信号形成
回路７からは加算出力Ｃからリミッタ出力Ｄを差し引い
た値から成る補償用信号Ｅが得られる。補償用信号Ｅ
は、リミッタ６で切り捨てられた成分に相当する。
ディジタル減算器８はシフト信号発生回路２と補償用
信号形成回路７とに接続され、シフト信号Ｂから補償用
信号Ｅを減算した信号Ｆ＝Ｂ−Ｅを出力する。
信号形成回路７とに接続され、シフト信号Ｂから補償用
信号Ｅを減算した信号Ｆ＝Ｂ−Ｅを出力する。
リミッタ回路６に接続された第１のDAC5は、リミッタ
６の出力Ｄをアナログ信号に変換するものであり、この
実施例の場合、加算器３と同一のダイナミックレンジを
有する。第２のDAC9は減算器８の出力Ｆをアナログ信号
に変換するものである。
６の出力Ｄをアナログ信号に変換するものであり、この
実施例の場合、加算器３と同一のダイナミックレンジを
有する。第２のDAC9は減算器８の出力Ｆをアナログ信号
に変換するものである。
アナログ減算回路10は第１のDAC5の出力から第２のDA
C9の出力を減算した波形を出力するものである。
C9の出力を減算した波形を出力するものである。
［動 作］ 第２図（Ａ）〜（Ｆ）は第１図のＡ〜Ｆ点の状態をア
ナログ類推で説明的に示すものである。また、第２図
（Ａ）には、加算器３及び第１のDAC5のダイナミックレ
ンジいっぱいのディジタル信号Ａに対応する正弦波アナ
ログ信号が示されている。第２図（Ａ）のディジタル信
号Ａに第２図（Ｂ）に示すディジタルシフト信号Ｂを加
算すると、当然の結果として、ディジタル信号Ａの最大
値近傍で加算器３のオーバーフロー３が発生する。第２
図（Ｃ）に示すように、オーバーフローが発生しないt0
〜t1区間及びt2〜t3区間にはＡ＋Ｂの出力が正領域に得
られるが、オーバーフローしているt1〜t2区間において
は、桁溢れが起きて符号が反転し、負の領域に出力が得
られる。
ナログ類推で説明的に示すものである。また、第２図
（Ａ）には、加算器３及び第１のDAC5のダイナミックレ
ンジいっぱいのディジタル信号Ａに対応する正弦波アナ
ログ信号が示されている。第２図（Ａ）のディジタル信
号Ａに第２図（Ｂ）に示すディジタルシフト信号Ｂを加
算すると、当然の結果として、ディジタル信号Ａの最大
値近傍で加算器３のオーバーフロー３が発生する。第２
図（Ｃ）に示すように、オーバーフローが発生しないt0
〜t1区間及びt2〜t3区間にはＡ＋Ｂの出力が正領域に得
られるが、オーバーフローしているt1〜t2区間において
は、桁溢れが起きて符号が反転し、負の領域に出力が得
られる。
リミッタ６は、t0〜t1、t2〜t3等のオーバーフローし
ていない期間には加算出力Ｃをそのまま出力し、t1〜t2
等のオーバーフローしている期間には一定値（最大値）
を継続的に出力する。これにより、リミッタ６から第２
図（Ｄ）に示す出力Ｄが得られる。
ていない期間には加算出力Ｃをそのまま出力し、t1〜t2
等のオーバーフローしている期間には一定値（最大値）
を継続的に出力する。これにより、リミッタ６から第２
図（Ｄ）に示す出力Ｄが得られる。
補償用信号形成回路７においては、加算出力Ｃからリ
ミッタ出力Ｄを差し引くことに基づいて第２図（Ｅ）の
補償用信号Ｅが得られる。この補償用信号Ｅは、リミッ
タ６で切り捨てられた成分に相当する。減算器８におい
ては、第２図（Ｂ）のシフト信号Ｂから第２図（Ｅ）の
補償用信号Ｅを差し引いた信号Ｆ＝Ｂ−Ｅが第２図
（Ｆ）に示すように得られる。
ミッタ出力Ｄを差し引くことに基づいて第２図（Ｅ）の
補償用信号Ｅが得られる。この補償用信号Ｅは、リミッ
タ６で切り捨てられた成分に相当する。減算器８におい
ては、第２図（Ｂ）のシフト信号Ｂから第２図（Ｅ）の
補償用信号Ｅを差し引いた信号Ｆ＝Ｂ−Ｅが第２図
（Ｆ）に示すように得られる。
第１のDAC5で第２図（Ｄ）のリミッタ出力をアナログ
信号に変換し、第２のDAC9で第２図（Ｆ）の信号をアナ
ログ信号に変換し、減算回路10で第２図（Ｄ）の波形か
ら第２図（Ｆ）の波形をアナログ減算すると、第２図
（Ａ）に示す原波形にほぼ一致した波形が得られる。
信号に変換し、第２のDAC9で第２図（Ｆ）の信号をアナ
ログ信号に変換し、減算回路10で第２図（Ｄ）の波形か
ら第２図（Ｆ）の波形をアナログ減算すると、第２図
（Ａ）に示す原波形にほぼ一致した波形が得られる。
第２図において、t1及びt2時点で第２図（Ｆ）の信号
がゆるやかに変化するので、減算回路10においてたとえ
シフト信号の引き残しが発生したとしても、減算回路10
の出力波形がt1、t2時点で急激に変化しない。従って、
歪の少ないアナログ信号を得ることができる。
がゆるやかに変化するので、減算回路10においてたとえ
シフト信号の引き残しが発生したとしても、減算回路10
の出力波形がt1、t2時点で急激に変化しない。従って、
歪の少ないアナログ信号を得ることができる。
なお、ディジタル信号Ａのレベルが低い時には、リミ
ッタ６の出力Ｄは加算出力Ｃに一致し、また、補償用信
号形成回路７の出力は零になる。
ッタ６の出力Ｄは加算出力Ｃに一致し、また、補償用信
号形成回路７の出力は零になる。
［第２の実施例］ 次に、第３図及び第４図を参照して本発明の第２の実
施例に係わるD/A変換装置を説明する。但し、第３図に
おいて符号１、２、５、９、10で示すものは第１図で同
一符号で示すものと実質的に同一であり、第３図の3a、
3b、4a、4b、6a、6b、7a、7b、8a、8bで示すものは第１
図の３、４、６、７、８で示すものと実質的に同一であ
るので、これ等の詳しい説明は省略する。
施例に係わるD/A変換装置を説明する。但し、第３図に
おいて符号１、２、５、９、10で示すものは第１図で同
一符号で示すものと実質的に同一であり、第３図の3a、
3b、4a、4b、6a、6b、7a、7b、8a、8bで示すものは第１
図の３、４、６、７、８で示すものと実質的に同一であ
るので、これ等の詳しい説明は省略する。
この第２の実施例では位相反転回路11がディジタル信
号発生回路に接続されている。第１の加算器3aには第４
図（Ａ）に示すディジタル信号とシフト信号発生回路２
のシフト信号が入力し、これ等が加算される。第２の加
算器3bには第４図（Ｂ）に示す反転ディジタル信号とシ
フト信号とが入力し、これ等が加算される。第１及び第
２のレベル検出回路4a、4bは実質的に同一のものであ
り、第１及び第２の加算器3a、3bのオーバーフローを検
出する。第１及び第２のリミッタ6a、6bは、第１図のリ
ミッタ６と同様に動作し、オーバーフロー時には第４図
（Ｃ）（Ｄ）の出力を発生する。
号発生回路に接続されている。第１の加算器3aには第４
図（Ａ）に示すディジタル信号とシフト信号発生回路２
のシフト信号が入力し、これ等が加算される。第２の加
算器3bには第４図（Ｂ）に示す反転ディジタル信号とシ
フト信号とが入力し、これ等が加算される。第１及び第
２のレベル検出回路4a、4bは実質的に同一のものであ
り、第１及び第２の加算器3a、3bのオーバーフローを検
出する。第１及び第２のリミッタ6a、6bは、第１図のリ
ミッタ６と同様に動作し、オーバーフロー時には第４図
（Ｃ）（Ｄ）の出力を発生する。
第１及び第２の補償用信号形成回路7a、7bは、第１及
び第２の加算器3a、3bの出力から第１及び第２のリミッ
タ6a、6bの出力を減算することによって第４図（Ｅ）
（Ｆ）の第１及び第２の補償用信号を形成する。
び第２の加算器3a、3bの出力から第１及び第２のリミッ
タ6a、6bの出力を減算することによって第４図（Ｅ）
（Ｆ）の第１及び第２の補償用信号を形成する。
第１の減算器8aは第１のリミッタ6aの出力から第２の
補償用信号形成回路7bの出力を減算して第４図（Ｇ）の
信号を形成する。第２の減算器8bは第２のリミッタ6bの
出力から第１の補償用信号形成回路7aの出力を減算し、
第４図（Ｈ）の信号を形成する。
補償用信号形成回路7bの出力を減算して第４図（Ｇ）の
信号を形成する。第２の減算器8bは第２のリミッタ6bの
出力から第１の補償用信号形成回路7aの出力を減算し、
第４図（Ｈ）の信号を形成する。
第１及び第２のDAC5、９は第４図（Ｇ）（Ｈ）の信号
をアナログ信号に変換する。減算回路10は、第１のDAC5
の出力から第２のDAC9の出力を減算し、第４図（Ｉ）の
波形を出力する。
をアナログ信号に変換する。減算回路10は、第１のDAC5
の出力から第２のDAC9の出力を減算し、第４図（Ｉ）の
波形を出力する。
本実施例は第１の実施例と同一の作用効果を有する他
に、減算回路10からDAC5よりも大きなダイナミックレン
ジの波形を得ることができるという効果を有する。
に、減算回路10からDAC5よりも大きなダイナミックレン
ジの波形を得ることができるという効果を有する。
［変形例］ 本発明は上述の実施例に限定されるものでなく、例え
ば次の変形が可能なものである。
ば次の変形が可能なものである。
（１） シフト信号として、直流オフセット信号の代り
にディジタルディザを加算することができる。
にディジタルディザを加算することができる。
（２） 補償用信号を形成するために、リミッタ６、6
a、6bとは別に独立にリミッタを設けることができる。
a、6bとは別に独立にリミッタを設けることができる。
（３） レベル検出回路４、4a、4bで所定レベルを検出
するために、基準レベルを設定し、この基準レベルと加
算器３、3a、3bの出力又はディジタル信号形成回路の出
力及び反転回路11の出力とを比較し、過大レベルを検出
してもよい。
するために、基準レベルを設定し、この基準レベルと加
算器３、3a、3bの出力又はディジタル信号形成回路の出
力及び反転回路11の出力とを比較し、過大レベルを検出
してもよい。
［発明の効果］ 請求項１及び２の発明によれば、波形の不連続性を容
易に改善することができる。請求項２の発明では更にダ
イナミックレンジの拡大が可能になる。
易に改善することができる。請求項２の発明では更にダ
イナミックレンジの拡大が可能になる。
【図面の簡単な説明】 第１図は本発明の第１の実施例のD/A変換装置を示すブ
ロック図、 第２図は第１図の各部の状態をアナログ類推で示す波形
図、 第３図は本発明の第２の実施例のD/A変換装置を示すブ
ロック図、 第４図（Ａ）〜（Ｉ）は第３図の各部の状態を示すもの
であり、この内（Ａ）〜（Ｈ）はアナログ類推で示す波
形図、（Ｉ）は出力電圧波形図、 第５図は従来のオーバーフロー時の波形を示す図であ
る。 １……ディジタル信号発生回路、２……シフト信号発生
回路、３……加算器、４……レベル検出回路、５……DA
C、６……リミッタ、７……補償用信号形成回路、８…
…減算器、９……DAC、10……減算回路。
ロック図、 第２図は第１図の各部の状態をアナログ類推で示す波形
図、 第３図は本発明の第２の実施例のD/A変換装置を示すブ
ロック図、 第４図（Ａ）〜（Ｉ）は第３図の各部の状態を示すもの
であり、この内（Ａ）〜（Ｈ）はアナログ類推で示す波
形図、（Ｉ）は出力電圧波形図、 第５図は従来のオーバーフロー時の波形を示す図であ
る。 １……ディジタル信号発生回路、２……シフト信号発生
回路、３……加算器、４……レベル検出回路、５……DA
C、６……リミッタ、７……補償用信号形成回路、８…
…減算器、９……DAC、10……減算回路。
Claims (2)
- 【請求項１】ディジタル信号を発生するディジタル信号
発生回路と、 歪改善用のシフト信号をディジタル形式で発生するシフ
ト信号発生回路と、 前記ディジタル信号に前記シフト信号を加算するための
加算器と、 前記加算器の出力が一定のディジタル値以上になったか
否かを判定するためのレベル検出回路と、 前記レベル検出回路から前記加算器の出力が前記一定の
ディジタル値未満であることを示す出力が発生している
時には前記加算器の出力と実質的に同一の値を出力し、
前記レベル検出回路から前記加算器の出力が前記一定の
ディジタル値以上であることを示す出力を発生している
時には前記一定のディジタル値を出力するディジタルリ
ミッタと、 前記レベル検出回路から前記加算器の出力が前記一定の
ディジタル値以上であることを示す出力を発生している
時に対応して、前記加算器の出力から前記一定のディジ
タル値を差し引いた値に対応する補償用信号を形成する
補償用信号形成回路と、 前記シフト信号から前記補償用信号を減算するための減
算器と、 前記リミッタの出力をアナログ信号に変換するための第
１のディジタル・アナログ変換器と、 前記減算器の出力をアナログ信号に変換するための第２
のディジタル・アナログ変換器と、 前記第１のディジタル・アナログ変換器の出力から前記
第２のディジタル・アナログ変換器の出力を減算するた
めのアナログ減算回路と から成るディジタル・アナログ変換装置。 - 【請求項２】ディジタル信号を発生するディジタル信号
発生回路と、 歪改善用のシフト信号をディジタル形式で発生するシフ
ト信号発生回路と、 前記ディジタル信号の反転信号を形成する反転回路と、 前記ディジタル信号に前記シフト信号を加算するための
第１の加算器と、 前記第１の加算器の出力が一定のディジタル値以上にな
ったか否かを判定するための第１のレベル検出回路と、 前記第１のレベル検出回路から前記第１の加算器の出力
が前記一定のディジタル値未満であることを示す出力が
発生している時には前記第１の加算器の出力と実質的に
同一の値を出力し、前記第１のレベル検出回路から前記
第１の加算器の出力が前記一定のディジタル値以上であ
ることを示す出力が発生している時には前記一定のディ
ジタル値を出力する第１のディジタルリミッタと、 前記第１のレベル検出回路から前記第１の加算器の出力
が前記一定のディジタル値以上であることを示す出力が
発生している時に対応して、前記第１の加算器の出力か
ら前記一定のディジタル値を差し引いた値に対応する第
１の補償用信号を形成する第１の補償用信号形成回路
と、 前記反転回路から得られる反転ディジタル信号に前記シ
フト信号を加算するための第２の加算器と、 前記第２の加算器の出力が一定のディジタル値以上にな
ったか否かを判定するための第２のレベル検出回路と、 前記第２のレベル検出回路から前記第２の加算器の出力
が前記一定のディジタル値未満であることを示す出力が
発生している時には前記第２の加算器の出力と実質的に
同一の値を出力し、前記第２のレベル検出回路から前記
加算器の出力が前記一定のディジタル値以上であること
を示す出力が発生している時には前記一定のディジタル
値を出力する第２のディジタルリミッタと、 前記第２のレベル検出回路から前記第２の加算器の出力
が前記一定のディジタル値以上であることを示す出力が
発生している時に対応して、前記第２の加算器の出力か
ら前記一定のディジタル値を差し引いた値に対応する第
２の補償用信号を形成する第２の補償用信号形成回路
と、 前記第１のディジタルリミッタの出力から前記第２の補
償用信号を減算するための第１の減算器と、 前記第２のディジタルリミッタの出力から前記第１の補
償用信号を減算するための第２の減算器と、 前記第１の減算器の出力をアナログ信号に変換するため
の第１のディジタル・アナログ変換器と、 前記第２の減算器の出力をアナログ信号に変換するため
の第２のディジタル・アナログ変換器と、 前記第１のディジタル・アナログ変換器の出力から前記
第２のディジタル・アナログ変換器の出力を減算するた
めのアナログ減算回路と から成るディジタル・アナログ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22677089A JPH0821858B2 (ja) | 1989-08-31 | 1989-08-31 | ディジタル・アナログ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22677089A JPH0821858B2 (ja) | 1989-08-31 | 1989-08-31 | ディジタル・アナログ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0389627A JPH0389627A (ja) | 1991-04-15 |
| JPH0821858B2 true JPH0821858B2 (ja) | 1996-03-04 |
Family
ID=16850340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22677089A Expired - Fee Related JPH0821858B2 (ja) | 1989-08-31 | 1989-08-31 | ディジタル・アナログ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821858B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6363120B1 (en) | 1998-06-17 | 2002-03-26 | Lucent Technologies Inc. | Apparatus and method for extending the dynamic range of a mixer using feed forward distortion reduction |
| US6097324A (en) * | 1998-06-17 | 2000-08-01 | Lucent Technologies Inc. | Method and apparatus for extending the spurious free dynamic range of an analog-to-digital converter |
| US6198419B1 (en) * | 1998-06-17 | 2001-03-06 | Lucent Technologies, Inc. | Method and apparatus for extending the spurious free dynamic range of a digital-to-analog converter |
| US6339701B1 (en) | 1998-06-17 | 2002-01-15 | Lucent Technologies, Inc. | Method and apparatus for extending the dynamic range of a frequency mixer |
-
1989
- 1989-08-31 JP JP22677089A patent/JPH0821858B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0389627A (ja) | 1991-04-15 |
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Legal Events
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|---|---|---|---|
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