JPH0637643A - Ａｄｍ方式信号処理装置 - Google Patents
Ａｄｍ方式信号処理装置Info
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- JPH0637643A JPH0637643A JP18938892A JP18938892A JPH0637643A JP H0637643 A JPH0637643 A JP H0637643A JP 18938892 A JP18938892 A JP 18938892A JP 18938892 A JP18938892 A JP 18938892A JP H0637643 A JPH0637643 A JP H0637643A
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Abstract
(57)【要約】
【目的】 ＬＳＩ化した後にデルタ幅値を任意に変更で
き、オーバーロード雑音とグラニュラー雑音を低減す
る。 【構成】 比較器１と、この比較器１の出力値ａを記憶
し出力するラッチ回路２と、ラッチ回路２の出力値ｂの
変化に応じて増減するアップダウンカウンタ３と、デル
タ幅値を記憶しアップダウンカウンタ３の出力値ｃによ
って指定されたアドレスのデルタ幅値ｄを出力するＥＥ
ＰＲＯＭ４と、ラッチ回路２の出力値ｂに応じてＥＥＰ
ＲＯＭ４の出力するデルタ幅値ｄを加減算する加減算器
５と、この加減算器５の出力値ｅを変換しアナログ出力
信号ＡＯＵＴとして出力するＤ−Ａ変換器６とを備えて
あり、比較器１はアナログ入力信号ＡＩＮとＤ−Ａ変換
器６の出力するアナログ出力信号ＡＯＵＴとを比較する
ようにしている。
き、オーバーロード雑音とグラニュラー雑音を低減す
る。 【構成】 比較器１と、この比較器１の出力値ａを記憶
し出力するラッチ回路２と、ラッチ回路２の出力値ｂの
変化に応じて増減するアップダウンカウンタ３と、デル
タ幅値を記憶しアップダウンカウンタ３の出力値ｃによ
って指定されたアドレスのデルタ幅値ｄを出力するＥＥ
ＰＲＯＭ４と、ラッチ回路２の出力値ｂに応じてＥＥＰ
ＲＯＭ４の出力するデルタ幅値ｄを加減算する加減算器
５と、この加減算器５の出力値ｅを変換しアナログ出力
信号ＡＯＵＴとして出力するＤ−Ａ変換器６とを備えて
あり、比較器１はアナログ入力信号ＡＩＮとＤ−Ａ変換
器６の出力するアナログ出力信号ＡＯＵＴとを比較する
ようにしている。
Description
【０００１】
【産業上の利用分野】この発明は、ＡＤＭ方式信号処理
装置に関するものである。
装置に関するものである。
【０００２】
【従来の技術】近年ＡＤＭ方式信号処理装置は、簡単な
回路構成でアナログ信号をディジタル信号に変換するこ
とができ、ディジタル信号をアナログ信号に変換できる
という特徴から、音声録再装置などに多用されている。
以下に従来のＡＤＭ方式信号処理装置について説明す
る。
回路構成でアナログ信号をディジタル信号に変換するこ
とができ、ディジタル信号をアナログ信号に変換できる
という特徴から、音声録再装置などに多用されている。
以下に従来のＡＤＭ方式信号処理装置について説明す
る。
【０００３】図３は、従来のＡＤＭ方式信号処理装置の
構成を示すものである。図３において、１１はアナログ
入力信号ＡＩＮとｎビットＤ−Ａ変換器１５の出力値
（アナログ出力信号）ＡＯＵＴとを比較する比較器であ
り、１２は比較器１１の出力値ｇをサンプリング周波数
ｆs で記憶するラッチ回路である。１３はラッチ回路１
３の出力値ｈに応じてデルタ幅値ｉを決定するデルタ幅
レジスタであり、１４はデルタ幅レジスタ１３の出力値
（デルタ幅値）ｉをラッチ回路１３の出力値ｈに応じて
加減算するｎビット加減算器である。１５はｎビット加
減算器１４の出力したディジタル信号ｊをアナログ出力
信号ＡＯＵＴに変換するｎビットＤ−Ａ変換器である。
構成を示すものである。図３において、１１はアナログ
入力信号ＡＩＮとｎビットＤ−Ａ変換器１５の出力値
（アナログ出力信号）ＡＯＵＴとを比較する比較器であ
り、１２は比較器１１の出力値ｇをサンプリング周波数
ｆs で記憶するラッチ回路である。１３はラッチ回路１
３の出力値ｈに応じてデルタ幅値ｉを決定するデルタ幅
レジスタであり、１４はデルタ幅レジスタ１３の出力値
（デルタ幅値）ｉをラッチ回路１３の出力値ｈに応じて
加減算するｎビット加減算器である。１５はｎビット加
減算器１４の出力したディジタル信号ｊをアナログ出力
信号ＡＯＵＴに変換するｎビットＤ−Ａ変換器である。
【０００４】以上のように構成されたＡＤＭ方式信号処
理装置について、以下その動作を説明する。まず比較器
１１が、アナログ入力信号ＡＩＮの信号レベルと、１サ
ンプリング周期前の信号処理結果であるｎビットＤ−Ａ
変換器１５の出力値（アナログ出力信号）ＡＯＵＴの信
号レベルとを比較し、アナログ入力信号ＡＩＮが「大」
ならば「１」、「小」ならば「０」とする出力値ｇを出
力する。ラッチ回路１２は，サンプリング周波数ｆs ３
５のタイミングで比較器１１の出力値ｇを記憶し、同時
にデルタ幅レジスタ１３とｎビット加減算器１４にラッ
チ出力値ｈとして出力する。
理装置について、以下その動作を説明する。まず比較器
１１が、アナログ入力信号ＡＩＮの信号レベルと、１サ
ンプリング周期前の信号処理結果であるｎビットＤ−Ａ
変換器１５の出力値（アナログ出力信号）ＡＯＵＴの信
号レベルとを比較し、アナログ入力信号ＡＩＮが「大」
ならば「１」、「小」ならば「０」とする出力値ｇを出
力する。ラッチ回路１２は，サンプリング周波数ｆs ３
５のタイミングで比較器１１の出力値ｇを記憶し、同時
にデルタ幅レジスタ１３とｎビット加減算器１４にラッ
チ出力値ｈとして出力する。
【０００５】デルタ幅レジスタ１３は、例えば１、２、
４、８という４通りのデルタ幅値ｉを出力でき、ラッチ
出力値ｈが「１、１、１」あるいは「０、０、０」とい
うように同じ値が続く場合には「１、２、４、８」と増
加し、「１、０、１」あるいは「０、１、０」と異なる
値が続く場合には、「８、４、２、１」と減少する。ｎ
ビット加減算器１４はサンプリング周波数ｆs のタイミ
ングで、ラッチ出力値ｈが「１」ならばデルタ幅値ｉを
加算し、ラッチ出力値ｈが「０」ならばデルタ幅値ｉを
減算し、その加減算結果をｎビットのディジタル信号ｊ
としてｎビットＤ−Ａ変換器１５に出力する。
４、８という４通りのデルタ幅値ｉを出力でき、ラッチ
出力値ｈが「１、１、１」あるいは「０、０、０」とい
うように同じ値が続く場合には「１、２、４、８」と増
加し、「１、０、１」あるいは「０、１、０」と異なる
値が続く場合には、「８、４、２、１」と減少する。ｎ
ビット加減算器１４はサンプリング周波数ｆs のタイミ
ングで、ラッチ出力値ｈが「１」ならばデルタ幅値ｉを
加算し、ラッチ出力値ｈが「０」ならばデルタ幅値ｉを
減算し、その加減算結果をｎビットのディジタル信号ｊ
としてｎビットＤ−Ａ変換器１５に出力する。
【０００６】ｎビットＤ−Ａ変換器１５は、ｎビット加
減算器１４からのディジタル信号ｊをアナログ信号に変
換し、変換されたアナログ信号はアナログ出力信号ＡＯ
ＵＴとして出力されるとともに、アナログ出力信号ＡＯ
ＵＴは次回の信号処理の比較対象として比較器１１に入
力される。以上の動作を繰り返し実行することで、ＡＤ
Ｍ方式信号処理を実現している。なお、図４に各信号の
タイミングと出力値の一例を示しておく。図４では、ラ
ッチ出力値ｈが「１、１、１、１」と続いているため、
デルタ幅値ｉが「１、２、４、８」と増加し、アナログ
出力信号ＡＯＵＴは「１、３、７、１５」と増加する。
減算器１４からのディジタル信号ｊをアナログ信号に変
換し、変換されたアナログ信号はアナログ出力信号ＡＯ
ＵＴとして出力されるとともに、アナログ出力信号ＡＯ
ＵＴは次回の信号処理の比較対象として比較器１１に入
力される。以上の動作を繰り返し実行することで、ＡＤ
Ｍ方式信号処理を実現している。なお、図４に各信号の
タイミングと出力値の一例を示しておく。図４では、ラ
ッチ出力値ｈが「１、１、１、１」と続いているため、
デルタ幅値ｉが「１、２、４、８」と増加し、アナログ
出力信号ＡＯＵＴは「１、３、７、１５」と増加する。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
構成では、図５(a) に示すように、アナログ入力信号Ａ
ＩＮの変化が大きな場合にはオーバーロード雑音ｎ1 が
発生し、図５(b) に示すように、アナログ入力信号ＡＩ
Ｎの変化が小さな場合にはグラニュラー雑音ｎ2が発生
するが、デルタ幅値ｉはデルタ幅レジスタ１３により、
その変化内容が固定されており、ＬＳＩ化した場合に
は、デルタ幅値ｉを任意に変更できないため、雑音を低
減できないという欠点を有していた。
構成では、図５(a) に示すように、アナログ入力信号Ａ
ＩＮの変化が大きな場合にはオーバーロード雑音ｎ1 が
発生し、図５(b) に示すように、アナログ入力信号ＡＩ
Ｎの変化が小さな場合にはグラニュラー雑音ｎ2が発生
するが、デルタ幅値ｉはデルタ幅レジスタ１３により、
その変化内容が固定されており、ＬＳＩ化した場合に
は、デルタ幅値ｉを任意に変更できないため、雑音を低
減できないという欠点を有していた。
【０００８】この発明は、上記従来の問題点を解決する
もので、ＬＳＩ化した後にデルタ幅値を任意に変更で
き、オーバーロード雑音とグラニュラー雑音を低減でき
るＡＤＭ方式信号処理装置を提供することを目的とす
る。
もので、ＬＳＩ化した後にデルタ幅値を任意に変更で
き、オーバーロード雑音とグラニュラー雑音を低減でき
るＡＤＭ方式信号処理装置を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】この目的を達成するため
にこの発明のＡＤＭ方式信号処理装置は、比較器と、こ
の比較器の出力値を記憶し出力するラッチ回路と、この
ラッチ回路の出力値の変化に応じて増減するアップダウ
ンカウンタと、デルタ幅値を記憶しアップダウンカウン
タの出力値によって指定されたアドレスのデルタ幅値を
出力するＥＥＰＲＯＭと、ラッチ回路の出力値に応じて
ＥＥＰＲＯＭの出力するデルタ幅値を加減算する加減算
器と、この加減算器の出力値を変換しアナログ出力信号
として出力するＤ−Ａ変換器とを備えてあり、比較器は
アナログ入力信号とＤ−Ａ変換器の出力するアナログ出
力信号とを比較するようにしている。
にこの発明のＡＤＭ方式信号処理装置は、比較器と、こ
の比較器の出力値を記憶し出力するラッチ回路と、この
ラッチ回路の出力値の変化に応じて増減するアップダウ
ンカウンタと、デルタ幅値を記憶しアップダウンカウン
タの出力値によって指定されたアドレスのデルタ幅値を
出力するＥＥＰＲＯＭと、ラッチ回路の出力値に応じて
ＥＥＰＲＯＭの出力するデルタ幅値を加減算する加減算
器と、この加減算器の出力値を変換しアナログ出力信号
として出力するＤ−Ａ変換器とを備えてあり、比較器は
アナログ入力信号とＤ−Ａ変換器の出力するアナログ出
力信号とを比較するようにしている。
【００１０】
【作用】この構成により、ＥＥＰＲＯＭによりデルタ幅
値をデータとして記憶しているため、ＬＳＩ化した後に
ＥＥＰＲＯＭのデータを変更することによりデルタ幅値
を任意に変更することができ、オーバーロード雑音とグ
ラニュラー雑音を低減することができる。
値をデータとして記憶しているため、ＬＳＩ化した後に
ＥＥＰＲＯＭのデータを変更することによりデルタ幅値
を任意に変更することができ、オーバーロード雑音とグ
ラニュラー雑音を低減することができる。
【００１１】
【実施例】以下、この発明の一実施例について、図面を
参照しながら説明する。図１はこの発明の一実施例にお
けるＡＤＭ方式信号処理装置の構成図である。図１にお
いて、１はアナログ入力信号ＡＩＮとｎビットＤ−Ａ変
換器６の出力値（アナログ出力信号）ＡＯＵＴとを比較
する比較器であり、２は比較器１の出力値ａをサンプリ
ング周波数ｆs で記憶するラッチ回路である。３はラッ
チ回路２の出力値ｂに応じて増減するアップダウンカウ
ンタであり、４はアップダウンカウンタ３の出力値ｃを
アドレスとするＥＥＰＲＯＭであり、デルタ幅値を記憶
する。５はＥＥＰＲＯＭ４の出力値（デルタ幅値）ｄを
ラッチ回路２の出力値ｂに応じて加減算するｎビット加
減算器である。６はｎビット加減算器５の出力したディ
ジタル信号ｅをアナログ出力信号ＡＯＵＴに変換するｎ
ビットＤ−Ａ変換器である。
参照しながら説明する。図１はこの発明の一実施例にお
けるＡＤＭ方式信号処理装置の構成図である。図１にお
いて、１はアナログ入力信号ＡＩＮとｎビットＤ−Ａ変
換器６の出力値（アナログ出力信号）ＡＯＵＴとを比較
する比較器であり、２は比較器１の出力値ａをサンプリ
ング周波数ｆs で記憶するラッチ回路である。３はラッ
チ回路２の出力値ｂに応じて増減するアップダウンカウ
ンタであり、４はアップダウンカウンタ３の出力値ｃを
アドレスとするＥＥＰＲＯＭであり、デルタ幅値を記憶
する。５はＥＥＰＲＯＭ４の出力値（デルタ幅値）ｄを
ラッチ回路２の出力値ｂに応じて加減算するｎビット加
減算器である。６はｎビット加減算器５の出力したディ
ジタル信号ｅをアナログ出力信号ＡＯＵＴに変換するｎ
ビットＤ−Ａ変換器である。
【００１２】以上のように構成されるＡＤＭ方式信号処
理装置について、以下その動作を説明する。まず、比較
器１が、アナログ入力信号ＡＩＮの信号レベルと、１サ
ンプリング周期前の信号処理結果であるｎビットＤ−Ａ
変換器６の出力値（アナログ出力信号）ＡＯＵＴの信号
レベルとを比較し、アナログ入力信号ＡＩＮが「大」な
らば「１」、「小」ならば「０」とする出力値ａを出力
する。ラッチ回路２は、サンプリング周波数ｆs のタイ
ミングで比較器１の出力値ａを記憶し、同時にアップダ
ウンカウンタ３とｎビット加減算器５にラッチ出力値ｂ
として出力する。
理装置について、以下その動作を説明する。まず、比較
器１が、アナログ入力信号ＡＩＮの信号レベルと、１サ
ンプリング周期前の信号処理結果であるｎビットＤ−Ａ
変換器６の出力値（アナログ出力信号）ＡＯＵＴの信号
レベルとを比較し、アナログ入力信号ＡＩＮが「大」な
らば「１」、「小」ならば「０」とする出力値ａを出力
する。ラッチ回路２は、サンプリング周波数ｆs のタイ
ミングで比較器１の出力値ａを記憶し、同時にアップダ
ウンカウンタ３とｎビット加減算器５にラッチ出力値ｂ
として出力する。
【００１３】アップダウンカウンタ３は、ラッチ出力値
ｂが「１、１、１」あるいは「０、０、０」というよう
に同じ値が続く場合には、出力値ｃを「１、２、３、
４」と増加し、「１、０、１」あるいは「０、１、０」
と異なる値が続く場合には、出力値ｃを「４、３、２、
１」と減少し、その出力値ｃはＥＥＰＲＯＭ４に入力さ
れアドレス値となる。
ｂが「１、１、１」あるいは「０、０、０」というよう
に同じ値が続く場合には、出力値ｃを「１、２、３、
４」と増加し、「１、０、１」あるいは「０、１、０」
と異なる値が続く場合には、出力値ｃを「４、３、２、
１」と減少し、その出力値ｃはＥＥＰＲＯＭ４に入力さ
れアドレス値となる。
【００１４】ＥＥＰＲＯＭ４は数種類のデルタ幅値を記
憶しており、アップダウンカウンタ３の出力値ｃをアド
レス値とし、そのアドレス値に応じて記憶しているデル
タ幅値を出力値ｄとして出力する。ｎビット加減算器５
はサンプリング周波数ｆs のタイミングで、ラッチ出力
値ｂが「１」ならばＥＥＰＲＯＭ４の出力値であるデル
タ幅値ｄを加算し、ラッチ出力値ｂが「０」ならばデル
タ幅値ｄを減算し、その加減算結果をｎビットのディジ
タル信号ｅとしてｎビットＤ−Ａ変換器６に出力する。
ｎビットＤ−Ａ変換器６は、ｎビットのディジタル信号
ｅをアナログ信号に変換し、アナログ出力信号ＡＯＵＴ
として出力し、またアナログ出力信号ＡＯＵＴは次回の
信号処理の比較対象として比較器１に入力される。
憶しており、アップダウンカウンタ３の出力値ｃをアド
レス値とし、そのアドレス値に応じて記憶しているデル
タ幅値を出力値ｄとして出力する。ｎビット加減算器５
はサンプリング周波数ｆs のタイミングで、ラッチ出力
値ｂが「１」ならばＥＥＰＲＯＭ４の出力値であるデル
タ幅値ｄを加算し、ラッチ出力値ｂが「０」ならばデル
タ幅値ｄを減算し、その加減算結果をｎビットのディジ
タル信号ｅとしてｎビットＤ−Ａ変換器６に出力する。
ｎビットＤ−Ａ変換器６は、ｎビットのディジタル信号
ｅをアナログ信号に変換し、アナログ出力信号ＡＯＵＴ
として出力し、またアナログ出力信号ＡＯＵＴは次回の
信号処理の比較対象として比較器１に入力される。
【００１５】以上の動作を繰り返し実行することで、Ａ
ＤＭ方式信号処理を実現している。なお、図２に各信号
のタイミングと出力値の一例を示しておく。図２では、
ラッチ出力値ｂが「１、１、１、１」と続いているた
め、デルタ幅値ｄが「２、４、８、１０」と増加し、Ａ
ＯＵＴは「２、６、１４、２４」と増加する。この実施
例によれば、ＥＥＰＲＯＭ４によってデルタ幅値を記憶
しているため、ＬＳＩ化した後に、処理の対象となるア
ナログ入力信号ＡＩＮの周波数に合わせて、デルタ幅値
を任意に変更することができ、オーバーロード雑音とグ
ラニュラー雑音を低減することができる。なお図２に示
す一例では、デルタ幅値ｄを「２、４、８、１０」とし
たが、信号処理の対象となる周波数に適した値を設定す
ることができる。
ＤＭ方式信号処理を実現している。なお、図２に各信号
のタイミングと出力値の一例を示しておく。図２では、
ラッチ出力値ｂが「１、１、１、１」と続いているた
め、デルタ幅値ｄが「２、４、８、１０」と増加し、Ａ
ＯＵＴは「２、６、１４、２４」と増加する。この実施
例によれば、ＥＥＰＲＯＭ４によってデルタ幅値を記憶
しているため、ＬＳＩ化した後に、処理の対象となるア
ナログ入力信号ＡＩＮの周波数に合わせて、デルタ幅値
を任意に変更することができ、オーバーロード雑音とグ
ラニュラー雑音を低減することができる。なお図２に示
す一例では、デルタ幅値ｄを「２、４、８、１０」とし
たが、信号処理の対象となる周波数に適した値を設定す
ることができる。
【００１６】なおこの実施例では、アップダウンカウン
タ３の出力値ｃを、「１、２、３、４」の４通りとした
が、ＥＥＰＲＯＭ４の容量サイズに応じて任意に決定す
ることができる。
タ３の出力値ｃを、「１、２、３、４」の４通りとした
が、ＥＥＰＲＯＭ４の容量サイズに応じて任意に決定す
ることができる。
【００１７】
【発明の効果】この発明によれば、ＥＥＰＲＯＭにより
デルタ幅値をデータとして記憶しているため、ＬＳＩ化
した後にＥＥＰＲＯＭのデータを変更することによりデ
ルタ幅値を任意に変更することができ、オーバーロード
雑音とグラニュラー雑音を低減することができる。
デルタ幅値をデータとして記憶しているため、ＬＳＩ化
した後にＥＥＰＲＯＭのデータを変更することによりデ
ルタ幅値を任意に変更することができ、オーバーロード
雑音とグラニュラー雑音を低減することができる。
【図１】この発明の一実施例のＡＤＭ方式信号処理装置
の構成図である。
の構成図である。
【図２】同実施例における各信号のタイミングと出力値
の一例を示す図である。
の一例を示す図である。
【図３】従来のＡＤＭ方式信号処理装置の構成図であ
る。
る。
【図４】従来例における各信号のタイミングと出力値の
一例を示す図である。
一例を示す図である。
【図５】(a) はオーバーロード雑音を示す図であり、
(b) グラニュラー雑音を示す図である。
(b) グラニュラー雑音を示す図である。
１ 比較器 ２ ラッチ回路 ３ アップダウンカウンタ ４ ＥＥＰＲＯＭ ５ ｎビット加減算器 ６ ｎビットＤ−Ａ変換器
Claims (1)
- 【請求項１】 比較器と、この比較器の出力値を記憶し
出力するラッチ回路と、このラッチ回路の出力値の変化
に応じて増減するアップダウンカウンタと、デルタ幅値
を記憶し前記アップダウンカウンタの出力値によって指
定されたアドレスの前記デルタ幅値を出力するＥＥＰＲ
ＯＭと、前記ラッチ回路の出力値に応じて前記ＥＥＰＲ
ＯＭの出力する前記デルタ幅値を加減算する加減算器
と、この加減算器の出力値を変換しアナログ出力信号と
して出力するＤ−Ａ変換器とを備え、 前記比較器はアナログ入力信号と前記Ｄ−Ａ変換器の出
力するアナログ出力信号とを比較するようにしたＡＤＭ
方式信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18938892A JPH0637643A (ja) | 1992-07-16 | 1992-07-16 | Ａｄｍ方式信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18938892A JPH0637643A (ja) | 1992-07-16 | 1992-07-16 | Ａｄｍ方式信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637643A true JPH0637643A (ja) | 1994-02-10 |
Family
ID=16240478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18938892A Pending JPH0637643A (ja) | 1992-07-16 | 1992-07-16 | Ａｄｍ方式信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0637643A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103337981A (zh) * | 2013-06-03 | 2013-10-02 | 宁波高新区日新科技有限公司 | 利用mcu之eeprom进行双频率逆变器过载点设定电路及方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60264124A (ja) * | 1984-06-13 | 1985-12-27 | Mitsubishi Electric Corp | 音声信号変換装置 |
| JPS62278072A (ja) * | 1986-05-26 | 1987-12-02 | Nec Corp | 印字位置信号発生装置 |
| JPS63260272A (ja) * | 1987-04-17 | 1988-10-27 | Fuji Xerox Co Ltd | 復号化装置 |
| JPS6473409A (en) * | 1987-09-14 | 1989-03-17 | Hitachi Ltd | Integrated circuit |
| JPH0265527A (ja) * | 1988-08-31 | 1990-03-06 | Sharp Corp | 適応デルタ変調符号化装置 |
| JPH03105486A (ja) * | 1989-09-20 | 1991-05-02 | Hitachi Ltd | プログラマブル入出力回路を内蔵したロジックｌｓｉ |
-
1992
- 1992-07-16 JP JP18938892A patent/JPH0637643A/ja active Pending
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|---|---|---|---|---|
| CN103337981A (zh) * | 2013-06-03 | 2013-10-02 | 宁波高新区日新科技有限公司 | 利用mcu之eeprom进行双频率逆变器过载点设定电路及方法 |
| CN103337981B (zh) * | 2013-06-03 | 2015-08-05 | 宁波高新区日新科技有限公司 | 利用mcu之eeprom进行双频率逆变器过载点设定方法 |
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