JP2881170B2 - 加減算器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、加減算器に係り、特に
一定のビット数のデータを出力する機器からのデータを
用いた減算方式について改良した加減算器に関する。

【０００２】

【従来の技術】従来からＡ／Ｄ（Ａｎａｌｏｇ ｔｏ
Ｄｅｇｉｔａｌ）変換器は様々な用途で用いられてお
り、また、多くの回路において、このＡ／Ｄ変換器出力
が加減算器における加減算用のデータとして用いられ
る。

【０００３】このＡ／Ｄ変換器に対するアナログ入力が
正負電圧の場合、一般に、データとして正負の値を出力
するバイポーラ型のＡ／Ｄ変換器が用いられている。

【０００４】そのデジタル出力は、最上位ビットを符号
ビットとする場合が多く、Ｎビットで表現できる数の範
囲は−２^N-1 （負の最大値）〜２^N-1 −１（正の最大
値）となる。例えば、８ビットのＡ／Ｄ変換器では−１
２８〜１２７のデータを扱えることになる。

【０００５】いま、Ａ／Ｄ変換器から出力されたデジタ
ルデータを加減算する場合を考える。一般に２進法では
減算は２の補数を用いることで実現される。２の補数
は、与えられた２進数の全ビットを反転し（これを１の
補数という）、１を加えることによって得られる。つま
り、減算は２の補数を加算することで実現できるので、
最終的な加減算は加算器のみによって実行可能となる。

【０００６】図４はＡ／Ｄ変換器から出力されたデジタ
ルデータを加減算する従来の加減算器の一例を示す構成
図である。

【０００７】図４において、まず、ＮビットＡ／Ｄ変換
器３１は、アナログの入力信号をＮビットのデジタルデ
ータに変換する。

【０００８】次に、加算の時は、デジタルデータ出力は
加減セレクタ３２を通り、そのまま加算器３３に入力さ
れ、もう一方の加算値ａに加算される。なお、加算器３
３は、Ｎビットデータの最大値を越えて加算することが
可能となっている。

【０００９】一方、減算を実行する場合は、ビット反転
器３４で全ビットを反転し、”１”を＋１加算器３５で
加えている。これにより、２の補数が実現できるので、
加減セレクタ３２で＋１加算器３５の出力を選択するこ
とにより、負のデータの加算を加算器３３で実行し、減
算が実現する。

【００１０】

【発明が解決しようとする課題】しかし、この場合には
以下のような問題が生じる。

【００１１】例えば、Ｎ＝８で８ビットデータの場合、
最上位ビットである８ビット目を符号ビットとする負の
最大値は−１２８であり、２進法で表すと”１００００
０００”となる。これを２の補数のルールに従って、ビ
ット反転をすると”０１１１１１１１”となる。

【００１２】さらに”０００００００１”を加える
と、”１０００００００”となるが、この値は元の値そ
のものである。すなわち、この場合では元の−１２８が
＋１２８に変換されることになり、これを加算するとそ
の差は２５６（＝２⁸ ）となることがわかる。この差は
そのまま誤差となってしまう。

【００１３】つまり、図４の構成の加減算器では、Ｎビ
ットのＡ／Ｄ変換器の出力が負の最大値を示すとき、２
^N の誤差を生じることになる。

【００１４】図５はＡ／Ｄ変換器から出力されたデジタ
ルデータを加減算する従来の加減算器の他の例を示す構
成図である。

【００１５】図５に示す加減算器では、上述した誤差を
改善するための一般的な手法が適用されている。

【００１６】すなわち、まず、ＮビットＡ／Ｄ変換器３
１からのＮビットデジタルデータがＮ＋１ビット拡張器
３６によって、（Ｎ＋１）ビットのデータに変換され
る。ここでは、Ｎビットの最上位ビットと同じものを１
ビット最上位に付加することで、（Ｎ＋１）ビット目を
符号ビットとして扱うことができる。

【００１７】ビット拡張がされた後、図４の加減算器の
場合と同様にして加減算が実行される。ただし、ここで
はビット反転器３４´及び＋１加算器３５´はＮ＋１ビ
ットで扱われている。したがって、負の最大値を扱う際
の２^N の誤差を生じることはない。

【００１８】上述したように、図４に示す通常の加減算
器ではＡ／Ｄ変換器からの負の最大値を扱う際に２^N の
誤差を生じるという問題点を有する。この問題は、Ａ／
Ｄ変換器を用いた場合に限らず、加減算に用いるデジタ
ルデータの供給機器が一定のビット数の正負データを出
力する機器である場合に生じるものである。

【００１９】また、２^N の誤差を補正するためには、図
５に示すように、ビット拡張をするための回路としてＮ
＋１ビット拡張器３６を付加する必要があり、さらに、
ビット反転器３４´及び＋１加算器３５´もＮ＋１ビッ
トで構成させる必要がある。しかし、この場合、実際に
取扱うデータサイズよりも大きなビット数の回路が構成
されることになり、ハードウェア資源の効率的な使用が
できないという問題点を生じる。

【００２０】しかも、アナログ入力がほとんど雑音で占
められ、その強度分布が正規分布をするときは、負の最
大値が入力される確率は非常に低いものとなるので、こ
のような場合では、図５に示す回路は特に非効率的なも
のとなる。

【００２１】本発明は、このような実情を考慮してなさ
れたもので、負の最大値を加減算のデータとして扱う場
合に生じる２^N の誤差を、ビット拡張をするための余分
な回路を付加することなく補正可能とした加減算器を提
供することを目的とする。

【００２２】

【課題を解決するための手段】上記課題を解決するため
に、本発明は、入力される２つの加減算データの内、少
なくとも１つが正負情報を含む一定のビット数のデータ
を出力するＡ／Ｄ変換器からのデジタルデータであっ
て、このデジタルデータが正のデータであるとき、その
まま加算を実行し、また、デジタルデータが負のデータ
であるとき、このデジタルデータの２の補数を加算する
ことにより減算を実行する加算器を有する加減算器にお
いて、デジタルデータが一定のビット数で示される負の
最大値であるか否かを検出する負最大値検出手段と、こ
の負最大値検出手段によってデジタルデータが負の最大
値であると検出されたとき、このデジタルデータの２の
補数に代えて、当該デジタルデータの１の補数を加算器
に入力する負数データ補正手段とを備えた加減算器であ
る。

【００２３】

【作用】したがって、まず、本発明の加減算器において
は、入力される２つの加減算データの内、少なくとも１
つが正負情報を含む一定のビット数のデータを出力する
Ａ／Ｄ変換器からのデジタルデータが用いられている。

【００２４】このデジタルデータが正のデータであると
きは、当該データはそのまま加算器に入力されて加算が
実行されている。一方、当該デジタルデータが負のデー
タであるときは、このデジタルデータの２の補数が上記
加算器に入力され、これを加算することによって減算が
実行されている。

【００２５】また、上記デジタルデータが負の最大値で
あるときには、当該データの２の補数は上記一定のビッ
ト数で表現できない数値となるので、その算出結果は異
常な値となってしまう。具体的には、例えば正負の符号
を最上位ビットに設定している装置では、一定のビット
数Ｎに対して２^N の誤差を生じる値となる。

【００２６】そこで、このような場合には、加算器に入
力するデータを補正する。

【００２７】まず、負最大値検出手段によって、デジタ
ルデータが一定のビット数で示される負の最大値である
か否かが検出される。

【００２８】そして、デジタルデータが負の最大値であ
ると検出されたとき、負数データ補正手段によって、デ
ジタルデータの２の補数に代えて、当該デジタルデータ
の１の補数を加算器が入力される。つまり、上記一定の
ビット数で表現できる数値である。

【００２９】したがって、デジタルデータが負の最大値
の場合でも、その誤差は２^N のような大きな値となら
ず、１に止めることができる。

【００３０】

【実施例】以下、本発明の実施例について説明する。

【００３１】図１は本発明に係る加減算器の一実施例を
示す構成図である。

【００３２】この加減算器は、Ａ／Ｄ変換器１と、加減
セレクタ２と、加算器３と、ビット反転器４と、＋１加
算器５と、バイパス６と、＋１加算セレクタ７と、負最
大値検出部８とによって構成されている。

【００３３】Ａ／Ｄ変換器１は、アナログデータ入力を
８ビットのデジタルデータに変換するバイポーラ型のＡ
／Ｄ変換器であり、タイミングクロックが入力されるご
とにＡ／Ｄ変換を行って、８ビットのデジタルデータを
出力するようになっている。加減セレクタ２は、Ａ／Ｄ
変換器１から直接のデジタルデータを加算側端子２ａか
ら入力し、又は、＋１加算セレクタ７からのデジタルデ
ータを減算側端子２ｂから入力すると共に、外部からの
加減切換信号ｓ１を入力するようになっている。そし
て、外部より入力された加減切換信号ｓ１が”加算”で
あれば、加算側端子２ａから入力されるデータを加算器
３に出力し、加減切換信号ｓ１が”減算”であれば、減
算側端子２ｂから入力されるデータを加算器３に出力す
る。

【００３４】加算器３は、図示しない他のデータ供給装
置からの加算値ａと加減セレクタ２から出力された加算
値ｂとをタイミングクロックに同期して加算し、加算結
果を出力する。ここで、加算値ｂが、加減セレクタ２の
加算側端子２ａからのデータであれば、加算をすること
になり、減算側端子２ｂからのデータであれば、減算を
する。

【００３５】ビット反転器４は、Ａ／Ｄ変換器１からの
８ビットのデジタルデータを反転し、これを＋１加算器
５に入力すると共に、バイパス６を介して＋１加算セレ
クタ７の入力Ｂ側に入力する。

【００３６】＋１加算器５は、反転されたデータに”
１”を加算し、＋１加算セレクタ７の入力Ａ側に入力す
る。

【００３７】したがって、＋１加算セレクタ７には、入
力Ａ側からＡ／Ｄ変換器１出力の２の補数が入力され、
入力Ｂ側からビット反転器４で反転された値、すなわち
Ａ／Ｄ変換器１出力の１の補数が入力される。

【００３８】＋１加算セレクタ７は、負最大値切換部８
から入力される負最大値検出信号ｓ２に従って入力Ａ側
と入力Ｂ側とを切り換える。すなわち、Ａ／Ｄ変換器１
出力が負の最大値である場合には、入力Ｂ側にし、それ
以外のときは入力Ａ側にする。

【００３９】負最大値検出部８は、Ａ／Ｄ変換器１から
の出力を調べ、これが負の最大値である場合に、負最大
値検出信号ｓ２としての検出信号を出力する。

【００４０】図２は本実施例における負最大値検出部８
の詳細構成の一例を示す回路図である。

【００４１】図２において、Ａ／Ｄ変換器１のビット数
に対応する負の最大値のデータが負最大値保存部８に記
憶されている。

【００４２】本実施例においては、Ａ／Ｄ変換器１とし
て８ビットのバイポーラ型を用いているので、負最大値
保存部９に実際に保存されている値は、２進法での”１
０００００００”、すなわち１０進法での−１２８であ
る。したがって、負最大値保存部９の各ビット９ａには
上位ビットより”１”，”０”，”０”，”０”，”
０”，”０”，”０”，”０”がそれぞれ記憶されてい
る。

【００４３】図２に示すように、負最大値検出部８は、
負最大値保存部９の各ビット９ａとＡ／Ｄ変換器１出力
の各ビットとのｅｘｃｌｕｓｉｖｅＯＲ１０のＡＮＤ１
１をとり、その反転出力を負最大値検出信号ｓ２として
＋１加算セレクタ７に送出する。

【００４４】したがって、Ａ／Ｄ変換器１の出力が負の
最大値であるときのみ、負最大値検出信号ｓ２として”
１”が出力され、それ以外のときは”０”が出力され
る。

【００４５】なお、ビット反転器４からの出力を＋１加
算セレクタ７に直接入力するためのバイパス６と当該＋
１加算セレクタ７とは、負数データ補正手段の一例を構
成している。

【００４６】次に、以上のように構成された本実施例の
加減算器の動作について説明する。まず、アナログ信号
がＡ／Ｄ変換器１に入力され、当該信号がデジタルデー
タに変換された信号は２分岐される。

【００４７】一方は、そのまま加減セレクタ２に入力さ
れ、加減切換信号ｓ１が”加算”の場合はその出力が加
算値ｂとして加算器３に入力される。

【００４８】もう一方は、ビット反転器４でビット反転
され、その出力は更に２分岐される。ビット反転器４の
出力は＋１加算器５で２の補数に変換される場合（Ａ）
と、バイパス６を介してそのまま＋１加算セレクタに入
力される場合（Ｂ）とに分けられる。

【００４９】その選択は＋１加算セレクタ７でなされ、
切り替え信号としての負最大値検出信号ｓ２が負最大値
検出部８から出力される。

【００５０】ここで（Ａ）が選択される場合は、負の最
大値以外のデジタルデータを減算する場合である。この
とき、加減切換信号ｓ１が”減算”であれば、２の補数
が加算値ｂとして用いられ、減算動作が行われる。

【００５１】一方、（Ｂ）が選択される場合は、負の最
大値を検出した場合であり、このとき、加減切換信号ｓ
１が”減算”であれば、１の補数が加算値ｂとして用い
られ、減算動作が行われる。

【００５２】特に（Ｂ）の場合、負の最大値を検出した
ことによって＋１を加算しないことにより、従来のＮビ
ットのバイポーラ型Ａ／Ｄ変換器に見られた２^N の誤差
は１にまで低減できる。

【００５３】これを具体的に例示して説明する。

【００５４】Ｎ＝８の８ビットのＡ／Ｄ変換器１では、
負の最大値は−１２８であり、２進法では”１００００
０００”である。これをビット反転すると”０１１１１
１１１”となる。

【００５５】この値は１０進法では１２７であり、本実
施例の場合、これを減算することになる。すなわち、本
来１２８を減算すべきところを１２７を減算するわけで
ある。したがって、減算による誤差が１（＝１２８−１
２７）生じることになる。

【００５６】しかし、従来は２^N の誤差を生じていたの
で、本実施例では従来に比べ、誤差が１／２^N に低減し
ている。

【００５７】本実施例の加減算器によれば、負の最大値
が生じたときの誤差を２^N でなく１に低減できるが、次
に、負の最大値が生じる確率と、その場合生じる１の誤
差が加減算を行う際にどの程度演算結果に影響を与える
かについて説明する。

【００５８】つまり、負の最大値が生じる確率が高い
と、その都度１の誤差が生じるので、長時間の加減算
（特に減算）の影響が累積される場合には、最終的に大
きな誤差となる可能性がある。

【００５９】しかし、ホワイトノイズのように正規分布
する雑音がアナログ信号として入力される場合、負の最
大値付近の発生確率は極めて低い為、誤差が２^N から１
に低減された効果は大きくなる。

【００６０】つまり、本実施例の加減算器は、アナログ
入力がほとんど雑音で占められ、かつ、その性質が周波
数特性を有さないホワイトノイズのような正規分布を示
す場合、特に顕著にその効果を示す。

【００６１】図３は正規分布の関数波形を示すグラフ図
である。

【００６２】図３（ａ）は、その一般形（例えば、Ｌ．
マゼル著 佐藤平八訳 ”確率・統計・ランダム過
程”，森北出版（株），１９８０年）を示しており、そ
の確率密度関数Ｐ（ｘ）は次式で与えられる。

【００６３】

【数１】

【００６４】また、これを０を中心に規準化すると図３
（ｂ）に示すようになる。ここで、σ→３σとした場
合、−３σから＋３σに分布を持つ確率は９９．７４％
であることが知られている。

【００６５】つまり、負の最大値（−３σ以下）と正の
最大値（＋３σ以上）とした場合、その確率は各々０．
１３％であることがわかる。この範囲をＡ／Ｄ変換器１
のフルスケール電圧とみなすと、負の最大値が発生する
確率は０．１３％以下であり、極めて低い。従って、Ａ
／Ｄ変換器１へのアナログ入力がホワイトノイズのよう
な正規分布に近い場合、先に示した１の誤差の生じる確
率も低いことになる。上述したように、本実施例による
加減算器は、バイポーラ型のＡ／Ｄ変換器１からの出力
を用いて加減算をするのに、減算については当該出力を
ビット反転してから１を加算した２の補数を加算するこ
とにより実行し、また、当該出力が負の最大値であると
きは、ビット反転したのちバイパス６及び＋１加算セレ
クタ７を介して１の補数を加算して減算を実行するよう
にしたので、負の最大値を加減算のデータとして扱う場
合に生じる２^N の誤差を、Ａ／Ｄ変換器１の出力を１ビ
ット拡張することなく補正することができ、その誤差を
１に止めることができる。

【００６６】したがって、ハードウェア資源の効率的な
活用を図ることができる。

【００６７】また、特に、バイポーラ入力型のＡ／Ｄ変
換器１に対するアナログ入力が、正規分布に近い分布と
なる信号の場合、その誤差を実用上ほとんど無視できる
レベルまで低減させることができる。

【００６８】したがって、アナログ入力がホワイトノイ
ズのように雑音が支配的で、検出すべき信号がこの雑音
に埋もれているようなとき、雑音に埋もれた信号を繰り
返し測定して平均化処理を行って当該信号の検出する場
合等には、本発明を適用すれば、信号検出に優れた効果
を発揮し、かつ、安価で簡便な装置を提供することがで
きる。

【００６９】また、本実施例においては、Ａ／Ｄ変換器
１の出力を８ビットのものとしたが、本発明はこれに限
定されるものではなく、Ａ／Ｄ変換出力として他のビッ
ト数を出力するものでもよい。

【００７０】なお、本発明は、上記各実施例に限定され
るものでなく、その要旨を逸脱しない範囲で種々に変形
することが可能である。

【００７１】

【発明の効果】以上詳記したように本発明によれば、負
の最大値が加減算のデータとして扱われる場合、１の補
数を加算することにより減算を実行するようにしたの
で、このとき、２の補数を用いると生じる２^N の誤差
を、ビット拡張をするための余分な回路を付加すること
なく補正可能とした加減算器を提供することができる。

【図面の簡単な説明】

【図１】本発明に係る加減算器の一実施例を示す構成
図。

【図２】同実施例における負最大値検出部の詳細構成の
一例を示す回路図。

【図３】正規分布の関数波形を示すグラフ図。

【図４】従来の加減算器の一例を示す構成図。

【図５】従来の加減算器の他の例を示す構成図。

【符号の説明】

１…Ａ／Ｄ変換器、２…加減セレクタ、３…加算器、４
…ビット反転器、５…＋１加算器、６…バイパス、７…
＋１加算セレクタ、８…負最大値検出部、９…負最大値
保存部。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀内 幸夫 東京都新宿区西新宿２丁目３番２号 国 際電信電話株式会社内 (72)発明者 山本 周 東京都新宿区西新宿２丁目３番２号 国 際電信電話株式会社内 (72)発明者 秋葉 重幸 東京都新宿区西新宿２丁目３番２号 国 際電信電話株式会社内 (72)発明者 若林 博晴 東京都新宿区西新宿２丁目３番２号 国 際電信電話株式会社内 (56)参考文献 特開 平４−346125（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H03K 29/00 H03M 1/12

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 入力される２つの加減算データの内、少
   なくとも１つが正負情報を含む一定のビット数のデータ
   を出力するＡ／Ｄ変換器（１）からのデジタルデータで
   あって、このデジタルデータが正のデータであるとき、
   そのまま加算を実行し、また、前記デジタルデータが負
   のデータであるとき、このデジタルデータの２の補数を
   加算することにより減算を実行する加算器（３）を有す
   る加減算器において、 前記デジタルデータが前記一定のビット数で示される負
   の最大値であるか否かを検出する負最大値検出手段
   （８）と、 この負最大値検出手段（８）によって前記デジタルデー
   タが負の最大値であると検出されたとき、このデジタル
   データの２の補数に代えて、当該デジタルデータの１の
   補数を前記加算器（３）に入力する負数データ補正手段
   （６，７）とを備えたことを特徴とする加減算器。