JP3028533B2 - デシメーション回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はA/Dコンバータに用いられるデシメーション
回路に関し、特にオーバーサンプリングA/D変換部に接
続されシフトレジスタを用いたデシメーション回路に関
する。

〔従来の技術〕

従来のA/Dコンバータは、高速で低分解能のオーバー
サンプリングA/D変換部と、このA/D変換部より出力され
るディジタルデータをシフトレジスタに入力し且つその
入力端及び出力端のデータからA/D変換された高分解能
のディジタルデータを算出するデシメーション回路とを
含んで構成されている。

第３図は従来のA/Dコンバータのブロック図である。

第３図に示すように、従来のA/Dコンバータは、アナ
ログ入力端子25から得られるアナログ入力データを6.14
4MHzの信号でサンプリングし２ビットのディジタルデー
タに変換して出力する高速且つ低分解能のオーバーサン
プリングA/D変換部27と、このA/D変換部27より出力され
る２ビットデータを1/6.144MHz＝162.8nsの周期で取込
み且つ1/48KHz＝20.8μｓの周期で16ビットのディジタ
ルデータに変換し出力端子29に出力するデシメーション
回路28と、デシメーション回路28の出力をアナログ信号
に変換するD/A変換器30と、このアナログ変換された出
力を通すフィードバックフィルタ31と、アナログ入力端
子25から入力されたアナログ信号からフィードバックフ
ィルタ31の出力を減算する減算器26とを有している。こ
のデジメーション回路28の出力データは、オーバーサン
プリングA/D変換部27に入力されるアナログデータを48K
Hzでサンプリングし、16ビットの分解能でA/D変換した
値になっている。以下に、かかるA/Dコンバータにおけ
るデシメーション回路の動作について説明する。

第４図は第３図に示すA/Dコンバータ中のデシメーシ
ョン回路の構成図である。

第４図に示すように、従来のデシメーション回路は、
信号入力端子１から入力される6.144MHz＝128×48KHzの
周期でA/D変換された2bitのデータが128bitのシフトレ
ジスタ２に入力され、しかる後最上位ビット（最終段）
が1bitのラッチ回路４に入力される。このシフトレジス
タ２の最下位ビット（初段）３とラッチ回路４に保持さ
れた最上位bitは減算器12に入力され演算される。この
演算されたデータは加算器13の一方に入力され、その出
力がアキュムレータ（ACC）14に入力される。このアキ
ュムレータ14は信号Ａ（6.144MHz＝128×48KHz）で動作
し、その出力は加算器16の一方の入力と前述した加算器
13の他方に入力されるので、加算器13とアキュムレータ
14により累積加算される。この累積加算された9bitのデ
ータはさらに加算器13およびアキュムレータ14と同様な
構成の加算器16およびアキュムレータ17に入力され、再
び累積加算される。その出力16bitのデータはラッチ回
路18により信号Ｂ（48KHzの信号）によりラッチされ、4
8KHz周期の16bitのデータを出力端子19に得ることが出
来る。

このようにして得られたディジタルデータは、オーバ
ーサンプリングA/D変換器27に入力されるアナログデー
タを48KHzでサンプリングし、16bit分解能でA/D変換し
た値に等しいものになっている。

〔発明が解決しようとする課題〕

上述した従来のデシメーション回路は、入力される2b
itのデータを1fs時間、すなわち上述の例では48KHz＝6.
144MHz×128データ分を累積加算する必要があり、これ
を129bitのシフトレジスタの初段データから最終段デー
タを減算し、この値を累積加算することにより実行して
いる。

一般に、かかるシフトレジスタはLSIの回路構成上ダ
イナミック回路で構成した方が素子数を削減でき、その
結果回路面積を小さくすることが出来るが、一方では外
乱のノイズあるいは電源電圧の変動によってシフト中に
データが損失される場合がある。

従って、従来のデシメーション回路では、異なった値
が常に累積加算のデータの中に残ってしまい、その後正
常なデータがシフトされていても正しい値を出力するこ
とが不可能になるという欠点がある。

本発明の目的は、かかる外乱ノイズや電源電圧の変動
による影響を防止し、正しい値を出力することのできる
デシメーション回路を提供することにある。

〔課題を解決するための手段〕

本発明のデシメーション回路は、複数ビットからなる
シフトレジスタと、前記シフトレジスタの最終段のデー
タを初段のデータから減算する第一の減算器と、前記第
一の減算器の出力データを累積加算する第一の加算器お
よび第一のアキュムレータと、前記シフトレジスタ初段
のデータを累積加算する第二の加算器および第二のアキ
ュムレータと、前記シフトレジスタの最終段のデータを
累積加算する第三の加算器および第三のアキュムレータ
と、前記第二および第三のアキュムレータの出力をそれ
ぞれ保持する第一および第二のラッチ回路と、前記第一
および第二のラッチ回路の出力をそれぞれ入力する第二
の減算器と、前記第二の減算器の出力を累積加算する第
四の加算器および第四のアキュムレータと、前記第一の
アキュムレータの出力データから前記第四のアキュムレ
ータの出力データを減算する第三の減算器と、前記第三
の減算器の出力データを累積加算する第五の加算器およ
び第五のアキュムレータと、前記第五のアキュムレータ
の出力を保持し且つ出力端子にディジタル出力する第三
のラッチ回路とを有して構成される。

また、本発明のデシメーション回路は、前記第四の加
算器の出力側にオーバーフロー検出部を接続し、オーバ
ーフロー信号を出力するように形成することができる。

〔実施例〕

次に、本発明の実施例について図面を参照して説明す
る。

第１図は本発明の第一の実施例を示すデシメーション
回路の構成図である。

第１図に示すように、本実施例は前述した第４図の従
来例の回路に関し、更に複数の加算器と減算器およびラ
ッチ回路等を付加して構成したものである。

すなわち、シフトレジスタ2,ラッチ回路4,減算器12
と、加算器13,16と、アキュムレータ（ACC）14,17と、
ラッチ回路18とに加え、シフトレジスタ２のラッチ回路
４で保持される最終段データ（最上位ビット）を累積加
算する加算器20およびアキュムレータ21と、その値をサ
ンプリング周期Ｂでラッチするラッチ回路22と、シフト
レジスタ２の初段データを最下位ビット３より入力して
累積加算する加算器５およびアキュムレータ６と、その
値をサンプリング周期Ｂでラッチする２段ラッチ回路７
および８と、上述した２つの加算器5,20で累積加算しラ
ッチした値を減算する減算器９と、この減算した値をサ
ンプリング周期Ｂ毎に累積加算する加算器10およびアキ
ュムレータ11と、このアキュムレータ11の出力を加算器
13の出力から減算する減算器15とを付加して構成され
る。

次に、上述したデシメーション回路の動作について説
明する。

まず、入力端子１から入力されるA/D変換された6.144
MHz周期の2bitのデータはシフトレジスタ２に入力され
る。このシフトレジスタ２は128bit、すなわち6.144MHz
÷128＝128KHz分のデータをシフトし蓄積することがで
きる。このシフトレジスタ２の初段３とラッチ４に保持
された最終段のデータはそれぞれ減算器12の（＋）側入
力と（−）側入力に入力され、その減算出力が加算器13
およびアキュムレータ14により6.144MHzの周期で累積加
算される。

一方、上述した初段および最終段のデータはそれぞれ
の累積加算器５および20にも入力される。すなわち、初
段データは加算器５およびアキュムレータ６により信号
Ａの周期＝6.144MHzで累積加算される。この出力データ
はラッチ回路７により信号Ｂの周期＝48KHzでラッチさ
れる。さらに、この出力データは一周期後にラッチ回路
８にラッチされる。また、シフトレジスタ２のラッチ回
路４に保持された最終段データは加算器20に入力され、
アキュムレータ21により6.144MHzの周期で累積加算され
る。この累積加算されたデータは48KHzの周期でラッチ
回路22にラッチされる。

上述の加算器５および20で累積加算後ラッチされたデ
ータはそれぞれ減算器９の入力となる。この減算器９に
よりシフトレジスタ２へ入力したデータの累計と最終段
にシフトしたデータの累計が48KHzごと比較される。通
常、シフトレジスタ２に誤まりがなければこの減算器９
の出力は“0"であるが、もしシフト動作中にデータの損
失があった場合にはその差異が出力される。この減算器
９の出力は加算器10およびアキュムレータ11により信号
Ｂの周期＝48KHzで累積加算される。この累積加算され
たアキュムレータ11の出力データの値は、このデシメー
ション回路が動作してから現在までのエラーを常に累積
した値になる。従って、この出力をアキュムレータ14の
データから減算することにより、減算器15の出力は常に
正しい値であることが保障され、以降加算器16、アキュ
ムレータ17およびラッチ回路18による累積加算動作を経
て、デシメーション後の16bitの48KHz周期データを得る
ことが出来る。

第２図は本発明の第二の実施例を示すデシメーション
回路の構成図である。

第２図に示すように、本実施例は前述した第一の実施
例にオーバーフロー検出回路23を付加したものである。
すなわち、本実施例ではシフトレジスタ２におけるシフ
ト動作中に発生したデータエラーも累計しているので、
シフトレジスタ２の状態が予想以上に悪い場合は累積加
算回路10およびアキュムレータ11がオーバーフローを起
こす可能性がある。従って、このオーバーフローを検出
する回路23を追加し、累積エラーがオーバーフローを起
こしたときに、それをオーバーフロー信号端子24により
出力すれば、その後のA/D変換が正しくないことを示す
ことが可能になる。

〔発明の効果〕

以上説明したように、本発明のデシメーション回路は
従来のデシメーション回路に減算器を付加し、さらにシ
フトレジスタの初段データを累積加算する回路と、シフ
トレジスタの終段データを累積加算する回路と、その結
果を比較して減算する減算器とを有することにより、１
サンプリング期間でのシフトレジスタの動作におけるデ
ータの正当性を確認し、誤まっている場合にはこの減算
結果を従来のデシメーション回路に付加した減算器によ
り正当な値に訂正し、正しい出力が得られるので、シフ
トレジスタがノイズや電源変動等によりシフト動作中に
データを損失してもデシメーションの結果として正しい
値を出力することが出来るという効果がある。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示すデシメーション回
路の構成図、第２図は本発明の第二の実施例を示すデシ
メーション回路の構成図、第３図は従来のA/Dコンバー
タのブロック図、第４図は第３図に示すA/Dコンバータ
中のデシメーション回路の構成図である。 １……信号入力端子、２……シフトレジスタ、３……シ
フトレジスタの最下位ビット、4,7,8,18,22……ラッチ
回路、5,10,13,16,20……加算器、6,11,14,17,21……ア
キュムレータ、9,12,15減算器、19……出力端子、23…
…オーバーフロー検出部（OVE）、24……オーバーフロ
ー信号端子。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】複数ビットからなるシフトレジスタと、前
   記シフトレジスタの最終段のデータを初段のデータから
   減算する第一の減算器と、前記第一の減算器の出力デー
   タを累積加算する第一の加算器および第一のアキュムレ
   ータと、前記シフトレジスタ初段のデータを累積加算す
   る第二の加算器および第二のアキュムレータと、前記シ
   フトレジスタの最終段のデータを累積加算する第三の加
   算器および第三のアキュムレータと、前記第二および第
   三のアキュムレータの出力をそれぞれ保持する第一およ
   び第二のラッチ回路と、前記第一および第二のラッチ回
   路の出力をそれぞれ入力する第二の減算器と、前記第二
   の減算器の出力を累積加算する第四の加算器および第四
   のアキュムレータと、前記第一のアキュムレータの出力
   データから前記第四のアキュムレータの出力データを減
   算する第三の減算器と、前記第三の減算器の出力データ
   を累積加算する第五の加算器および第五のアキュムレー
   タと、前記第五のアキュムレータの出力を保持し且つ出
   力端子にディジタル出力する第三のラッチ回路とを有す
   ることを特徴とするデシメーション回路。
2. 【請求項２】請求項１記載のデシメーション回路におい
   て、前記第四の加算器の出力側にオーバーフロー検出部
   を接続し、オーバーフロー信号を出力することを特徴と
   するデシメーション回路。