JPH04237217A - 信号処理回路 - Google Patents
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- JPH04237217A JPH04237217A JP1912591A JP1912591A JPH04237217A JP H04237217 A JPH04237217 A JP H04237217A JP 1912591 A JP1912591 A JP 1912591A JP 1912591 A JP1912591 A JP 1912591A JP H04237217 A JPH04237217 A JP H04237217A
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- 210000003127 knee Anatomy 0.000 claims description 34
- 238000006243 chemical reaction Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、折れ線状の非線形入
出力特性をもつＡ／Ｄ変換器の出力デジタル信号を線形
のデジタル信号に補正する信号処理回路に関する。
出力特性をもつＡ／Ｄ変換器の出力デジタル信号を線形
のデジタル信号に補正する信号処理回路に関する。
【０００２】
【従来の技術】従来、Ａ／Ｄ変換器において、折れ線状
の非線形デジタルデータを出力させるＡ／Ｄ変換器とし
ては種々の構成のものが知られているが、図４に、その
構成例として８ビットのＡ／Ｄ変換器のブロック構成図
を示す。図４において、１０１ はクロック信号入力端
子ＣＬＫ、１０２ はアナログ入力端子Ａ−ＩＮ、１０
３ は基準電圧発生用直列抵抗群１０６ に対するリフ
ァレンシャル電圧（Ｈｉｇｈ）印加端子ＶＲＴ、１０４
はミドル電圧印加端子ＶＲＭ、１０５ はリファレン
シャル電圧（Ｌｏｗ ）印加端子ＶＲＢ、１０７ は前
記基準電圧発生用直列抵抗群１０６ からの基準電圧と
アナログ入力電圧とを比較する電圧比較器、１０８ は
２５５ の入力レベルを８ビットの信号に変換するエン
コーダ、１０９ はラッチ及びバッファ、１１０ はデ
ジタル出力信号の出力端子を示している。
の非線形デジタルデータを出力させるＡ／Ｄ変換器とし
ては種々の構成のものが知られているが、図４に、その
構成例として８ビットのＡ／Ｄ変換器のブロック構成図
を示す。図４において、１０１ はクロック信号入力端
子ＣＬＫ、１０２ はアナログ入力端子Ａ−ＩＮ、１０
３ は基準電圧発生用直列抵抗群１０６ に対するリフ
ァレンシャル電圧（Ｈｉｇｈ）印加端子ＶＲＴ、１０４
はミドル電圧印加端子ＶＲＭ、１０５ はリファレン
シャル電圧（Ｌｏｗ ）印加端子ＶＲＢ、１０７ は前
記基準電圧発生用直列抵抗群１０６ からの基準電圧と
アナログ入力電圧とを比較する電圧比較器、１０８ は
２５５ の入力レベルを８ビットの信号に変換するエン
コーダ、１０９ はラッチ及びバッファ、１１０ はデ
ジタル出力信号の出力端子を示している。
【０００３】このような構成のＡ／Ｄ変換器において、
基準電圧発生用直列抵抗群１０６ に対するリファレン
シャル電圧印加端子１０３ と１０５間に、ミドル電圧
印加端子１０４ を設けることによって、リファレンシ
ャル電圧印加端子１０３ とミドル電圧印加端子１０４
間の電位差と、ミドル電圧印加端子１０４ とリファ
レンシャル電圧印加端子１０５ 間の電位差を変化させ
ることができる。このように、リファレンシャル電圧印
加端子１０３ とミドル電圧印加端子１０４ 間の電位
差と、ミドル電圧印加端子１０４ とリファレンシャル
電圧印加端子１０５ 間の電位差を異ならせると、端子
１０３ と端子１０４ 間と、端子１０４ と端子１０
５ 間とでは、基準電圧発生用直列抵抗群１０６ の各
抵抗１個当たりの電圧降下分が異なってくるので、各比
較器１０７ に入力される基準電圧の幅が異なり、した
がってエンコーダ１０８ の変換出力はミドル電圧を境
にして折れ線状の特性となる。
基準電圧発生用直列抵抗群１０６ に対するリファレン
シャル電圧印加端子１０３ と１０５間に、ミドル電圧
印加端子１０４ を設けることによって、リファレンシ
ャル電圧印加端子１０３ とミドル電圧印加端子１０４
間の電位差と、ミドル電圧印加端子１０４ とリファ
レンシャル電圧印加端子１０５ 間の電位差を変化させ
ることができる。このように、リファレンシャル電圧印
加端子１０３ とミドル電圧印加端子１０４ 間の電位
差と、ミドル電圧印加端子１０４ とリファレンシャル
電圧印加端子１０５ 間の電位差を異ならせると、端子
１０３ と端子１０４ 間と、端子１０４ と端子１０
５ 間とでは、基準電圧発生用直列抵抗群１０６ の各
抵抗１個当たりの電圧降下分が異なってくるので、各比
較器１０７ に入力される基準電圧の幅が異なり、した
がってエンコーダ１０８ の変換出力はミドル電圧を境
にして折れ線状の特性となる。
【０００４】このような折れ線状の非線形入出力特性を
もつＡ／Ｄ変換器の出力信号を線形信号に補正するには
、従来は図５に示すように、非線形出力特性をもつＡ／
Ｄ変換器１１１ に対して、メモリ（ＲＯＭ）１１２
を設け、Ａ／Ｄ変換器１１１ の出力信号１１３ をメ
モリ１１２ のアドレス信号として入力する。そしてア
ドレス信号に対応するデータをメモリ１１２ に書き込
んでおき、入力されるアドレス信号、すなわち非線形入
出力特性をもつＡ／Ｄ変換器１１１ の出力信号１１３
に対応する線形データをメモリ１１２ より出力信号
１１４ として出力するように構成していた。すなわち
例えば、Ａ／Ｄ変換器の入出力特性が図６において、１
２１ で示す特性をもつ場合、１２２ で示す特性をも
つ線形信号に補正するため、予めメモリ１１２ に、ア
ドレス信号がＡの時はａというデータ、アドレス信号が
Ｂの時はｂというデータ、アドレス信号がＣの時はｃに
変えてｃ′というデータ、アドレス信号がＤの時はｄに
変えてｄ′というデータを書き込んでおき、各々のアド
レス信号に対応する信号を出力することにより、図６に
おいて１２２ で示す特性の信号を出力信号として出力
するようにしていた。
もつＡ／Ｄ変換器の出力信号を線形信号に補正するには
、従来は図５に示すように、非線形出力特性をもつＡ／
Ｄ変換器１１１ に対して、メモリ（ＲＯＭ）１１２
を設け、Ａ／Ｄ変換器１１１ の出力信号１１３ をメ
モリ１１２ のアドレス信号として入力する。そしてア
ドレス信号に対応するデータをメモリ１１２ に書き込
んでおき、入力されるアドレス信号、すなわち非線形入
出力特性をもつＡ／Ｄ変換器１１１ の出力信号１１３
に対応する線形データをメモリ１１２ より出力信号
１１４ として出力するように構成していた。すなわち
例えば、Ａ／Ｄ変換器の入出力特性が図６において、１
２１ で示す特性をもつ場合、１２２ で示す特性をも
つ線形信号に補正するため、予めメモリ１１２ に、ア
ドレス信号がＡの時はａというデータ、アドレス信号が
Ｂの時はｂというデータ、アドレス信号がＣの時はｃに
変えてｃ′というデータ、アドレス信号がＤの時はｄに
変えてｄ′というデータを書き込んでおき、各々のアド
レス信号に対応する信号を出力することにより、図６に
おいて１２２ で示す特性の信号を出力信号として出力
するようにしていた。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
補正方式においては、メモリを使用しているので、Ａ／
Ｄ変換器の出力信号のビット数が増えると、メモリのア
ドレス入力も増えることとなり、回路規模の大型化，回
路の複雑化，高コスト化などの問題が生じ、大きなデー
タの扱いが困難になるという問題点がある。
補正方式においては、メモリを使用しているので、Ａ／
Ｄ変換器の出力信号のビット数が増えると、メモリのア
ドレス入力も増えることとなり、回路規模の大型化，回
路の複雑化，高コスト化などの問題が生じ、大きなデー
タの扱いが困難になるという問題点がある。
【０００６】本発明は、従来の非線形入出力特性をもつ
Ａ／Ｄ変換器の出力信号を線形信号に補正するための信
号処理回路の上記問題点を解消するためになされたもの
で、Ａ／Ｄ変換器の出力信号がビット数が増大しても回
路規模を大きくすることなく、非線形信号を線形信号に
補正できるようにした信号処理回路を提供することを目
的とする。
Ａ／Ｄ変換器の出力信号を線形信号に補正するための信
号処理回路の上記問題点を解消するためになされたもの
で、Ａ／Ｄ変換器の出力信号がビット数が増大しても回
路規模を大きくすることなく、非線形信号を線形信号に
補正できるようにした信号処理回路を提供することを目
的とする。
【０００７】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、アナログ信号入力を折れ線状の
ｎビット非線形デジタルデータに変換するＡ／Ｄ変換器
からの出力データを、ｎ＋ｍビットの線形デジタルデー
タに変換する信号処理回路において、前記Ａ／Ｄ変換器
のニーポイントレベル以上の出力データを線形データに
変換演算するための複数の加減算器と、前記Ａ／Ｄ変換
器のニーポイントレベル以下の出力データと前記加減算
器の出力データとを切り換えて出力するためのセレクタ
回路とを設けて構成するものである。
決するため、本発明は、アナログ信号入力を折れ線状の
ｎビット非線形デジタルデータに変換するＡ／Ｄ変換器
からの出力データを、ｎ＋ｍビットの線形デジタルデー
タに変換する信号処理回路において、前記Ａ／Ｄ変換器
のニーポイントレベル以上の出力データを線形データに
変換演算するための複数の加減算器と、前記Ａ／Ｄ変換
器のニーポイントレベル以下の出力データと前記加減算
器の出力データとを切り換えて出力するためのセレクタ
回路とを設けて構成するものである。
【０００８】このように構成した信号処理回路において
は、Ａ／Ｄ変換器のニーポイントレベル以下の出力デー
タは、セレクタ回路によりそのまま選択されて出力され
、一方Ａ／Ｄ変換器のニーポイントレベル以上の出力デ
ータは、加減算回路により線形データに変換演算され、
その変換演算された出力信号がセレクタ回路を介して出
力データとして出力される。これによりメモリを用いる
ことなく簡単な加減算回路により、非線形信号を線形信
号に補正することが可能となる。
は、Ａ／Ｄ変換器のニーポイントレベル以下の出力デー
タは、セレクタ回路によりそのまま選択されて出力され
、一方Ａ／Ｄ変換器のニーポイントレベル以上の出力デ
ータは、加減算回路により線形データに変換演算され、
その変換演算された出力信号がセレクタ回路を介して出
力データとして出力される。これによりメモリを用いる
ことなく簡単な加減算回路により、非線形信号を線形信
号に補正することが可能となる。
【０００９】
【実施例】次に実施例について説明する。図１は、本発
明に係る信号処理回路の一実施例を示すブロック構成図
であり、この実施例は、１個所のニーポイントを有する
Ａ／Ｄ変換器に本発明を適用したものである。図１にお
いて、１はアナログ入力信号２を入力しデジタル出力信
号３を出力するＡ／Ｄ変換器で、図２において３１−３
２で示すように、１個所のニーポイントを有する折れ線
状の非線形入出力特性を有するものである。４はＡ／Ｄ
変換器１のデジタル出力信号３を入力とするＤタイプフ
リップフロップであり、５は減算器で、前記Ｄタイプフ
リップフロップ４の出力信号６と、端子７から入力され
るＡ／Ｄ変換器１のニーポイント時の出力信号とを減算
するものである。
明に係る信号処理回路の一実施例を示すブロック構成図
であり、この実施例は、１個所のニーポイントを有する
Ａ／Ｄ変換器に本発明を適用したものである。図１にお
いて、１はアナログ入力信号２を入力しデジタル出力信
号３を出力するＡ／Ｄ変換器で、図２において３１−３
２で示すように、１個所のニーポイントを有する折れ線
状の非線形入出力特性を有するものである。４はＡ／Ｄ
変換器１のデジタル出力信号３を入力とするＤタイプフ
リップフロップであり、５は減算器で、前記Ｄタイプフ
リップフロップ４の出力信号６と、端子７から入力され
るＡ／Ｄ変換器１のニーポイント時の出力信号とを減算
するものである。
【００１０】８は加算器で、端子９から入力される、前
記減算器５の出力信号１０を７倍とするための補正信号
と、前記減算器５の出力信号１０をインバータ回路１１
を通した信号と、前記減算器５の出力信号１０を３ビッ
トシフトした信号とを加算するものである。１３は同じ
く加算器で、前段の加算器８の出力信号１４と、端子１
５から入力されるＡ／Ｄ変換器１のニーポイント時の出
力信号とを加算するものである。１６はセレクタで、前
記加算器１３の出力信号１７と、前記Ｄタイプフリップ
フロップ４の出力信号６とを入力して、そのいずれかを
選択して出力するものである。１８はセレクタ１６の出
力信号１９を入力し、信号処理回路の出力信号２０を出
力するＤタイプフリップフロップである。２１はクロッ
ク発生装置で、該クロック発生装置２１からのクロック
信号２２は、前記Ａ／Ｄ変換器１， Ｄタイプフリップ
フロップ４， １８の各クロック端子にそれぞれ印加さ
れるようになっている。
記減算器５の出力信号１０を７倍とするための補正信号
と、前記減算器５の出力信号１０をインバータ回路１１
を通した信号と、前記減算器５の出力信号１０を３ビッ
トシフトした信号とを加算するものである。１３は同じ
く加算器で、前段の加算器８の出力信号１４と、端子１
５から入力されるＡ／Ｄ変換器１のニーポイント時の出
力信号とを加算するものである。１６はセレクタで、前
記加算器１３の出力信号１７と、前記Ｄタイプフリップ
フロップ４の出力信号６とを入力して、そのいずれかを
選択して出力するものである。１８はセレクタ１６の出
力信号１９を入力し、信号処理回路の出力信号２０を出
力するＤタイプフリップフロップである。２１はクロッ
ク発生装置で、該クロック発生装置２１からのクロック
信号２２は、前記Ａ／Ｄ変換器１， Ｄタイプフリップ
フロップ４， １８の各クロック端子にそれぞれ印加さ
れるようになっている。
【００１１】このように構成された信号処理回路におい
て、アナログ入力信号２がＡ／Ｄ変換器１に入力すると
、Ａ／Ｄ変換され、そのデジタル出力信号３はＤタイプ
フリップフロップ４にラッチされる。該Ｄタイプフリッ
プフロップ４から出力される信号６は、減算器５におい
て、端子７から入力されるニーポイント時のＡ／Ｄ変換
器１の出力信号と減算される。この減算器５による減算
処理によって、図２において３３で示すニーポイント後
の出力信号が得られる。
て、アナログ入力信号２がＡ／Ｄ変換器１に入力すると
、Ａ／Ｄ変換され、そのデジタル出力信号３はＤタイプ
フリップフロップ４にラッチされる。該Ｄタイプフリッ
プフロップ４から出力される信号６は、減算器５におい
て、端子７から入力されるニーポイント時のＡ／Ｄ変換
器１の出力信号と減算される。この減算器５による減算
処理によって、図２において３３で示すニーポイント後
の出力信号が得られる。
【００１２】この実施例においては、Ａ／Ｄ変換器１の
出力信号はミドル電圧の設定によって、図２の３１−３
２で示すようにニーポイントを境にして折れ線状の入出
力特性を持つようになっていて、その非線形出力信号３
１−３２には図２に示すようにビットを割り当てている
。このビット割り当てにより、ニーポイントレベルまで
の出力信号３１の傾きが、ニーポイントレベル後の出力
信号３２の７倍の傾きをもつ折れ線状の非線形出力とな
っている。したがって信号処理回路によってニーポイン
トレベル後の出力信号３２の傾きを７倍とすることによ
り、線形出力信号３１−３５が得られることになる。
出力信号はミドル電圧の設定によって、図２の３１−３
２で示すようにニーポイントを境にして折れ線状の入出
力特性を持つようになっていて、その非線形出力信号３
１−３２には図２に示すようにビットを割り当てている
。このビット割り当てにより、ニーポイントレベルまで
の出力信号３１の傾きが、ニーポイントレベル後の出力
信号３２の７倍の傾きをもつ折れ線状の非線形出力とな
っている。したがって信号処理回路によってニーポイン
トレベル後の出力信号３２の傾きを７倍とすることによ
り、線形出力信号３１−３５が得られることになる。
【００１３】そこで本実施例においては、減算器５から
出力された信号１０を３ビットシフトして８倍とした信
号と、減算器５の出力信号１０をインバータ１１を通し
た１倍の負信号とを、加算器８で加算する。このインバ
ータ１１と加算器８の演算により、加算器８からは、図
２において３４で示すニーポイント後の出力信号が得ら
れる。この出力信号３４は、出力信号３３の７倍の傾き
をもつ特性の信号であることがわかる。以上のようにし
て加算器８から出力信号１４として、図２に示す出力信
号３４が得られ、次いで加算器１３において、この出力
信号１４と端子１５から入力されるニーポイント時のＡ
／Ｄ変換器１の出力信号とを加算して、図２に示すニー
ポイントレベル以後の信号３５を、加算器１３の出力信
号１７として出力する。
出力された信号１０を３ビットシフトして８倍とした信
号と、減算器５の出力信号１０をインバータ１１を通し
た１倍の負信号とを、加算器８で加算する。このインバ
ータ１１と加算器８の演算により、加算器８からは、図
２において３４で示すニーポイント後の出力信号が得ら
れる。この出力信号３４は、出力信号３３の７倍の傾き
をもつ特性の信号であることがわかる。以上のようにし
て加算器８から出力信号１４として、図２に示す出力信
号３４が得られ、次いで加算器１３において、この出力
信号１４と端子１５から入力されるニーポイント時のＡ
／Ｄ変換器１の出力信号とを加算して、図２に示すニー
ポイントレベル以後の信号３５を、加算器１３の出力信
号１７として出力する。
【００１４】セレクタ１６においては、前記Ｄタイプフ
リップフロップ４からの出力信号６と前記加算器１３か
らの出力信号１７とを入力し、ニーポイントレベル以下
の信号は信号処理を必要としないので、前記セレクタ１
６はニーポイント前においてはＤタイプフリップフロッ
プ４からの出力信号６を選択し、ニーポイント後におい
ては加算器１３からの出力信号１７を選択して線形特性
のセレクタ出力信号１９とし、このセレクタ出力信号１
９をＤタイプフリップフロップ１８でタイミングをとっ
て、信号処理回路の出力信号２０として出力する。Ｄタ
イプフリップフロップ４及び１８は、クロック発生装置
２１からのクロック信号２２によって制御され、Ｄタイ
プフリップフロップ４からＤタイプフリップフロップ１
８まで１クロックで信号が伝送される。
リップフロップ４からの出力信号６と前記加算器１３か
らの出力信号１７とを入力し、ニーポイントレベル以下
の信号は信号処理を必要としないので、前記セレクタ１
６はニーポイント前においてはＤタイプフリップフロッ
プ４からの出力信号６を選択し、ニーポイント後におい
ては加算器１３からの出力信号１７を選択して線形特性
のセレクタ出力信号１９とし、このセレクタ出力信号１
９をＤタイプフリップフロップ１８でタイミングをとっ
て、信号処理回路の出力信号２０として出力する。Ｄタ
イプフリップフロップ４及び１８は、クロック発生装置
２１からのクロック信号２２によって制御され、Ｄタイ
プフリップフロップ４からＤタイプフリップフロップ１
８まで１クロックで信号が伝送される。
【００１５】上記実施例では、ニーポイントが１個の入
出力特性をもつＡ／Ｄ変換器に対して、本発明を適用し
たものを示したが、ニーポイントを複数個以上もつ折れ
線状の非線形入出力特性のＡ／Ｄ変換器に対しても、図
１における減算器５，インバータ１１，加算器８，加算
器１３及びセレクタ１６を１ブロックとし、このブロッ
クを複数構成とすることにより、線形信号に補正する信
号処理回路を、ビット数が増加しても低コストで実現す
ることができる。
出力特性をもつＡ／Ｄ変換器に対して、本発明を適用し
たものを示したが、ニーポイントを複数個以上もつ折れ
線状の非線形入出力特性のＡ／Ｄ変換器に対しても、図
１における減算器５，インバータ１１，加算器８，加算
器１３及びセレクタ１６を１ブロックとし、このブロッ
クを複数構成とすることにより、線形信号に補正する信
号処理回路を、ビット数が増加しても低コストで実現す
ることができる。
【００１６】また上記実施例では、ニーポイントレベル
以下の特性とニーポイントレベル以上の特性の傾きの比
が７倍としたＡ／Ｄ変換器に適用したものを示したが、
これらの傾きの比はどのようなＡ／Ｄ変換器に対しても
、加算器８への入力信号を変えることにより、容易に線
形信号に補正することができる。
以下の特性とニーポイントレベル以上の特性の傾きの比
が７倍としたＡ／Ｄ変換器に適用したものを示したが、
これらの傾きの比はどのようなＡ／Ｄ変換器に対しても
、加算器８への入力信号を変えることにより、容易に線
形信号に補正することができる。
【００１７】次に上記傾きの比が任意のＡ／Ｄ変換器に
対する一般化した実施例を図３に基づいて説明する。な
お図３において、図１に示した実施例と同一又は対応す
る部材には同一符号を付して示している。図において、
１はニーポイントをもち、ニーポイントレベル以下の特
性とニーポイントレベル以上の特性の傾きの比が、１：
１／ｘの出力特性をもつＡ／Ｄ変換器で、２３， ２４
はニーポイントレベル以上の特性の傾きをｘ倍するため
に加算器８に入力されるデータをコントロールするデー
タ処理部であり、他の部分は図１に示したものと同一で
ある。
対する一般化した実施例を図３に基づいて説明する。な
お図３において、図１に示した実施例と同一又は対応す
る部材には同一符号を付して示している。図において、
１はニーポイントをもち、ニーポイントレベル以下の特
性とニーポイントレベル以上の特性の傾きの比が、１：
１／ｘの出力特性をもつＡ／Ｄ変換器で、２３， ２４
はニーポイントレベル以上の特性の傾きをｘ倍するため
に加算器８に入力されるデータをコントロールするデー
タ処理部であり、他の部分は図１に示したものと同一で
ある。
【００１８】この一般化した実施例においては、Ａ／Ｄ
変換器１により出力されたデータ３はＤタイプフリップ
フロップ４で１クロック遅延したのち、減算器５及びセ
レクタ１６に入力される。減算器５に入力されたデータ
６は、端子７から入力されるニーポイント時のＡ／Ｄ変
換器１のデータと減算される。減算器５で減算されたデ
ータ１０は、該データ１０をｘ倍するため２つのデータ
処理部２３， ２４へ入力される。このデータ処理部２
３， ２４は、それぞれの出力信号２５， ２６の和が
入力データ１０をｘ倍とするように、例えば出力信号２
５が入力データ１０の（ｘ−ｙ）倍ならば、出力信号２
６は入力データ１０のｙ倍となるように処理される。こ
のデータ処理部２３， ２４の出力信号２５， ２６は
加算器８に入力され、減算器５の出力データ１０をｘ倍
したデータ１４が得られる。このデータ１４は加算器１
３に入力された、端子１５から入力されるニーポイント
時のＡ／Ｄ変換器１のデータと加算され、セレクタ１６
に入力される。減算器５から加算器１３までの処理は、
ニーポイントレベル以下のＡ／Ｄ変換器１の出力データ
に対しては無意味であるから、セレクタ１６において、
Ｄタイプフリップフロップ４の出力データ６がニーポイ
ントレベルより上のものである場合には加算器１３の出
力データ１７が選択され、一方Ｄタイプフリップフロッ
プ４の出力データ６がニーポイントレベルより下ならば
、Ｄタイプフリップフロップ４の出力データ６が選択さ
れ、Ｄタイプフリップフロップ１８でラッチされたのち
、信号処理回路の出力信号２０として線形データが出力
される。
変換器１により出力されたデータ３はＤタイプフリップ
フロップ４で１クロック遅延したのち、減算器５及びセ
レクタ１６に入力される。減算器５に入力されたデータ
６は、端子７から入力されるニーポイント時のＡ／Ｄ変
換器１のデータと減算される。減算器５で減算されたデ
ータ１０は、該データ１０をｘ倍するため２つのデータ
処理部２３， ２４へ入力される。このデータ処理部２
３， ２４は、それぞれの出力信号２５， ２６の和が
入力データ１０をｘ倍とするように、例えば出力信号２
５が入力データ１０の（ｘ−ｙ）倍ならば、出力信号２
６は入力データ１０のｙ倍となるように処理される。こ
のデータ処理部２３， ２４の出力信号２５， ２６は
加算器８に入力され、減算器５の出力データ１０をｘ倍
したデータ１４が得られる。このデータ１４は加算器１
３に入力された、端子１５から入力されるニーポイント
時のＡ／Ｄ変換器１のデータと加算され、セレクタ１６
に入力される。減算器５から加算器１３までの処理は、
ニーポイントレベル以下のＡ／Ｄ変換器１の出力データ
に対しては無意味であるから、セレクタ１６において、
Ｄタイプフリップフロップ４の出力データ６がニーポイ
ントレベルより上のものである場合には加算器１３の出
力データ１７が選択され、一方Ｄタイプフリップフロッ
プ４の出力データ６がニーポイントレベルより下ならば
、Ｄタイプフリップフロップ４の出力データ６が選択さ
れ、Ｄタイプフリップフロップ１８でラッチされたのち
、信号処理回路の出力信号２０として線形データが出力
される。
【００１９】この実施例の場合においても、ニーポイン
トを複数個もつ折れ線状の非線形入出力特性のＡ／Ｄ変
換器に対して、減算器５，データ処理部２３，２４，加
算器８，加算器１３及びセレクタ１６を１ブロックとし
、このブロックを複数構成とすることにより、線形信号
に補正する信号処理回路を容易に構成することができる
。
トを複数個もつ折れ線状の非線形入出力特性のＡ／Ｄ変
換器に対して、減算器５，データ処理部２３，２４，加
算器８，加算器１３及びセレクタ１６を１ブロックとし
、このブロックを複数構成とすることにより、線形信号
に補正する信号処理回路を容易に構成することができる
。
【００２０】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、ＲＯＭ等のメモリを用いずに、線形デ
ータに変換演算処理する簡単な加減算器とセレクタ回路
とで構成したので、処理データのビット数が増加しても
回路規模を大きくせず、また回路を複雑にすることなく
非線形信号を線形化する信号処理回路を提供することが
できる。
本発明によれば、ＲＯＭ等のメモリを用いずに、線形デ
ータに変換演算処理する簡単な加減算器とセレクタ回路
とで構成したので、処理データのビット数が増加しても
回路規模を大きくせず、また回路を複雑にすることなく
非線形信号を線形化する信号処理回路を提供することが
できる。
【図１】本発明による信号処理回路の一実施例を示すブ
ロック構成図である。
ロック構成図である。
【図２】図１に示す信号処理回路の各部における入出力
信号特性を示す図である。
信号特性を示す図である。
【図３】本発明による信号処理回路の一般化した実施例
を示すブロック構成図である。
を示すブロック構成図である。
【図４】従来の折れ線状の非線形入出力特性をもつＡ／
Ｄ変換器の構成例を示すブロック構成図である。
Ｄ変換器の構成例を示すブロック構成図である。
【図５】従来の非線形入出力特性をもつＡ／Ｄ変換器の
出力信号を線形化するための信号処理回路を示すブロッ
ク構成図である。
出力信号を線形化するための信号処理回路を示すブロッ
ク構成図である。
【図６】図５に示した従来の信号処理回路の動作を説明
するための入出力信号特性を示す図である。
するための入出力信号特性を示す図である。
１ Ａ／Ｄ変換器
４ Ｄタイプフリップフロップ
５ 減算器
８ 加算器
１３ 加算器
１６ セレクタ
１８ Ｄタイプフリップフロップ
２１ クロック発生装置
２３ データ処理部
２４ データ処理部
Claims (2)
- 【請求項１】 アナログ信号入力を折れ線状のｎビッ
ト非線形デジタルデータに変換するＡ／Ｄ変換器からの
出力データを、ｎ＋ｍビットの線形デジタルデータに変
換する信号処理回路において、前記Ａ／Ｄ変換器のニー
ポイントレベル以上の出力データを線形データに変換演
算するための複数の加減算器と、前記Ａ／Ｄ変換器のニ
ーポイントレベル以下の出力データと前記加減算器の出
力データとを切り換えて出力するためのセレクタ回路と
を備えていることを特徴とする信号処理回路。 - 【請求項２】 前記加減算器における一方の入力は、
前記Ａ／Ｄ変換器のニーポイントレベルに固定している
ことを特徴とする請求項１記載の信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1912591A JPH04237217A (ja) | 1991-01-21 | 1991-01-21 | 信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1912591A JPH04237217A (ja) | 1991-01-21 | 1991-01-21 | 信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04237217A true JPH04237217A (ja) | 1992-08-25 |
Family
ID=11990743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1912591A Withdrawn JPH04237217A (ja) | 1991-01-21 | 1991-01-21 | 信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04237217A (ja) |
-
1991
- 1991-01-21 JP JP1912591A patent/JPH04237217A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |