JP3550853B2 - 分周装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、クロックを分周する分周装置に関するものである。
【０００２】
【従来の技術】
ディジタル信号処理で復調処理や変調処理を行う時、搬送波を作成し、入力信号と乗算する必要がある。ＶＴＲのクロマ信号処理などでは、一つのサンプリングクロックで複数の放送方式に対応するために、任意の分周比ｋ／ｓ（ｋ及びｓは自然数）の分周装置が必要となる。
【０００３】
以下図面を参照しながら従来の分周装置について説明する。図２は、従来の分周装置構成を示したブロック図である。図３は図２の分周装置におけるディジタル発振回路の出力波形を示した波形図であり、横軸が時間、縦軸がデータ出力を表している。なお、図２ではディジタルのデータラインは太線で示した。図２において、１は定数Ａ（Ａは自然数）と帰還信号とを加算する加算器、２は加算器１の出力データを１クロック遅延するＤフリップフロップ、３はＤフリップフロップ２の出力データを正弦波データに変換するリードオンリーメモリー（以下、ＲＯＭと記す）、１２は加算器、１３は加算器１２の出力Ｒがｍをオーバーしたかどうか検出するオーバーフロー検出器、１４は加算器１２の出力信号からスイッチ回路１６の出力信号を減算する減算器、１５はＤフリップフロップ、１６はスイッチ回路、１９は演算回路である。
【０００４】
以上のように構成された従来の分周装置について、以下その動作について説明する。
【０００５】
加算器１はｉビットの加算器であり、ダイナミックレンジＤは２ｉ である。加算器１の出力はＤフリップフロップ２で１クロック遅延されて加算器１に帰還されるので、加算器１のもう一方の入力に入力された定数Ａが１クロックごとに加算され、Ｄ以上になるとオーバーフローする。したがって、加算器１の出力に得られるデータは図３に示すような階段状の鋸波となる。鋸波はクロック周期τごとにＡずつ増加し、Ｄ以上になるとオーバーフローするのでディジタル発振回路１０の出力周波数が定数Ａに比例する様子が判る。このようにして得られたディジタル発振回路１０の出力データをＲＯＭ３で正弦波データに変換する。この発振周期をＴとすれば、図３から、
【０００６】
【数１】
【０００７】
（数１）より、
【０００８】
【数２】
【０００９】
（数２）でτ／Ｔは出力に得られた発振周波数のクロック周波数に対する分周比である。この分周比を任意の正の有理数ｋ／ｓ（ただしｋ、ｓは自然数でｋ／ｓは既約分数）に設定した時の（数２）の右辺の値をＡ１ とおけば、
【００１０】
【数３】
【００１１】
となるが、任意の分周比を設定したことにより右辺は必ずしも自然数とはならない。
【００１２】
（数３）の右辺を約分してｎ／ｍ（ｍ、ｎは整数）と置くと、
【００１３】
【数４】
【００１４】
となり、ｎをｍで割った商をＡ、余りをＲとすると、
【００１５】
【数５】
【００１６】
と表される。Ａ１ はＲが０のとき以外は自然数にならない。分周比ｋ／ｓを得るためにはＡ１ を累積する必要があるが、加算器１にｉビットの整数の加算器を用いた場合は、Ａ１ を累積できない。そこで加算器１でＡ１ を累積する代わりにＡを累積する。この場合（数５）から判るようにＲ／ｍの分だけ累積されないので誤差を生じる。したがってＲ／ｍを別に累積し、その結果が１を超えるごとに加算器１に誤差の補正信号として１を加算すれば誤差が補正される。加算器１はキャリー入力Ｃを持つので補正信号はこのキャリー入力Ｃに加えればよい。次に今述べた補正信号を発生する演算回路１９について説明する。
【００１７】
先に述べたように演算回路１９はＲ／ｍを累積し、その結果が１を超えた時に出力に１を、超えない時は０を出力する回路であり、１がＲ回、０がｍ−Ｒ回出力する回路であり、１がＲ回、０がｍ−Ｒ回出力されることになる。このアルゴリズムはＲを累積し、その結果がｍを超えた時に出力に１を、超えない時は０を出力することと等しい。そこで加算器１２でＲをＤフリップフロップ１５の出力に加算し、その出力をオーバーフロー検出器１３でｍを超えないか判定し、ｍを超えた時はスイッチ回路１６を端子１８に切り替えて加算器１２の出力からｍを減算器１４で減算し、その出力をＤフリップフロップ１５に与えて帰還させれば、前に述べたアルゴリズムが実現できる。したがって演算回路１９の出力は、オーバーフロー検出器１３でオーバーフローを検出した時に１を、それ以外は０を出力してディジタル発振回路１０における加算器１のキャリー入力Ｃに入力すればよい。
【００１８】
以上述べたようにして入力されたクロックを任意の分周比ｋ／ｓで分周した信号を出力に得ることができる。
【００１９】
次に、具体例として加算器１が９ビットすなわちダイナミックレンジが５１２、分周比が３／２２の場合について式を追って説明する。（数３）でＤ＝５１２、ｋ／ｓ＝３／２２とすれば、
【００２０】
【数６】
【００２１】
（数４）よりｎ＝７６８、ｍ＝１１となるから、
【００２２】
【数７】
【００２３】
（数５）よりＡ＝６９、Ｒ＝９となる。したがって加算器１には６９を加算し、加算器１２には９を加算してオーバーフロー検出器１３は１１を超えた時に１を出力するようにすれば、３／２２分周が実現できる。
【００２４】
【発明が解決しようとする課題】
しかしながら上記のような構成の分周装置では、演算回路１９の構成が複雑であるため、全体として回路規模が大きくなってしまい、コストアップにつながるという問題点があった。
【００２５】
本発明は上記課題を解決するもので、回路規模がの小さくコストダウンできる分周装置を提供することを目的とするものである。
【００２６】
【課題を解決するための手段】
上記目的を達成するために本発明の分周装置は、１クロック前のデータに定数Ａ（Ａは自然数）とＣ（Ｃは０または１）を加算し、その加算結果が定数Ｄ（ＤはＡより大きい自然数）以上の時は加算結果からＤを減算して新たな出力データとすることにより鋸歯状のデータを発生するディジタル発振回路と、１クロック前のデータに、ｍ（ｍは自然数の定数）クロック期間のうちＲ（Ｒは自然数の定数）回は定数Ｘ（Ｘは自然数）を加算し、ｍ−Ｒ回は定数Ｙ（Ｙは自然数）を加算し、その加算結果が定数Ｅ（ＥはＸ、Ｙより大きい自然数）以上の時は加算結果からＥを減算して新たなデータとし、かつ、加算結果が定数Ｅ以上の時は前記Ｃを１とし、加算結果が定数Ｅより小さい時は前記Ｃを０とする演算回路とを備えたものである。
【００２７】
この構成によって、回路規模が小さくコストダウンできる分周装置が得られる。
【００２８】
【発明の実施の形態】
本発明の請求項１から３に記載の発明は、１クロック前のデータに定数Ａ（Ａは自然数）とＣ（Ｃは０または１）を加算し、その加算結果が定数Ｄ（ＤはＡより大きい自然数）以上の時は加算結果からＤを減算して新たな出力データとすることにより鋸歯状のデータを発生するディジタル発振回路と、１クロック前のデータに、ｍ（ｍは自然数の定数）クロック期間のうちＲ（Ｒは自然数の定数）回は定数Ｘ（Ｘは自然数）を加算し、ｍ−Ｒ回は定数Ｙ（Ｙは自然数）を加算し、その加算結果が定数Ｅ（ＥはＸ、Ｙより大きい自然数）以上の時は加算結果からＥを減算して新たなデータとし、かつ、加算結果が定数Ｅ以上の時は前記Ｃを１とし、加算結果が定数Ｅより小さい時は前記Ｃを０とする演算回路とを備えたものであり、小さな回路規模で、入力されたクロックを有理数の分周比で分周できるという作用を有するものである。
【００２９】
以下、本発明の実施の形態について図面を参照しながら説明する。
（実施の形態１）
図１は、本実施の形態の分周装置の構成を示したブロック図である。図１においてディジタルのデータラインは太線で示した。図１において、従来技術と同様の構成要素には同一番号を付与して、その説明は省略する。４はキャリー出力を具備したｊ（ｊは自然数の定数）ビットの加算器、５は加算器４のキャリー出力を１クロック遅延させるＤフリップフロップ、６は加算器４の出力を１クロック遅延させてその出力を加算器４に帰還するＤフリップフロップ、７は端子８、９にそれぞれ切り替え可能なスイッチ回路である。
【００３０】
以上のように構成された本実施の形態の分周装置について、以下その動作について説明する。
【００３１】
Ｄフリップフロップ５の出力が０の時には、スイッチ回路７を端子８に切り替えて加算器４に定数Ｘ（Ｘは自然数）を入力し、Ｄフリップフロップ５の出力が１の時には、スイッチ回路７を端子９に切り替えて加算器４に定数Ｙ（Ｙは自然数）を入力している。また、Ｄフリップフロップ５の出力を演算回路１１の出力として、ディジタル発振回路１０に入力し、加算器１のキャリー入力としている。
【００３２】
上記の構成により前述した（数５）を実現できる。なお、Ｘ、Ｙは次式のようになる。
【００３３】
【数８】
【００３４】
Ｄフリップフロップ５から出力されるキャリー出力が１になった時に、加算器４のダイナミックレンジと定数ｍとの差分を余分に加算してやることにより、加算器４のダイナミックレンジをｍと等価にすることができる。
【００３５】
具体例として従来例と同じ数値を使用して説明する。加算器１が９ビットすなわちダイナミックレンジが５１２で、分周比が３／２２とする。
【００３６】
従来と同様に計算すると、（数５）は、
【００３７】
【数９】
【００３８】
となる。Ｒが９であるのでＸは９で、加算器４のビット数ｊは４ビット以上であればよい。ｊを４とすると、Ｙは１４になる。以上の様な設定で、３／２２分周が実現できる。
【００３９】
以上のように本実施例によれば、オーバーフロー検出器の代わりにＤフリップフロップ５を設けることにより、減算器が不要になり、簡単な構成で入力されたクロックを任意の分周比ｋ／ｓで分周した信号を得ることができる。
【００４０】
【発明の効果】
以上のように本発明によれば、従来必要であったオーバーフロー検出器の代わりにＤフリップフロップを設けることにより、減算器を無くすことができるので、全体として回路が小規模化すると共に、コストダウンできるという優れた効果を有するものである。
【図面の簡単な説明】
【図１】本発明の実施の形態の分周装置のブロック図
【図２】従来の分周装置のブロック図
【図３】ディジタル発振回路の出力波形を示した波形図
【符号の説明】
１ 加算器
２ Ｄフリップフロップ
３ ＲＯＭ
４ 加算器
５ Ｄフリップフロップ
６ Ｄフリップフロップ
７ スイッチ回路
１２ 加算器
【発明の属する技術分野】
本発明は、クロックを分周する分周装置に関するものである。
【０００２】
【従来の技術】
ディジタル信号処理で復調処理や変調処理を行う時、搬送波を作成し、入力信号と乗算する必要がある。ＶＴＲのクロマ信号処理などでは、一つのサンプリングクロックで複数の放送方式に対応するために、任意の分周比ｋ／ｓ（ｋ及びｓは自然数）の分周装置が必要となる。
【０００３】
以下図面を参照しながら従来の分周装置について説明する。図２は、従来の分周装置構成を示したブロック図である。図３は図２の分周装置におけるディジタル発振回路の出力波形を示した波形図であり、横軸が時間、縦軸がデータ出力を表している。なお、図２ではディジタルのデータラインは太線で示した。図２において、１は定数Ａ（Ａは自然数）と帰還信号とを加算する加算器、２は加算器１の出力データを１クロック遅延するＤフリップフロップ、３はＤフリップフロップ２の出力データを正弦波データに変換するリードオンリーメモリー（以下、ＲＯＭと記す）、１２は加算器、１３は加算器１２の出力Ｒがｍをオーバーしたかどうか検出するオーバーフロー検出器、１４は加算器１２の出力信号からスイッチ回路１６の出力信号を減算する減算器、１５はＤフリップフロップ、１６はスイッチ回路、１９は演算回路である。
【０００４】
以上のように構成された従来の分周装置について、以下その動作について説明する。
【０００５】
加算器１はｉビットの加算器であり、ダイナミックレンジＤは２ｉ である。加算器１の出力はＤフリップフロップ２で１クロック遅延されて加算器１に帰還されるので、加算器１のもう一方の入力に入力された定数Ａが１クロックごとに加算され、Ｄ以上になるとオーバーフローする。したがって、加算器１の出力に得られるデータは図３に示すような階段状の鋸波となる。鋸波はクロック周期τごとにＡずつ増加し、Ｄ以上になるとオーバーフローするのでディジタル発振回路１０の出力周波数が定数Ａに比例する様子が判る。このようにして得られたディジタル発振回路１０の出力データをＲＯＭ３で正弦波データに変換する。この発振周期をＴとすれば、図３から、
【０００６】
【数１】
（数１）より、
【０００８】
【数２】
（数２）でτ／Ｔは出力に得られた発振周波数のクロック周波数に対する分周比である。この分周比を任意の正の有理数ｋ／ｓ（ただしｋ、ｓは自然数でｋ／ｓは既約分数）に設定した時の（数２）の右辺の値をＡ１ とおけば、
【００１０】
【数３】
となるが、任意の分周比を設定したことにより右辺は必ずしも自然数とはならない。
【００１２】
（数３）の右辺を約分してｎ／ｍ（ｍ、ｎは整数）と置くと、
【００１３】
【数４】
となり、ｎをｍで割った商をＡ、余りをＲとすると、
【００１５】
【数５】
と表される。Ａ１ はＲが０のとき以外は自然数にならない。分周比ｋ／ｓを得るためにはＡ１ を累積する必要があるが、加算器１にｉビットの整数の加算器を用いた場合は、Ａ１ を累積できない。そこで加算器１でＡ１ を累積する代わりにＡを累積する。この場合（数５）から判るようにＲ／ｍの分だけ累積されないので誤差を生じる。したがってＲ／ｍを別に累積し、その結果が１を超えるごとに加算器１に誤差の補正信号として１を加算すれば誤差が補正される。加算器１はキャリー入力Ｃを持つので補正信号はこのキャリー入力Ｃに加えればよい。次に今述べた補正信号を発生する演算回路１９について説明する。
【００１７】
先に述べたように演算回路１９はＲ／ｍを累積し、その結果が１を超えた時に出力に１を、超えない時は０を出力する回路であり、１がＲ回、０がｍ−Ｒ回出力する回路であり、１がＲ回、０がｍ−Ｒ回出力されることになる。このアルゴリズムはＲを累積し、その結果がｍを超えた時に出力に１を、超えない時は０を出力することと等しい。そこで加算器１２でＲをＤフリップフロップ１５の出力に加算し、その出力をオーバーフロー検出器１３でｍを超えないか判定し、ｍを超えた時はスイッチ回路１６を端子１８に切り替えて加算器１２の出力からｍを減算器１４で減算し、その出力をＤフリップフロップ１５に与えて帰還させれば、前に述べたアルゴリズムが実現できる。したがって演算回路１９の出力は、オーバーフロー検出器１３でオーバーフローを検出した時に１を、それ以外は０を出力してディジタル発振回路１０における加算器１のキャリー入力Ｃに入力すればよい。
【００１８】
以上述べたようにして入力されたクロックを任意の分周比ｋ／ｓで分周した信号を出力に得ることができる。
【００１９】
次に、具体例として加算器１が９ビットすなわちダイナミックレンジが５１２、分周比が３／２２の場合について式を追って説明する。（数３）でＤ＝５１２、ｋ／ｓ＝３／２２とすれば、
【００２０】
【数６】
（数４）よりｎ＝７６８、ｍ＝１１となるから、
【００２２】
【数７】
（数５）よりＡ＝６９、Ｒ＝９となる。したがって加算器１には６９を加算し、加算器１２には９を加算してオーバーフロー検出器１３は１１を超えた時に１を出力するようにすれば、３／２２分周が実現できる。
【００２４】
【発明が解決しようとする課題】
しかしながら上記のような構成の分周装置では、演算回路１９の構成が複雑であるため、全体として回路規模が大きくなってしまい、コストアップにつながるという問題点があった。
【００２５】
本発明は上記課題を解決するもので、回路規模がの小さくコストダウンできる分周装置を提供することを目的とするものである。
【００２６】
【課題を解決するための手段】
上記目的を達成するために本発明の分周装置は、１クロック前のデータに定数Ａ（Ａは自然数）とＣ（Ｃは０または１）を加算し、その加算結果が定数Ｄ（ＤはＡより大きい自然数）以上の時は加算結果からＤを減算して新たな出力データとすることにより鋸歯状のデータを発生するディジタル発振回路と、１クロック前のデータに、ｍ（ｍは自然数の定数）クロック期間のうちＲ（Ｒは自然数の定数）回は定数Ｘ（Ｘは自然数）を加算し、ｍ−Ｒ回は定数Ｙ（Ｙは自然数）を加算し、その加算結果が定数Ｅ（ＥはＸ、Ｙより大きい自然数）以上の時は加算結果からＥを減算して新たなデータとし、かつ、加算結果が定数Ｅ以上の時は前記Ｃを１とし、加算結果が定数Ｅより小さい時は前記Ｃを０とする演算回路とを備えたものである。
【００２７】
この構成によって、回路規模が小さくコストダウンできる分周装置が得られる。
【００２８】
【発明の実施の形態】
本発明の請求項１から３に記載の発明は、１クロック前のデータに定数Ａ（Ａは自然数）とＣ（Ｃは０または１）を加算し、その加算結果が定数Ｄ（ＤはＡより大きい自然数）以上の時は加算結果からＤを減算して新たな出力データとすることにより鋸歯状のデータを発生するディジタル発振回路と、１クロック前のデータに、ｍ（ｍは自然数の定数）クロック期間のうちＲ（Ｒは自然数の定数）回は定数Ｘ（Ｘは自然数）を加算し、ｍ−Ｒ回は定数Ｙ（Ｙは自然数）を加算し、その加算結果が定数Ｅ（ＥはＸ、Ｙより大きい自然数）以上の時は加算結果からＥを減算して新たなデータとし、かつ、加算結果が定数Ｅ以上の時は前記Ｃを１とし、加算結果が定数Ｅより小さい時は前記Ｃを０とする演算回路とを備えたものであり、小さな回路規模で、入力されたクロックを有理数の分周比で分周できるという作用を有するものである。
【００２９】
以下、本発明の実施の形態について図面を参照しながら説明する。
（実施の形態１）
図１は、本実施の形態の分周装置の構成を示したブロック図である。図１においてディジタルのデータラインは太線で示した。図１において、従来技術と同様の構成要素には同一番号を付与して、その説明は省略する。４はキャリー出力を具備したｊ（ｊは自然数の定数）ビットの加算器、５は加算器４のキャリー出力を１クロック遅延させるＤフリップフロップ、６は加算器４の出力を１クロック遅延させてその出力を加算器４に帰還するＤフリップフロップ、７は端子８、９にそれぞれ切り替え可能なスイッチ回路である。
【００３０】
以上のように構成された本実施の形態の分周装置について、以下その動作について説明する。
【００３１】
Ｄフリップフロップ５の出力が０の時には、スイッチ回路７を端子８に切り替えて加算器４に定数Ｘ（Ｘは自然数）を入力し、Ｄフリップフロップ５の出力が１の時には、スイッチ回路７を端子９に切り替えて加算器４に定数Ｙ（Ｙは自然数）を入力している。また、Ｄフリップフロップ５の出力を演算回路１１の出力として、ディジタル発振回路１０に入力し、加算器１のキャリー入力としている。
【００３２】
上記の構成により前述した（数５）を実現できる。なお、Ｘ、Ｙは次式のようになる。
【００３３】
【数８】
Ｄフリップフロップ５から出力されるキャリー出力が１になった時に、加算器４のダイナミックレンジと定数ｍとの差分を余分に加算してやることにより、加算器４のダイナミックレンジをｍと等価にすることができる。
【００３５】
具体例として従来例と同じ数値を使用して説明する。加算器１が９ビットすなわちダイナミックレンジが５１２で、分周比が３／２２とする。
【００３６】
従来と同様に計算すると、（数５）は、
【００３７】
【数９】
となる。Ｒが９であるのでＸは９で、加算器４のビット数ｊは４ビット以上であればよい。ｊを４とすると、Ｙは１４になる。以上の様な設定で、３／２２分周が実現できる。
【００３９】
以上のように本実施例によれば、オーバーフロー検出器の代わりにＤフリップフロップ５を設けることにより、減算器が不要になり、簡単な構成で入力されたクロックを任意の分周比ｋ／ｓで分周した信号を得ることができる。
【００４０】
【発明の効果】
以上のように本発明によれば、従来必要であったオーバーフロー検出器の代わりにＤフリップフロップを設けることにより、減算器を無くすことができるので、全体として回路が小規模化すると共に、コストダウンできるという優れた効果を有するものである。
【図面の簡単な説明】
【図１】本発明の実施の形態の分周装置のブロック図
【図２】従来の分周装置のブロック図
【図３】ディジタル発振回路の出力波形を示した波形図
【符号の説明】
１ 加算器
２ Ｄフリップフロップ
３ ＲＯＭ
４ 加算器
５ Ｄフリップフロップ
６ Ｄフリップフロップ
７ スイッチ回路
１２ 加算器
Claims (3)
- １クロック前のデータに定数Ａ（Ａは自然数）とＣ（Ｃは０または１）を加算し、その加算結果が定数Ｄ（ＤはＡより大きい自然数）以上の時は加算結果からＤを減算して新たな出力データとすることにより鋸歯状のデータを発生するディジタル発振回路と、１クロック前のデータに、ｍ（ｍは自然数の定数）クロック期間のうちＲ（Ｒは自然数の定数）回は定数Ｘ（Ｘは自然数）を加算し、ｍ−Ｒ回は定数Ｙ（Ｙは自然数）を加算し、その加算結果が定数Ｅ（ＥはＸ、Ｙより大きい自然数）以上の時は加算結果からＥを減算して新たなデータとし、かつ、加算結果が定数Ｅ以上の時は前記Ｃを１とし、加算結果が定数Ｅより小さい時は前記Ｃを０とする演算回路とを備えたことを特徴とする分周装置。
- ディジタル発振回路は、キャリー入力を具備したｉ（ｉは自然数の定数）ビットの第１の加算回路と、前記第１の加算回路の出力を１クロック遅延させてその出力を前記第１の加算回路に帰還する第１のＤフリップフロップを具備し、前記第１の加算回路の入力に定数Ａを加算し、前記第１の加算回路のキャリー入力に演算回路の出力を入力するようにし、第１のＤフリップフロップの出力を分周出力とするように構成し、演算回路は、キャリー出力を具備したｊ（ｊは自然数の定数）ビットの第２の加算回路と、前記第２の加算回路の出力を１クロック遅延させてその出力を前記第２の加算回路に帰還する第２のＤフリップフロップと、前記第２の加算回路のキャリー出力を１クロック遅延させる第３のＤフリップフロップを具備し、前記第３のＤフリップフロップの出力が０の時には、前記第２の加算回路の入力に定数Ｘを加算し、前記第３のＤフリップフロップの出力が１の時には、前記第２の加算回路の入力に定数Ｙを加算し、前記第３のＤフリップフロップの出力を演算回路の出力とするように構成したことを特徴とする請求項１記載の分周装置。
- １クロック前のデータに自然数の定数Ａと０または１からなる定数Ｃとを加算し、その加算結果が少なくとも前記定数Ａより大きい定数Ｄ以上の時は加算結果から前記定数Ｄを減算して新たな出力データとすることにより鋸歯状のデータを発生し、前記１クロック前のデータにｍクロック期間のうちＲ回は定数Ｘを加算し、ｍ−Ｒ回は定数Ｙを加算し、前記加算結果が少なくとも前記定数Ｘ及びＹより大きい定数Ｅの時は前記加算結果から前記定数Ｅを減算して新たなデータとし、かつ前記加算結果が少なくとも前記定数Ｅの時は前記定数Ｃを１とし、前記加算結果が前記定数Ｅより小さい時は前記定数Ｃを０とすることを特徴とする分周装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02228496A JP3550853B2 (ja) | 1996-02-08 | 1996-02-08 | 分周装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02228496A JP3550853B2 (ja) | 1996-02-08 | 1996-02-08 | 分周装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09214326A JPH09214326A (ja) | 1997-08-15 |
| JP3550853B2 true JP3550853B2 (ja) | 2004-08-04 |
Family
ID=12078459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02228496A Expired - Fee Related JP3550853B2 (ja) | 1996-02-08 | 1996-02-08 | 分周装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3550853B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10208649A1 (de) * | 2001-03-15 | 2002-09-19 | Bosch Gmbh Robert | Verfahren und Vorrichtung zur Bildung von Taktimpulsen in einem Bussystem mit wenigstens einem Teilnehmer, Bussystem und Teilnehmer |
-
1996
- 1996-02-08 JP JP02228496A patent/JP3550853B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09214326A (ja) | 1997-08-15 |
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