JP2599207B2 - デジタル・アナログ変換装置 - Google Patents

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明はデジタル・アナログ装置に係り、特にグリッ
ジを小さくできるデジタル・アナログ変換装置に関す
る。

＜従来技術＞ ２個のDA変換器をプッシュプルで動作させることによ
り、電源電圧の変動の影響や雑音の影響をキャンセル
し、オーディオ信号の高調波ひずみや混変調ひずみを軽
減するデジタル・アナログ装置が提案されている。

かかる従来のデジタル・アナログ変換装置は、第４図
に示すように、デジタルオーディオデータDTのプラス側
をアナログに変換する第１のDA変換器１と、マイナス側
のデジタルオーディオデータをアナログに変換する第２
のDA変換器２と、第１及び第２のDA変換器出力を加算し
てアナログ出力する加算器３と、正極性のアナログ信号
を出力する場合（最上位ビットが１の場合）には、マイ
ナス側の第２のDA変換器より一定の基準電圧（例えばゼ
ロボルト）を出力させた、負極性のアナログ信号を出力
する場合（最上位ビットが０の場合）には、プラス側の
第１のDA変換器より０ボルトを出力させる制御手段４と
で構成されており、第１、第2DA変換器1,2からそれぞれ
第５図（ａ），（ｂ）に示す正負の半波のアナログ信号
が出力され、加算器３より第５図（ｃ）に示すアナログ
出力が得られる。

このように、従来のデジタル・アナログ変換装置によ
れば、第１、第２のDA変換器1,2は、正または負の一方
の領域のみで動作することになり、ゼロクロス歪が発生
することがなく、しかも出力波形がゼロから徐々に立上
りあるいは立ち下がるものとすると、下位ビットから順
に切り替わって行き、全ビットが一斉に反転することが
なくグリッジが原理的に発生しにくくなっている。

＜発明が解決しようとする課題＞ ところで、従来のデジタル・アナログ変換装置の第1D
A変換器１に着目すると、制御手段４は最上位ビットが
「０」になった時に、該第1DA変換器１に入力するデジ
タルデータをオール「１」として、その出力電圧を０ボ
ルトにしている。すなわち、アナログ出力がプラスのフ
ルスケールから次第に小さくなってゼロレベルを越える
場合を想定すると、デジタルオーディオデータDTは、 10・・000 ＋フルスケール →・・・・・・ →11・・100 →11・・101 →11・・110 →11・・111 以上プラス →00・・000 ゼロ →00・・001 以下マイナス →00・・010→・・ と変化するが、最上位ビットが０となった時、第1DA変
換器１にデジタルオーディオデータに代わって強制的に
オール「１」を入力して、該第1DA変換器に入力される
デジタルデータの全ビットが反転するのを防止してい
る。

しかし、最上位ビットの「０」検出による切換動作が
遅れると、第1DA変換器にオール０が入力されてしまい
（その前にはオール「１」が入力されている）、入力デ
ジタルデータの全ビットが反転し、大きなグリッジが発
生する。尚、以上は第1DA変換器１の場合であるが第2DA
変換器２の場合も同様である。

以上から本発明の目的は、切換動作が遅れてもDA変換
器に入力されるデータの全ビットが反転することがな
く、したがってグリッジを小さくできるデジタル・アナ
ログ変換装置を提供することである。

＜課題を解決するための手段＞ 上記課題は本発明においては、デジタル・アナログ変
換装置を、２の補数表現されたデジタルデータのプラス
側をアナログに変換する第１のDA変換器と、マイナス側
をアナログに変換する第２のDA変換器と、第１及び第２
のDA変換器出力を加算する加算器と、デジタルデータが
オール１（＋１）又は最上位ビット０（０又は負）の
時、第1DA変換器に入力するデジタルデータをオール１
に固定する第１のデータ切換回路と、デジタルデータが
オール０（０）又は最上位ビットが１（正）の時、第2D
A変換器に入力するデジタルデータをオール０（０）に
固定する第２の切換回路で構成することにより達成され
る。

＜作用＞ デジタルデータがオール１（＋１）又は最上位ビット
０（０又は負）になった時、プラス側の第1DA変換器に
入力するデジタルデータをオール１に固定して一定電圧
を出力させ、デジタルデータがオール０（０）又は最上
位ビットが１（正）になった時、マイナス側の第2DA変
換器に入力するデジタルデータをオール０に固定して一
定電圧を出力させ、各DA変換器を正または負の一方の領
域のみで動作させる。これにより、ゼロクロス歪が発生
することがなく、しかも早めにDA変換器の入力データを
オール「０」、オール「１」に固定するため、切換動作
が遅れても全ビットが一斉に反転することはなく、グリ
ッジを小さくできる。

＜実施例＞ 第１図は本発明のデジタル・アナログ装置のブロック
図であり、デジタルデータがパラレルで入力される場合
である。

図中、DTは２の補数（２′Complement）表現されたパ
ラレルのデジタルデータであり、第２図に示すコード体
系を有している。11はMSBが「１」に固定され、プラス
側のデジタルデータをアナログに変換する第１のDA変換
器、12はMSBが「０」に固定され、マイナス側のデジタ
ルデータをアナログに変換する第２のDA変換器、13は第
1DA変換器11及び第2DA変換器12の出力を加算してアナロ
グ出力する加算器、14は入力されたデジタルデータDTに
基づいて第1DA変換器11に入力するデータを切り換える
第１切換回路、15は入力されたデジタルデータDTに基づ
いて第2DA変換器12に入力するデータを切り換える第２
切換回路、16はMSBが「０」の時、00・・・001（−１）
に相当するアナログ電圧を発生する電圧発生回路であ
る。

第１切換回路14は、デジタルデータDTがオール「１」
かどうかを検出するオール「１」検出器14aと、デジタ
ルデータDTの最上位ビットが「０」であるか検出するMS
B「０」検出器14bと、オール「１」またはMSBが「０」
の時にハイレベルの切換信号DSW1を出力するゲート制御
回路14cと、オール「１」のデジタルデータを出力する
オール「１」発生回路14dと、信号DSW1がローレベルの
時（正のとき）、入力されたデジタルデータDTを出力
し、ハイレベルの時、オール「１」を出力するゲート回
路14eを有している。

第２切換回路15は、デジタルデータDTがオール「０」
かどうかを検出するオール「０」検出器15aと、デジタ
ルデータDTの最上位ビットが「１」であるか検出するMS
B「１」検出器15bと、オール「０」またはMSBが「１」
の時にハイレベルの切換信号DSW2を出力するゲート制御
回路15cと、オール「０」のデジタルデータを出力する
オール「０」発生回路15dと、信号DSW2がローレベルの
時（負のとき）、入力されたデジタルデータDTを出力
し、ハイレベルの時、オール「０」を出力するゲート回
路15eを有している。

以下、第１図の全体的動作を説明する。

（ａ）デジタルデータDTがオール「１」（10進数で＋
１）以外のプラスの場合 この場合には、ゲート制御回路14cから出力される切
換信号DSW1はローレベル、ゲート制御回路15cから出力
される切換信号DSW2はハイレベルになるから、第1DA変
換器11にはプラスのデジタルデータDTがそのまま入力さ
れてデジタル・アナログ変換が施され、得られたアナロ
グ信号が加算器13に出力される。又、第2DA変換器12に
はオール「０」が入力されてその出力は０ボルトにな
り、従って、加算器13からは第1DA変換器11の出力と同
一のプラスのアナログ出力が得られる。

（ｂ）デジタルデータDTがオール「１」（＋１）の場合 この場合には、ゲート制御回路14cから出力される切
換信号DSW1はハイレベル、ゲート制御回路15cから出力
される切換信号DSW2もハイレベルになるから、第1DA変
換器11にはオール「１」が入力されてその出力は＋１に
応じた電圧になり、第2DA変換器12にはオール「０」が
入力されてその出力は０ボルトになるから、加算器13か
らは＋１に応じた電圧が出力される。

（ｃ）デジタルデータDTのMSBが「０」でオール「０」
でない場合（負の場合） この場合には、ゲート制御回路14cから出力される切
換信号DSW1はハイレベル、ゲート制御回路15cから出力
される切換信号DSW2はローレベルになるから、第1DA変
換器11にはオール「１」が入力されてその出力は＋１に
応じた電圧になり加算器13に出力され、第2DA変換器12
にはマイナスのデジタルデータDTがそのまま入力されて
デジタル・アナログ変換が施され、得られたアナログ信
号が加算器13に出力される。又、この時、信号MSB0がハ
イレベルとなっているから、加算器13には電圧発生回路
16から−１に応じた電圧も入力されている。従って、加
算機13からは第2DA変換器12の出力と同一のマイナスの
アナログ出力が得られる。

（ｄ）デジタルデータDTがオール「０」（ゼロ）の場合 この場合には、ゲート制御回路14cから出力される切
換信号DSW1はハイレベル、ゲート制御回路15cから出力
される切換信号DSW2もハイレベルになるから、第1DA変
換器11にはオール「１」が入力されてその出力は＋１に
応じた電圧になり、第2DA変換器12にはオール「０」が
入力されてその出力は０ボルトとなる。又、この時、信
号MSB0がハイレベルとなっているから、加算器13には電
圧発生回路16から−１に応じた電圧も入力されている。
従って、加算器13からは０ボルトが得られる。

以上要約すれば、デジタルデータがオール１（＋１）
又は最上位ビット０（０又は負）になった時、プラス側
の第1DA変換器に入力するデジタルデータをオール
「１」に固定して一定電圧を出力させ、デジタルデータ
がオール０（０）又は最上位ビットが１（正）になった
時、マイナス側の第2DA変換器に入力するデジタルデー
タをオール０に固定して一定電圧を出力させ、各DA変換
器を正または負の一方の領域のみで動作させる。この結
果、ゼロクロス歪が発生することがない。又、各DA変換
器に入力されるデジタルデータの全ビットが同時に反転
することがなく、たとえ切換動作が遅れても早めにDA変
換器の入力データをオール「０」、オール「１」に固定
しているため、全ビットが一斉に反転することはなく、
グリッジを小さくできる。

第３図はビットシリアルにデジタルデータSDTが入力
される場合のデジタル・アナログ変換装置のブロック図
であり、デジタルデータSDTは２の補数のコード体系
（第２図参照）を有している。第３図において、21はプ
ラス側のシリアルのデジタルデータをアナログに変換す
る第１のDA変換器、22はマイナス側のシリアルのデジタ
ルデータをアナログに変換する第２のDA変換器、23は第
1DA変換器21及び第2DA変換器22の出力を加算してアナロ
グ出力する加算器、24は入力されたデジタルデータSDT
に基づいて第1DA変換器21に入力するデータを切り換え
る第１切換回路、25は入力されたデジタルデータSDTに
基づいて第2DA変換器22に入力するデータを切り換える
第２切換回路、26はビットシリアルのデジタルデータSD
Tをパラレルのデジタルデータに変換するシリアル／パ
ラレル変換回路、27はMSBが「０」の時、00・・・001
（−１）に相当するアナログ電圧を発生する電圧発生回
路である。

第１切換回路24は、シリアル／パラレル変換回路26の
出力であるデジタルデータSDTがオール「１」かどうか
を検出するオール「１」検出器24aと、デジタルデータS
DTの最上位ビットが「０」であるか検出するMSB「０」
検出器24bと、オール「１」またはMSBが「０」の時にハ
イレベルの切換信号DSW1を出力するゲート制御回路24c
と、入力されたシリアルなデジタルデータSDTを１ビッ
トづつシフトして出力するシフトレジスタ24dと、オー
ル「１」のデジタルデータをビットシリアルに出力する
オール「１」発生回路24eと、信号DSW1がローレベルの
時（正のとき）、シフトレジスタ24dからのデジタルデ
ータSDTを出力し、ハイレベルの時、オール「１」を出
力するゲート回路24fを有している。

第２切換回路25は、シリアル／パラレル変換回路26の
出力であるデジタルデータSDTがオール「０」かどうか
を検出するオール「０」検出器25aと、デジタルデータS
DTの最上位ビットが「１」であるか検出するMSB「１」
検出器25bと、オール「０」またはMSBが「１」の時にハ
イレベルの切換信号DSW2を出力するゲート制御回路25c
と、入力されたシリアルなデジタルデータSDTを１ビッ
トづつシフトして出力するシフトレジスタ25dと、オー
ル「０」のデジタルデータをビットシリアルに出力する
オール「０」発生回路25eと、信号DSW2がローレベルの
時（負のとき）、シフトレジスタ25dからのデジタルデ
ータSDTを出力し、ハイレベルの時、オール「０」を出
力するゲート回路25fを有している。

第３図では、デジタルデータSDTがビットシリアルに
なっている点でパラレルの第１図と異なるが、回路動作
はパラレルデータの場合と同様であり、従って、その説
明は省略する。

尚、以上ではデジタルデータが第２図に示す２の補数
のコード体系を有するものとして説明したが、下表のよ
うなコード体系を有する場合にも適用できるものであ
る。

表 10進数 デジタルデータ（２の補数） ＋フルスケール 011・・・111 ・・・・・・・・・・・・・・・・・・・・ ＋３ 000・・・011 ＋２ 000・・・010 ＋１ 000・・・001 ０ 000・・・000 −１ 111・・・111 −２ 111・・・110 −３ 111・・・101 ・・・・・・・・・・・・・・・・・・・・ −フルスケール 100・・・000 但し、この場合第１の切換回路は、デジタルデータが
正の時（最上位ビットが０で、オール０でない時）は、
該デジタルデータをそのまま第1DA変換器に入力し、そ
れ以外の時は第1DA変換器に入力するデジタルデータを
全ビット０（オール０）に固定する。又、第２の切換回
路は、デジタルデータの最上位ビットが１でオール１で
ない時は、該デジタルデータをそのまま第2DA変換器に
入力し、それ以外の時は第2DA変換器に入力するデジタ
ルデータをオール１に固定する。

＜発明の効果＞ 以上本発明によれば、各DA変換器を正又は負側で動作
させるように構成したから、ゼロクロス歪が発生するこ
とはなく、しかも早めに各DA変換器の入力データをオー
ル「０」、オール「１」に固定するため、切換動作が遅
れても全ビットが一斉に反転することはなく、グリッジ
を小さくできる。

【図面の簡単な説明】

第１図は本発明の１実施例（パラレルデータの場合）を
示すブロック図、 第２図はデジタルデータのコード体系を示す図表、 第３図は本発明の別の実施例（シリアルデータの場合）
を示すブロック図、 第４図及び第５図は従来の説明図である。 11、12……第１、第２のDA変換器 13……加算器 14、15……第１、第２の切換回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】２の補数表現されたデジタルデータのプラ
   ス側をアナログに変換する第１のDA変換器と、 マイナス側のデジタルデータをアナログに変換する第２
   のDA変換器と、 第１のDA変換器出力と第２のDA変換器出力を加算する加
   算器と、 デジタルデータのオール１を10進数で＋１、オール０を
   ０とすれば、デジタルデータがオール１又は最上位ビッ
   トが０の時、第1DA変換器に入力するデジタルデータを
   オール１に固定し、あるいはデジタルデータのオール１
   を10進数で−１、オール０を０とすれば、デジタルデー
   タがオール０又は最上位ビットが１の時、第1DA変換器
   に入力するデジタルデータをオール０に固定する第１の
   回路と、 デジタルデータのオール１を10進数で＋１、オール０を
   ０とすれば、デジタルデータがオール０又は最上位ビッ
   トが１の時、第2DA変換器に入力するデジタルデータを
   オール０に固定し、あるいはデジタルデータのオール１
   を10進数で−１、オール０を０とすれば、デジタルデー
   タがオール１又は最上位ビットが０の時、第2DA変換器
   に入力するデジタルデータをオール１に固定する第２の
   回路を有することを特徴とするデジタル・アナログ変換
   装置。