JP2751177B2 - ディジタル・アナログ変換装置 - Google Patents
ディジタル・アナログ変換装置Info
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- JP2751177B2 JP2751177B2 JP63024343A JP2434388A JP2751177B2 JP 2751177 B2 JP2751177 B2 JP 2751177B2 JP 63024343 A JP63024343 A JP 63024343A JP 2434388 A JP2434388 A JP 2434388A JP 2751177 B2 JP2751177 B2 JP 2751177B2
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Description
【発明の詳細な説明】 産業上の利用分野 この発明はディジタル・アナログ変換装置に関するも
のであり、特に高調波歪やノイズを小さくできる点でデ
ィジタルオーディオ機器に好適なものである。
のであり、特に高調波歪やノイズを小さくできる点でデ
ィジタルオーディオ機器に好適なものである。
従来の技術 ディジタル・アナログ変換器（以下、DACという）
は、ディジタルオーディオ機器の性能を大幅に左右する
重要な構成要素であるが、その構成上、電源電圧変動の
影響を受けやすい欠点があり、これがオーティオ信号の
高周波歪や混変調歪の原因となっていた。
は、ディジタルオーディオ機器の性能を大幅に左右する
重要な構成要素であるが、その構成上、電源電圧変動の
影響を受けやすい欠点があり、これがオーティオ信号の
高周波歪や混変調歪の原因となっていた。
さらにDACは、多数の半導体素子で構成されるため、
それ自身が雑音源となり、これがオーディオ信号のS/N
を悪化させていた。
それ自身が雑音源となり、これがオーディオ信号のS/N
を悪化させていた。
上述の様なDACの欠点を改良する手段として、２個のD
ACをプッシュプルで動作させることによって、電源電圧
変動の影響や、雑音の影響をキャンセルする方法が提案
されている（電波新聞、昭和62年３月13日号第13面）。
ACをプッシュプルで動作させることによって、電源電圧
変動の影響や、雑音の影響をキャンセルする方法が提案
されている（電波新聞、昭和62年３月13日号第13面）。
第６図は上記従来例のディジタル・アナログ変換装置
の構成を示すブロック図であって、互に逆位相で動作す
る２個のDAC10,12の出力電圧の差を出力するごとく動作
するものである。
の構成を示すブロック図であって、互に逆位相で動作す
る２個のDAC10,12の出力電圧の差を出力するごとく動作
するものである。
入力ディジタル信号１は一方ではDAC10に入力され、
他方では極性反転回路11を介してDAC12に入力される。
その結果、DAC10の出力電圧とDAC12の出力電圧は相対的
に位相が反転しており、演算増幅器13によって両者の差
を演算すれば、出力端子14には、各DACの２倍の出力電
圧が得られることになる。
他方では極性反転回路11を介してDAC12に入力される。
その結果、DAC10の出力電圧とDAC12の出力電圧は相対的
に位相が反転しており、演算増幅器13によって両者の差
を演算すれば、出力端子14には、各DACの２倍の出力電
圧が得られることになる。
第７図は上記従来例における各DACの出力電圧波形の
関係を示すもので、波形ＡはDAC10の出力電圧に相当
し、波形ＢはDAC12の出力電圧に相当する。またＡの波
形とＢの波形を減算した結果がＡ−Ｂの波形であり、こ
れが出力端子14に得られる出力電圧波形となる。すなわ
ち、上記従来例において、正弦波を出力する場合には各
DACの出力電圧波形も正弦波となり、波形が零を横切る
際にはいずれのDACに入力されるディジタデータも、全
ピットが反転することになる。
関係を示すもので、波形ＡはDAC10の出力電圧に相当
し、波形ＢはDAC12の出力電圧に相当する。またＡの波
形とＢの波形を減算した結果がＡ−Ｂの波形であり、こ
れが出力端子14に得られる出力電圧波形となる。すなわ
ち、上記従来例において、正弦波を出力する場合には各
DACの出力電圧波形も正弦波となり、波形が零を横切る
際にはいずれのDACに入力されるディジタデータも、全
ピットが反転することになる。
発明が解決しようとする課題 しかしながら上記の様な構成ではDACの出力電圧が零
を横切る際に発生する「ゼロクロス歪」がディジタル信
号のレベルにかかわらず、常に発生するため、特に微少
信号レベルでの歪が改善されない。
を横切る際に発生する「ゼロクロス歪」がディジタル信
号のレベルにかかわらず、常に発生するため、特に微少
信号レベルでの歪が改善されない。
課題を解決するための手段 本発明によるディジタル・アナログ変換装置は、上述
の問題点を解決するために、ディジタル信号の入力端子
と、上記ディジタル信号の極性を反転させる極性反転回
路と、上記ディジタル信号及び上記極性反転回路の出力
する反転ディジタル信号とにそれぞれ同一のオフセット
値を加える第１及び第２のオフセット加算器と、上記第
１及び第２のオフセット加算器の出力をそれぞれアナロ
グ信号に変換する第１及び第２のディジタル・アナログ
変換器と、上記第１のディジタル・アナログ変換器の出
力電圧と上記第２のディジタル・アナログ変換器の出力
電圧を減算する演算増幅器を備え上記オフセット値を入
力ディジタル信号のレベルにより、変化させる様に構成
されている。
の問題点を解決するために、ディジタル信号の入力端子
と、上記ディジタル信号の極性を反転させる極性反転回
路と、上記ディジタル信号及び上記極性反転回路の出力
する反転ディジタル信号とにそれぞれ同一のオフセット
値を加える第１及び第２のオフセット加算器と、上記第
１及び第２のオフセット加算器の出力をそれぞれアナロ
グ信号に変換する第１及び第２のディジタル・アナログ
変換器と、上記第１のディジタル・アナログ変換器の出
力電圧と上記第２のディジタル・アナログ変換器の出力
電圧を減算する演算増幅器を備え上記オフセット値を入
力ディジタル信号のレベルにより、変化させる様に構成
されている。
作用 上記構成による本発明の作用は次の様になる。即ち、
ディジタル・アナログ変換すべき入力ディジタル信号の
振幅がDACの変換可能な最大振幅の半分以下となった場
合、第１のDACには入力ディジタル信号に上記DACの最大
振幅の４分の１の絶対値を持つオフセットを加えたディ
ジタル信号を送り、第２のDACには入力ディジタル信号
を逆極性にした信号に上記オフセットを同様に加えたデ
ィジタル信号を送る。そして個々のDACでディジタル・
アナログ変換した後、第１のDACの出力電圧と第２のDAC
の出力電圧とを演算増幅器で減算する事により、上記オ
フセットを取り除き、上記入力ディジタル信号をディジ
タル・アナログ変換した成分だけを得る。これによって
いずれのDACの出力電圧も正またはOVとなり、零を横切
ることがなくなり、「ゼロクロス歪」をなくす事が可能
となる。
ディジタル・アナログ変換すべき入力ディジタル信号の
振幅がDACの変換可能な最大振幅の半分以下となった場
合、第１のDACには入力ディジタル信号に上記DACの最大
振幅の４分の１の絶対値を持つオフセットを加えたディ
ジタル信号を送り、第２のDACには入力ディジタル信号
を逆極性にした信号に上記オフセットを同様に加えたデ
ィジタル信号を送る。そして個々のDACでディジタル・
アナログ変換した後、第１のDACの出力電圧と第２のDAC
の出力電圧とを演算増幅器で減算する事により、上記オ
フセットを取り除き、上記入力ディジタル信号をディジ
タル・アナログ変換した成分だけを得る。これによって
いずれのDACの出力電圧も正またはOVとなり、零を横切
ることがなくなり、「ゼロクロス歪」をなくす事が可能
となる。
実施例 以下、図面を参照しながら本発明の実施例について説
明する。第１図は本発明の第１の実施例の構成を示す回
路図である。
明する。第１図は本発明の第１の実施例の構成を示す回
路図である。
第１図において、６は入力ディジタル信号１の振幅を
検出するレベル検出回路、5,7はレベル検出回路６のオ
フセット制御出力３により、入力ディジタル信号１のレ
ベルに応じて入力ディジタル信号１に加算するオフセッ
ト量を変化させるオフセット加算器である。また第１の
DAC10,第２のDAC12,極性反転回路11,演算増幅器13及び
その出力14に関しては、第６図に示した従来の回路と同
様である。
検出するレベル検出回路、5,7はレベル検出回路６のオ
フセット制御出力３により、入力ディジタル信号１のレ
ベルに応じて入力ディジタル信号１に加算するオフセッ
ト量を変化させるオフセット加算器である。また第１の
DAC10,第２のDAC12,極性反転回路11,演算増幅器13及び
その出力14に関しては、第６図に示した従来の回路と同
様である。
以上の様に構成されたディジタル・アナログ変換器に
おいて、以下その動作を説明する。まず入力ディジタル
信号１の振幅をレベル検出回路６で検出し、最大振幅の
２分の１以下の振幅になれば、オフセットを切換える信
号をオフセット加算器５に送る。オフセット加算器５
は、オフセット切換信号により、オフセット値を零から
最大振幅４分の１の値に切換える。そして入力ディジタ
ル信号１に最大振幅の４分の１のオフセットを加えた信
号をDAC10によりアナログ信号に変換し、極性反転回路1
1により入力ディジタル信号１の位相を反転させた信号
に上記オフセットと同一のオフセットを加えた信号をDA
C12によりアナログ信号に変換する。さらにDAC10の出力
電圧とDAC12の出力電圧を演算増幅器13で減算する事に
より、上記オフセット成分を除去し、入力ディジタル信
号１に対応したアナログ信号成分のみを得る。
おいて、以下その動作を説明する。まず入力ディジタル
信号１の振幅をレベル検出回路６で検出し、最大振幅の
２分の１以下の振幅になれば、オフセットを切換える信
号をオフセット加算器５に送る。オフセット加算器５
は、オフセット切換信号により、オフセット値を零から
最大振幅４分の１の値に切換える。そして入力ディジタ
ル信号１に最大振幅の４分の１のオフセットを加えた信
号をDAC10によりアナログ信号に変換し、極性反転回路1
1により入力ディジタル信号１の位相を反転させた信号
に上記オフセットと同一のオフセットを加えた信号をDA
C12によりアナログ信号に変換する。さらにDAC10の出力
電圧とDAC12の出力電圧を演算増幅器13で減算する事に
より、上記オフセット成分を除去し、入力ディジタル信
号１に対応したアナログ信号成分のみを得る。
第２図に上記第１の実施例における各信号の時間変化
を示す。波形Ａは入力ディジタル信号１、波形Ｂは第１
のDAC10の出力電圧、波形Ｃは第２のDAC12の出力電圧で
あり、波形Ｄは演算増幅器13の出力電圧14即ち波形Ｂか
ら波形Ｃを減算した結果である。第２図から分かる様
に、入力ディジタル信号１の振幅が最大振幅の２分の１
以下の時は各々のDACの入力ディジタル信号MSBが反転し
ないため、いわゆる「ゼロクロス歪」は発生しない。
を示す。波形Ａは入力ディジタル信号１、波形Ｂは第１
のDAC10の出力電圧、波形Ｃは第２のDAC12の出力電圧で
あり、波形Ｄは演算増幅器13の出力電圧14即ち波形Ｂか
ら波形Ｃを減算した結果である。第２図から分かる様
に、入力ディジタル信号１の振幅が最大振幅の２分の１
以下の時は各々のDACの入力ディジタル信号MSBが反転し
ないため、いわゆる「ゼロクロス歪」は発生しない。
また上記実施例ではオフセット加算器５で加えるオフ
セット値として零と最大振幅の４分の１といった２値の
場合について説明した。しかし入力ディジタル信号のレ
ベルに応じて上記オフセット値のとりうる値をさらに細
かく変化させる事により2SBや3SBの反転に伴なう波形歪
もなくす事が可能となる。例えば、入力ディジタル信号
の振幅が最大振幅の８分の１以下の場合、オフセット加
算器５で加えるオフセット値として最大振幅の16分の１
といった値を与えれば、各々のDACの入力ディジタル信
号はMSB,2SB,3SBのいずれも反転しないため、「ゼロク
ロス歪」だけでなく、2SBや3SBが反転する事による波形
歪もなくす事が可能となる。
セット値として零と最大振幅の４分の１といった２値の
場合について説明した。しかし入力ディジタル信号のレ
ベルに応じて上記オフセット値のとりうる値をさらに細
かく変化させる事により2SBや3SBの反転に伴なう波形歪
もなくす事が可能となる。例えば、入力ディジタル信号
の振幅が最大振幅の８分の１以下の場合、オフセット加
算器５で加えるオフセット値として最大振幅の16分の１
といった値を与えれば、各々のDACの入力ディジタル信
号はMSB,2SB,3SBのいずれも反転しないため、「ゼロク
ロス歪」だけでなく、2SBや3SBが反転する事による波形
歪もなくす事が可能となる。
また、上記実施例では、レベル検出回路をリアルタイ
ムで動作させる様に構成した例について説明したが、レ
ベル検出回路の動作を入力ディジタル信号１の振幅が一
定時間以上連続して最大振幅の２分の１以下となった時
に、初めてオフセットを加え、入力ディジタル信号１の
振幅が最大振幅の２分の１を越えた場合、直ちにオフセ
ット値を零とする様にすることも可能である。こうする
事により減算回路の差動ゲインにアンバランスがあって
も、最大振幅入力時の歪率が悪化することがなくなる。
ムで動作させる様に構成した例について説明したが、レ
ベル検出回路の動作を入力ディジタル信号１の振幅が一
定時間以上連続して最大振幅の２分の１以下となった時
に、初めてオフセットを加え、入力ディジタル信号１の
振幅が最大振幅の２分の１を越えた場合、直ちにオフセ
ット値を零とする様にすることも可能である。こうする
事により減算回路の差動ゲインにアンバランスがあって
も、最大振幅入力時の歪率が悪化することがなくなる。
次に本発明の第２の実施例について説明する。第３図
は本発明の第２の実施例の構成を示す回路図である。
は本発明の第２の実施例の構成を示す回路図である。
第３図において、極性反転回路11、レベル検出回路
６、オフセット加算器5,7、DAC10、演算増幅器13及びそ
の出力14に関しては、第１図と同様である。また15はデ
ィジタル信号に対する遅延回路であり、オフセット加算
器７の出力を入力ディジタル信号１のサンプリング周期
の２分の１だけ遅らせる。16は混成器であり、オフセッ
ト加算器５の出力と、オフセット加算器７の出力を遅延
回路15によって遅延させた信号とを混成するものであ
る。17,19はサンプルホールド回路であり、それぞれDAC
10の出力に含まれるオフセット加算器５の出力に相当す
る成分と、オフセット加算器７の出力に相当する成分と
を抽出する。18はアナログ遅延素子であり、サンプルホ
ールド回路17の出力をディジタル遅延回路15と同じだけ
遅延させる。
６、オフセット加算器5,7、DAC10、演算増幅器13及びそ
の出力14に関しては、第１図と同様である。また15はデ
ィジタル信号に対する遅延回路であり、オフセット加算
器７の出力を入力ディジタル信号１のサンプリング周期
の２分の１だけ遅らせる。16は混成器であり、オフセッ
ト加算器５の出力と、オフセット加算器７の出力を遅延
回路15によって遅延させた信号とを混成するものであ
る。17,19はサンプルホールド回路であり、それぞれDAC
10の出力に含まれるオフセット加算器５の出力に相当す
る成分と、オフセット加算器７の出力に相当する成分と
を抽出する。18はアナログ遅延素子であり、サンプルホ
ールド回路17の出力をディジタル遅延回路15と同じだけ
遅延させる。
以上の様に構成されたディジタル・アナログ変換器に
おいて、以下その動作を説明する。まずレベル検出回路
６、オフセット加算器5,7、極性反転回路11の動作は第
１図と同様である。そしてオフセット加算器７の出力を
遅延回路15により２分の１サンプリング周期だけ遅ら
せ、混成器16によってオフセット加算器５の出力と混成
する事により、入力ディジタル信号の１のサンプリング
周波数の２倍のサンプリング周波数を持つディジタル信
号を作り、DAC10により、ディジタル・アナログ変換す
る。さらに上記DAC10の出力をサンプルホールド回路17,
19により、オフセット加算器５の出力に相当する成分と
オフセット加算器７の出力に相当する成分とに分離す
る。そしてサンプルホールド回路17の出力をアナログ遅
延素子18を用いて遅延回路15と同じだけ遅延させる事に
より、サンプルホールド回路17,19の個々の出力の位相
差をなくす。さらに演算増幅器13により、アナログ遅延
素子18の出力から、サンプルホールド回路19の出力を減
算する事により、入力ディジタル信号１に相当したアナ
ログ信号を得る。
おいて、以下その動作を説明する。まずレベル検出回路
６、オフセット加算器5,7、極性反転回路11の動作は第
１図と同様である。そしてオフセット加算器７の出力を
遅延回路15により２分の１サンプリング周期だけ遅ら
せ、混成器16によってオフセット加算器５の出力と混成
する事により、入力ディジタル信号の１のサンプリング
周波数の２倍のサンプリング周波数を持つディジタル信
号を作り、DAC10により、ディジタル・アナログ変換す
る。さらに上記DAC10の出力をサンプルホールド回路17,
19により、オフセット加算器５の出力に相当する成分と
オフセット加算器７の出力に相当する成分とに分離す
る。そしてサンプルホールド回路17の出力をアナログ遅
延素子18を用いて遅延回路15と同じだけ遅延させる事に
より、サンプルホールド回路17,19の個々の出力の位相
差をなくす。さらに演算増幅器13により、アナログ遅延
素子18の出力から、サンプルホールド回路19の出力を減
算する事により、入力ディジタル信号１に相当したアナ
ログ信号を得る。
第４図及び第５図に上記第２の実施例における各信号
の時間変化を示す。第４図波形Ａは入力ディジタル信号
１、波形Ｂはオフセット加算器５の出力、波形Ｃは遅延
回路15の出力、波形Ｄは混成器16の出力、波形ＥはDAC1
0の出力である。第５図波形Ｆはサンプルホールド回路1
7の出力、波形Ｇはサンプルホールド回路19の出力、波
形Ｈは演算増幅器13の出力電圧14である。第４図及び第
５図より明らかな様に、本発明における第２の実施例で
はオフセット加算器5,7の出力信号を時分割多重方式に
より、１個のDACを用いてディジタル・アナログ変換す
る事を特徴とする。
の時間変化を示す。第４図波形Ａは入力ディジタル信号
１、波形Ｂはオフセット加算器５の出力、波形Ｃは遅延
回路15の出力、波形Ｄは混成器16の出力、波形ＥはDAC1
0の出力である。第５図波形Ｆはサンプルホールド回路1
7の出力、波形Ｇはサンプルホールド回路19の出力、波
形Ｈは演算増幅器13の出力電圧14である。第４図及び第
５図より明らかな様に、本発明における第２の実施例で
はオフセット加算器5,7の出力信号を時分割多重方式に
より、１個のDACを用いてディジタル・アナログ変換す
る事を特徴とする。
発明の効果 上述の様に本発明によるディジタル・アナログ変換装
置は、ディジタル信号の入力端子と上記ディジタル信号
の極性を反転させる極性反転回路と、上記ディジタル信
号及び上記極性反転回路の出力とにそれぞれ同一のオフ
セット値を加える加算器と各加算器の出力をD/A変換す
るDACと、各DACの出力電圧を減算する減算回路を有し、
上記オフセット値を入力ディジタル信号のレベルにより
変化させる様に構成することにより、入力ディジタル信
号の振幅が最大振幅の２分の１以下になった場合、入力
ディジタル信号及び入力ディジタル信号を逆極性にした
信号にオフセットを加え、DACの出力電圧が常に正また
は零となる様にする事により、いわゆる「ゼロクロス
歪」を発生することがなく、かつ減算回路により、D/A
コンバータに加わる同相ノイズ成分のキャンセルと加算
したオフセット値のキャンセルを同時に行い、更にアナ
ログ信号として各D/A変換器出力の２倍の振幅を取り出
すことができる。また、入力ディジタル信号のレベルに
応じて上記オフセット値を変化する事により、「ゼロク
ロス歪」だけでなく2SBや3SBが反転する事による波形歪
もなくす事が可能となる。これにより、特に微少信号レ
ベルでの歪が問題となるディジタルオーティオ機器に好
適な高精度なディジタル・アナログ変換装置を提供する
ものである。
置は、ディジタル信号の入力端子と上記ディジタル信号
の極性を反転させる極性反転回路と、上記ディジタル信
号及び上記極性反転回路の出力とにそれぞれ同一のオフ
セット値を加える加算器と各加算器の出力をD/A変換す
るDACと、各DACの出力電圧を減算する減算回路を有し、
上記オフセット値を入力ディジタル信号のレベルにより
変化させる様に構成することにより、入力ディジタル信
号の振幅が最大振幅の２分の１以下になった場合、入力
ディジタル信号及び入力ディジタル信号を逆極性にした
信号にオフセットを加え、DACの出力電圧が常に正また
は零となる様にする事により、いわゆる「ゼロクロス
歪」を発生することがなく、かつ減算回路により、D/A
コンバータに加わる同相ノイズ成分のキャンセルと加算
したオフセット値のキャンセルを同時に行い、更にアナ
ログ信号として各D/A変換器出力の２倍の振幅を取り出
すことができる。また、入力ディジタル信号のレベルに
応じて上記オフセット値を変化する事により、「ゼロク
ロス歪」だけでなく2SBや3SBが反転する事による波形歪
もなくす事が可能となる。これにより、特に微少信号レ
ベルでの歪が問題となるディジタルオーティオ機器に好
適な高精度なディジタル・アナログ変換装置を提供する
ものである。
第１図は本発明の第１の実施例のディジタル・アナログ
変換装置を示す回路図、第２図は上記第１の実施例にお
ける各信号波形の関係を示す波形図、第３図は本発明の
第２の実施例のディジタル・アナログ変換装置を示す回
路図、第４図，第５図は上記第２の実施例における各信
号波形の関係を示す波形図、第６図は従来のディジタル
・アナログ変換装置の構成例を示す回路図、第７図は上
記従来例における各DACの出力電圧波形の関係を示す波
形図である。 5,7……オフセット加算器、６……レベル検出回路、10,
12……DAC、11……極性反転回路、13……演算増幅器、1
5……ディジタル遅延回路、16……混成器、17,19……サ
ンプルホールド回路、18……アナログ遅延素子。
変換装置を示す回路図、第２図は上記第１の実施例にお
ける各信号波形の関係を示す波形図、第３図は本発明の
第２の実施例のディジタル・アナログ変換装置を示す回
路図、第４図，第５図は上記第２の実施例における各信
号波形の関係を示す波形図、第６図は従来のディジタル
・アナログ変換装置の構成例を示す回路図、第７図は上
記従来例における各DACの出力電圧波形の関係を示す波
形図である。 5,7……オフセット加算器、６……レベル検出回路、10,
12……DAC、11……極性反転回路、13……演算増幅器、1
5……ディジタル遅延回路、16……混成器、17,19……サ
ンプルホールド回路、18……アナログ遅延素子。
Claims (3)
- 【請求項１】ディジタル信号の入力端子と、上記ディジ
タル信号の極性を反転させる極性反転回路と、上記ディ
ジタル信号及び上記極性反転回路の出力する反転ディジ
タル信号とにそれぞれ同一のオフセット値を加える第１
及び第２のオフセット加算器と、上記第１及び第２のオ
フセット加算器の出力をそれぞれアナログ信号に変換す
る第１及び第２のディジタル・アナログ変換器と、上記
第１のディジタル・アナログ変換器の出力電圧と上記第
２のディジタル・アナログ変換器の出力電圧を減算する
演算増幅器を備えた事を特徴とするディジタル・アナロ
グ変換回路。 - 【請求項２】入力されたディジタル信号の振幅を検出す
るためのレベル検出回路を備え、オフセット加算器にお
いて加算するオフセット値を入力ディジタル信号の振幅
に応じて変化させる事を特徴とする特許請求の範囲第１
項記載のディジタル・アナログ変換装置。 - 【請求項３】第１のディジタル・アナログ変換器と第２
のディジタル・アナログ変換器の動作を単一のディジタ
ル・アナログ変換器で時分割処理により行う事を特徴と
する特許請求の範囲第１項記載のディジタル・アナログ
変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63024343A JP2751177B2 (ja) | 1988-02-03 | 1988-02-03 | ディジタル・アナログ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63024343A JP2751177B2 (ja) | 1988-02-03 | 1988-02-03 | ディジタル・アナログ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01198829A JPH01198829A (ja) | 1989-08-10 |
| JP2751177B2 true JP2751177B2 (ja) | 1998-05-18 |
Family
ID=12135540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63024343A Expired - Fee Related JP2751177B2 (ja) | 1988-02-03 | 1988-02-03 | ディジタル・アナログ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2751177B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0652869B2 (ja) * | 1989-04-27 | 1994-07-06 | 日本コロムビア株式会社 | デジタル／アナログ変換器 |
| US5041794A (en) * | 1990-11-21 | 1991-08-20 | Analogic Corporation | Voltage to current conversion switching system |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01165228A (ja) * | 1987-12-22 | 1989-06-29 | Nippon Columbia Co Ltd | Ｄａ変換装置 |
-
1988
- 1988-02-03 JP JP63024343A patent/JP2751177B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01198829A (ja) | 1989-08-10 |
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