JPH0465917A - Ｄａコンバータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明はＤＡコンバータに係り、特にグリッジノイズを
減少させることができるＤＡコンバータに関する。

〈従来技術〉 一般的に、抵抗ラダー・マルチビット方式のＤＡコンバ
ータにおいては、最上位ビットＭＳＢが反転する時に、
大きなグリッジノイズが発生する。

これは、各データビットに対応して定められた電子スイ
ッチ（電流を流すか、流さないかを制御するスイッチ）
の応答スピードが各ビット毎で異なる内的な要因と、各
データビットそのものの変化タイミングがずれている外
的要因（配線において各データビットの伝送スピードが
異なる等）に起因して生じる。

かかるグリッジノイズを減少させるために、２個のＤＡ
変換器をプッシュプルで動作させるＤＡコンバータがあ
る（特開昭６３−２５６０２０号公報参照）、このＤＡ
コンバータは、第１３図に示すように。

デジタルオーディオデータＤＴのプラス側をアナログに
変換する第１のＤＡ変換器１と、マイナス側のデジタル
オーディオデータをアナログに変換する第２のＤＡ変換
器２と、第１及び第２のＤＡ変換器出力を加算してアナ
ログ出力する加算器３と、正極性のアナログ信号を出力
する場合（最上位ビットが１の場合）には、マイナス側
の第２のＤＡ変換器より一定の基準電圧（例えばゼロボ
ルト）を出力させ、負極性のアナログ信号を出力する場
合（最上位ビットが０の場合）には、プラス側の第１の
ＤＡ変換器よりＯボルトを出力させる制御手段４とで構
成されており、第１、第２ＤＡ変換器１，２からそれぞ
れ第１４図（ａ）、（ｂ）に示す正負の半波のアナログ
信号が出力され、加算器３より第１４図（ｃ）に示すア
ナログ出力が得られるようになっている。

かかる従来のＤＡコンバータによれば、第１、第２のＤ
Ａ変換器１，２は、正または負の一方の領域のみで動作
することになり、ゼロクロス歪が発生することがなく、
しかも出力波形がゼロがら徐々に立上りあるいは立ち下
がるものとすると、下位ビットから順に切り替わって行
き、全ビットが一斉に反転することがなくグリッジが原
理的に発生しにくくなっている。

しかし、第１ＤＡ変換器１に着目すると、制御手段４は
最上位ビットがｒｌＪからｒＱＪになった時に、該第１
ＤＡ変換器１に入力するデジタルデータをオール「１」
として、その出方電圧を０ボルトにしている。すなわち
、アナログ出力がプラスのフルスケールから次第に小さ
くなってゼロレヘルを越える場合を想定すると、デジタ
ルオーディオデータＤＴは、 １０・・ＯＯＯ＋フルスケール →　自 →１１・・１００ →１１・・１０１ →１１・・１１０ →１１・・１１１　　以上プラス →ＯＯ・・ＯＯＯゼロ →００・・００１　　以下マイナス →ＯＯ・　・　０１０→・　・ と変化するが、最上位ビットが０となった時、第１ＤＡ
変換器１にデジタルオーディオデー９に代わって強制的
にオールｒｌＪを入力して、該第１ＤＡ変換器に入力さ
れるデジタルデータの全ビットが反転するのを防止して
いる。

しかし、最上位ビットの「ｏ」検出による切換動作が遅
れると、第１ＤＡ変換器にオール０が入力されてしまい
（その前にはオール［１」が入力されている）、入力デ
ジタルデータの全ビットが反転し、フルスケールの大き
なグリッジが発生する。尚、以上は第１ＤＡ変換器１の
場合であるが第２ＤＡ変換器２の場合も同様である。

このため、本願出願人は切換動作が遅れてもＤＡ変換器
に入力されるデータの全ビットが反転することがなく、
したがってグリッジを小さくできるＤＡコンバータを提
案している（特願平２−９１６９号参照）、この提案さ
れているＤＡコンバータは、２の補数表現されたデジタ
ルデータ（第１５図参照）のプラス側をアナログに変換
する第１のＤＡ変換器と、マイナス側をアナログに変換
する第２のＤＡ変換器と、第１及び第２のＤＡ変換器出
力を加算する加算器と、デジタルデータがオールｒｌＪ
　　（＋１）又は最上位ビット０　（０又は負）の時、
第１ＤＡ変換器に入力するデジタルデータをオール「１
」に固定する第１のデータ切換回路と、デジタルデータ
がオールｒｏ」　（０）又は最上位ビットが１（正）の
時、第２ＤＡ変換器に入力するデジタルデータをオール
ｒＱＪ　　（０）に固定する第２の切換回路を有してい
る。

〈発明が解決しようとする課題〉 この提案されているＤＡコンバータによれば、各ＤＡ変
換器を正または負の一方の領域のみで動作させることが
でき、ゼロクロス歪の発生をなくせ、しかも早めにＤＡ
変換器の入力データをオール「０」、オール「１」に固
定するため、切換動作が遅れても全ビットが一斉に反転
することはなく、グリッジを小さくできる。

そして、この提案済のＤＡコンバータは高オーバサンプ
リング化されている場合において特に有効である。とい
うのは、高オーバサンプリング化されていると、正から
負に変化する場合、デジタルデータは殆どの場合オール
「１」の値を取り、又、負から正に変化する場合にはオ
ール「０」の値をとるからである。

しかし、低オーバサンプリングの場合には、サンプリン
グ間隔が長いため、デジタルデータは正負反転時にオー
ル「１」、オール［０」となるとは限らず、早めにＤＡ
変換器の入力データをオール「０」、オール「１」に固
定することができず、切換動作が遅れると多数のビット
が一斉に反転し、グリッジノイズが生じる。

以上から、本発明の目的は低オーバサンプリングのデー
タに対しても、ゼロクロス時にグリッジノイズの発生を
なくすことができるＤＡコンバータを提供することであ
る。

〈課題を解決するための手段〉 上記課題は本発明においては、２の補数表現されたデジ
タルデータのプラス側のみをアナログに変換する第１の
ＤＡ変換器と、マイナス側のデジタルデータのみをアナ
ログに変換する第２のＤＡ変換器と、第１のＤＡ変換器
出方と第２のＤＡ変換器出力を加算する加算器と、デジ
タルデータの最上位ビットが１”の時、該デジタルデー
タの下位ビットデータを第１ＤＡ変換器に入力し、最上
位ビットが”０”の時、オール”１”のデータを第１Ｄ
Ａ変換器に入力する第１のデータ入力手段と、デジタル
データの最上位ビットが”０”の時、該デジタルデータ
の下位ビットデータを第２ＤＡ変換器に入力し、最上位
ビットが”１”の時。

オール”Ｏ”のデータを第２ＤＡ変換器に入力する第２
のデータ入力手段と、第１．第２のデータ入力手段が参
照する最上位ビットの”０”から”１”への変化タイミ
ング及び”１”から”０”への変化タイミングをデジタ
ルデータの下位ビットデータの変化タイミングより早目
、あるいは遅延させる最上位ビット変化タイミング制御
手段により達成される。

〈作用〉 最上位ビット変化タイミング制御手段は、デジタルデー
タの最上位ビットＭＳＢが０”から′”１”に変化する
時、第１のデータ入力手段が参照する最上位ビットＭＳ
ＢＩを、下位ビットの変化タイミングより遅く”０”か
ら”１”に変化させ、”１”から”０”に変化する時は
、最上位ビットＭＳＢＩを下位ビットの変化タイミング
より早く”１″から”０”に変化させる。これにより、
グリッジが発生しない条件が満たされ、多数のビットが
一斉に反転することがなくなり、プラス側の第１ＤＡ変
換器から大きなグリッジノイズが生じなくなる。

又５最上位ビット変化タイミング制御手段は、デジタル
データの最上位ビットＭＳＢが”１”から”０”に変化
する時、第２のデータ入力手段が参照する最上位ビット
ＭＳＢ２を下位ビットの変化タイミングより遅く”１”
から”０”に変化させ、′Ｏ”から”１”に変化する時
は、最上位ビットＭＳＢ２を下位ビットの変化タイミン
グより早く”０”から”１”に変化させる。これにより
。

グリッジが発生しない条件が満たされ、多数のビットが
一斉に反転することがなくなり、マイナス側の第２ＤＡ
変換器から大きなグリッジノイズが生じなくなる。

〈実施例〉 本発明のＤＡコンバータの構成を説明する前に、従来の
ＤＡコンバータからグリッジが発生するメカニズムを説
明する。そして、グリッジ発生メカニズムを解析して、
グリッジを発生しない条件を導き出し、しかる後該条件
を満足するように構成した本発明のＤＡコンバータにつ
いて説明する。

グ菅−ジ　　のメカニズム 第２図及び第３図は従来のＤＡコンバータ（第１３図）
において、グリッジが発生するメカニズムを説明するた
めの波形図である。尚、第１３図のＤＡコンバータにお
いて、デジタルデータの最上位ビットＭＳＢが”Ｏ”　
（負またはＯ）の時、第１ＤＡ変換器１の入力はオール
”１”　（＋１）に固定され、ＭＳＢが”１”　（正）
の時、第２ＤＡ変換器２の入力はオール”０”に固定さ
れるものとする。

（１）デジタルデータが例えば、０００・・００１　（
−１）から１１１・・１１０（＋２）に変化するものと
すると、最上位ビットＭＳＢがまず０”→”１”と変化
し、第１ＤＡ変換器１の入力は１１１・・１１１から１
００・・００１となる。

しかる後、下位ビットが変化して第１ＤＡ変換器入力は
、１１１・・１１０となる。

このため、デジタルデータが負又は０から正に変化する
場合には、第１ＤＡ変換器入力が１１１・・１１１→１
００・・００１と変化するため、第１ＤＡ変換器１から
＋Ｆ　Ｓ−Ｉ　ＬＳＢのグリッジＧ１（第２図（ａ））
が発生する。

（２）一方、デジタルデータが例えば、１１１・・１１
０（＋２）から０００・・００１　（−１）に変化する
ものとすると、最上位ビットＭＳＢが最初に　”１”→
”０”と変化する。このため、第１ＤＡ変換器入力は１
１１・・１１０から１１１・・１１１となり、以後、下
位ビットが変化しても第１ＤＡ変換器入力には関係しな
い、従って、デジタルデータが正から負または０に変化
する場合にはグリッジは発生しない（第２図（ａ）参照
）。

（１）デジタルデータが例えば、１１１・・１１０　（
＋２）から０００・・００１　（−１）に変化するもの
とすると、下位ビットデータがまず変化し、第１ＤＡ変
換器入力は１１１・・１１０から１００・・００１とな
る。しかる後、最上位ビットＭＳＢが”１”→”０″と
変化して第１ＤＡ変換器入力は、１１１・・１１１とな
る。

このため、デジタルデータが正から負又は０に変化する
場合には、第１ＤＡ変換器１から＋ＦＳ−Ｉ　ＬＳＢの
グリッジＧ２（第２図（ｂ））が発生する。

（２）一方、デジタルデータが例えば、ｏｏｏ・・００
１　（−１）から１１１−−１１０　（＋２）　に変化
するものとすると、下位ビットデータがまず変化するが
最上位ビットＭＳＢは変化せず”０”であるので、第１
ＤＡ変換器入方は依然として１１１・・１１１であり、
しかる後、最上位ビットＭＳＢが”０″→”１″と変化
するため、第１ＤＡ変換器入力は１１１・・１１１から
１１１・・１１０となる。従って、デジタルデータが負
又は０から正に変化する場合にはグリッジは発生しない
（第２図（ｂ）参照）。

（１）デジタルデータが例えば、１１１・・１１ｏ（＋
２）から０００−−００１　（−１）　に変化するもの
とすると、最上位ビットＭＳＢがまず〃１″→”Ｏ”と
変化し、第２ＤＡ変換器入力は０００・・０００から０
１１・・１１０となる。

しかる後、下位ビットが変化して第２ＤＡ変換器入力は
、ＯｏＯ・・００１となる。

このため、デジタルデータが正から負又は０に変化する
場合には、第２ＤＡ変換器入力が０００・・０００→０
１１・・１１０と変化するため、第２ＤＡ変換器２から
−Ｆ　Ｓ　＋Ｉ　ＬＳＢのグリッジＧ３（第３図（ａ）
）が発生する。

（２）一方、デジタルデータが例えば、０００・・００
１　（−１）から１１１・・１１０（＋２）に変化する
ものとすると、最上位ビットＭＳＢが最初に　”０”→
”１”と変化する。このため、第１ＤＡ変換器入力は０
００・・００１から０００・・０００となり、以後、下
位ビットが変化しても第２ＤＡ変換器入力には関係しな
い、従って、デジタルデータが負又は０から正に変化す
る場合にはグリッジは発生しない（第３図（ａ）参照）
。

ｂ−２デジタルデータの　上　ビ　トＭＳＢの化タイミ
ングが下　ビットデータの　　タイミ（１）デジタルデ
ータが例えば、０００・・００１　（−１）から１１１
・・１１０（＋２）に変化するものとすると、下位ビッ
トデータがまず変化し、第２ＤＡ変換器入力はｏＯｏ・
・００１から０１１１１１１０となる。しかる後、最上
位ビットＭＳＢが”０”→”１”と変化して第１ＤＡ変
換器入力は、０００・・００ｏとなる。

このため、デジタルデータが負又は０から正に変化する
場合には、第２ＤＡ変換器２から−ＦＳ＋　Ｉ　ＬＳＢ
のグリッジＧ４（第３図（ｂ））が発生する。

（２）一方、デジタルデータが例えば、１１１・・１１
０（＋２）から０００・・００１　（−１）に変化する
ものとすると、下位ビットデータがまず変化するが最上
位ビットＭＳＢは変化せず”１”であるので、第２ＤＡ
変換器入力は依然として０００・・０００であり、しか
る後、最上位ビットＭＳＢが”１”→”０”と変化する
ため、第２ＤＡ変換器入力は０００・・０００から００
０・・００１となる。従って、デジタルデータが正から
負又は０に変化する場合にはグリッジは発生しない（第
３図（ｂ）参照）。

グリッジを　生しない条 以上要約すると、第１ＤＡ変換器１においては、（ａ）
最上位ビットＭＳＨの変化タイミングが早い場合、ＭＳ
Ｂが”０”→”１”に変化する時、（ｂ）ＭＳＨの変化
タイミングが遅い場合、ＭＳＢが”１”→”から”０”
に変化する時、それぞれグリッジが発生し、その他の場
合にはグリッジは発生しない（第４図参照）、又、第２
ＤＡ変換器２においては、（ａ）最上位ビットＭＳＢの
変化タイミングが早い場合、ＭＳＢが”１”→”０”に
変化する時、　（ｂ）Ｍ　Ｓ　Ｈの変化タイミングが遅
い場合、ＭＳＢが”０”→”１”に変化する時、それぞ
れグリッジが発生し、その他の場合にはグリッジは発生
しない（第５図参照）、すなわち、第１ＤＡ変換器１の
場合、（ａ）最上位ビットＭＳＢが”０”→”１”と変
化する時には、該最上位ビットの変化タイミングを下位
ビットの変化タイミングより遅く”ＯＨ→”１”と変化
させ、（ｂ）最上位ビットＭＳＢが”１”→ｊｌ　Ｏ”
と変化する時には、該最上位ビットの変化タイミングを
下位ビットの変化タイミングより早く”１”→”０”と
変化させることが、グリッジを生じない条件となる。　
　　・・・・粂作人 又、第２ＤＡ変換器２の場合、（ａ）最上位ビットＭＳ
Ｂが”１”→”０”と変化する時には、該最上位ビット
の変化タイミングを下位ビットの変化タイミングより遅
く”１”→”０”と変化させ、（ｂ）最上位ビットＭＳ
Ｂが”０”→”１”と変化する時には、該最上位ビット
の変化タイミングを下位ビットの変化タイミングより早
く”Ｏ”→”１”と変化させることが、グリッジを生じ
ない条件となる。　　　・・・・粂作ｌ のＤＡコンバータの 第１図は本発明に係わるＤＡコンバータの構成図である
。

図中、ＤＴはデジタルデータの２の補数（２′Ｃｏｍｐ
ｌｅ＋ｍｅｎｔ）表現され、第１５図に示すコード体系
を有している。尚、デジタルデータＤＴにおいて、ＭＳ
Ｂは最上位ビット、Ｄは最上位ビット以外の下位ビット
データである。

１１はＭＳＢ入力端子が「１」に固定され、プラス側の
デジタルデータをアナログに変換する第１のＤＡ変換器
（ＤＡＣＩ）　、１２はＭＳＢ入力端子が「０」に固定
され、マイナス側のデジタルデータをアナログに変換す
る第２のＤＡ変換器（ＤＡＣ２）　、１３は第１のデー
タ入力回路、１４は第２のデータ入力回路である。

第１のデータ入力回路１３は、遅延された最上位ビット
ＭＳＢＩが１”　（正）の時、該デジタルデータの下位
ビットデータＤ′をプラス側の第１ＤＡ変換器１１に入
力し、最上位ビットが”０”（負又はＯ）の時、オール
”１”　（＝＋１）のデータを第１ＤＡ変換器１１に入
力するようになっている。第６図はノット回路ＮＴとナ
ントゲートＮＧで第１のデータ入力回路１３を構成した
例である。

又、第２のデータ入力回路１４は、遅延された最上位ビ
ットＭＳＢ２がＩＩ　Ｏ”　（負又は０）の時、該デジ
タルデータの下位ビットデータＤ′をマイナス側の第２
ＤＡ変換器１２に入力し、最上位ビットが”１”　（正
）の時、オール”Ｏ”（＝Ｏ）のデータを第２ＤＡ変換
器１２に入力するようになっている。第７図は、ノット
回路ＮＴとアンドゲートＡＧで第２のデータ入力回路１
４を構成した例である。

１５は電圧発生回路であり、最上位ビットＭＳＢ１が”
０”　（負又は０）の時、第１ＤＡ変換器１１から出力
されるオール”１”　（＝＋１）に相当するアナログ電
圧＋Ｉ　ＬＳＢをキャンセルするための電圧Ｖ、　（ニ
ーＩ　ＬＳＢ）を発生する。

１６は加算器であり、第１ＤＡ変換器１１の出力電圧ｖ
１と第２ＤＡ変換器１２の出力電圧■２と電圧発生回路
１５の出力電圧Ｖ、を加算する。加算器出力はトータル
的にデジタルデータＤＴをアナログに変換したものとな
る。尚、以上は第１３図に示す従来のＤＡコンバータと
同様な構成である。

１７は最上位ビット変化タイミング制御回路であり、第
１．第２のデータ入力回路１３．１４が参照する最上位
ビットＭＳＢＩ、ＭＳＢ２の”０”→”１″あるいは”
１”→″′Ｏ”への変化タイミングを下位ビットデータ
Ｄの変化タイミングより早目にし、あるいは遅延するも
のである。

最上位ビット変化タイミング制御回路１７は、デジタル
データＤＴの最上位ビットＭＳＢを遅延するための第１
、第２の遅延論理回路１７ａ、１７ｂと、デジタルデー
タの下位ビットデータＤを遅延する第３の遅延論理回路
１７ｃを有している。

第１遅延論理回路１７ａは第８図に示すように、バッフ
ァＢＰと、遅延時間Ｔａの遅延回路ＤＬＩとアンドゲー
トＡＧで構成され、第２遅延論理回ａｌ１７ｂはバッフ
ァＢＦ’と遅延時間Ｔｂの遅延回路ＤＬ２とナントゲー
トＮＤＧで構成されている。第３の論理遅延回路１７ｃ
は、第９図に示すように各下位ビットに応じて、バッフ
ァアンプと遅延時間Ｔｃの遅延回路ＤＬ３で構成されて
いる。

各遅延回路１７ａ〜１７ｃの遅延時間Ｔａ、　Ｔｂ。

Ｔｃの関係を、Ｔａ＝Ｔｂ＞Ｔｃとすると、デジタルデ
ータＤＴの最上位ビットＭＳＢ、下位ビットデータＤ、
遅延された下位ビットデータＤ′、遅延された最上位ビ
ットＭＳＢＩ、ＭＳＢ２等の関係（タイムチャート）は
第１０図に示すようになる。

すなわち、 第１データ入力回路１３に入力される最上位ビットＭＳ
ＢＩの変化タイミングは、 ＜ａ＞デジタルデータＤＴの最上位ビットＭＳＢがＯ”
→”ｌ”と変化する時には、下位ビットデータＤ′の変
化タイミングより遅くなり。

（ｂ）最上位ビットＭＳＢがｌ”→”０”と変化する時
には、下位ビットＤ′の変化タイミングより早くなる。

これにより、Ｊｄ引Ｊヨが満足され。

第１ＤＡ変換器１１からグリッジは生じない。

又、第２データ入力回路１４に入力される最上位ビット
ＭＳＢ２の変化タイミングは、（ａ）デジタルデータＤ
Ｔの最上位ビットＭＳＢが”ｌ”→”Ｏ”と変化する時
には、下位ビットデータＤ′の変化タイミングより遅く
なり。

（ｂ）最上位ビットＭＳＢが”０”→”１”と変化する
時には、下位ビットの変化タイミングより。

早くなる。これにより、ｍが満足され、第２ＤＡ変換器
１２からグリッジは生じない。

ｃ以下余白９ 第１１図は最上位ビット変化タイミング制御回路１７の
別の実施例構成図である。一般のＤＡコンバータでは、
データを保持するため、並びに各ビットデータの変化の
タイミングを合わせるために、ラッチ回路と、該ラッチ
回路をトリガするラッチパルスを有している。従って、
最上位ビット用に２つのラッチ回路ＬＬ、Ｌ２を設ける
と共に、下位の各ビットデータ用にそれぞれラッチ回路
Ｌ３を設け、かつラッチパルスＬＣＫＩを遅延する２つ
の遅延回路ＤＬ４．ＤＬ５を設け、各ラッチ回路ＬＬ、
Ｌ２．Ｌ３をそれぞれラッチパルスＬＣＫＩ、ＬＣＫ２
．ＬＣＫ３でトリガすれば、グリッジを生じない東庄人
、灸性旦を満足するように、最上位ビットＭＳＢ１．Ｍ
ＳＢ２及び下位ビットデータＤ′を発生することができ
る（第１２図のタイムチャート参照）、尚、第１１図に
おいて、ＢＦはバッファアンプ、ＮＴはノット回路、Ａ
Ｇはアンドゲート、ＮＤＧはナントゲートである。

以上ではデジタルデータが第１５図に示す２の補数のコ
ード体系を有するものとして説明したが、下表のような
コード体系を有する場合にも適用できるものである。

表 １０進数　　　　　デジタルデータ（２の補数）＋フル
スケール　　　０１１・・・１１１＋３　　　　　　　
　０００・・・０１１＋２　　　　　　　　０００−−
−０１０＋１　　　　　　　　０００・・・００１ｏ　
　　　　　　　　ｏｏｏ・・・０００−１　　　　　　
　　１１１・・・１１１−２　　　　　　　　１１１・
・・１１０−３　　　　　　　　１１１・・・１０１−
フルスケール　　　１００・・・０００但し、この場合
第１のデータ入力回路１３は、デジタルデータＤＴが正
または０の時（最上位ビットＭＳＢが”０”の時）は、
該デジタルデータをそのまま第１ＤＡ変換器１１に入力
し、負の時（ＭＳＢが”１”の時）は、第１ＤＡ変換！
！１１に入力するデジタルデータを全ビットＯ（オール
０）に固定する。又、第２のデータ入力回路１４は、デ
ジタルデータの最上位ビットが負（”１”）の時は、該
デジタルデータをそのまま第２ＤＡ変換器１２に入力し
、正又は０（”Ｏ”）の時は第２ＤＡ変換器１２に入力
するデジタルデータをオールｌに固定する。

〈発明の効果〉 以上本発明によれば、グリッジが発生しない東良へ、ｍ
を満足するように、最上位ビットＭＳＢＩ、ＭＳＢ２の
変化タイミングを制御したから、低オーバサンプリング
データであっても、グリッジの発生をなくすことができ
る。

【図面の簡単な説明】

第１図は本発明のＤＡコンバータの構成図、第２図及び
第３図はグリッジ発生メカニズムを説明するためのプラ
ス側及びマイナス側のＤＡ変換器の出力波形図、 第４図及び第５図はグリッジが発生し、あるいは発生し
ない条件を説明する図表、 第６図及び第７図は第１図における第１．第２のデータ
入力回路の構成図、 第８図及び第９図は第１図における最上位ビット変化タ
イミング制御回路を構成する各遅延論理回路の構成図、 第１０図は最上位ビット変化タイミング制御回路の動作
説明用のタイムチャート。 第１１図は最上位ビット変化タイミング制御回路の別の
実施例構成図、 第１２図は第１１図の動作説明用のタイムチャート、 第１３図及び第１４図は従来のＤＡコンバータの説明図
、 第１５図はデジタルデータのコード体系を示す図表であ
る６ １１．１２・・第１．第２のＤＡ変換器１３．１４・・
第１、第２のデータ入力回路１６・・加算器 １７・・最上位ビット変化タイミング制御回路第２ 図 第３図 一一一−Ｙ−−−Ｊ ト 第４図 第５図 第６図 Ｄ′ 第７図 第８図 第９図 ｒ？Ｃ 第１１図 ラッチ回路 ［４ Ｌ５ 第１３図 第１４図

Claims (1)

【特許請求の範囲】
1. （１）２の補数表現されたデジタルデータのプラス側の
   みをアナログに変換する第１ＤＡ変換器と、デジタルデ
   ータのマイナス側のみをアナログに変換する第２ＤＡ変
   換器と、 第１ＤＡ変換器出力と第２ＤＡ変換器出力を加算する加
   算器と、 デジタルデータの最上位ビットが”１”の時、該デジタ
   ルデータの下位ビットデータを第１ＤＡ変換器に入力し
   、最上位ビットが”０”の時、オール”１”のデータを
   第１ＤＡ変換器に入力する第１のデータ入力手段と、 デジタルデータの最上位ビットが”０”の時、該デジタ
   ルデータの下位ビットデータを第２ＤＡ変換器に入力し
   、最上位ビットが”１”の時、オール”０”のデータを
   第２ＤＡ変換器に入力する第２のデータ入力手段と、 デジタルデータの最上位ビットＭＳＢが”０”から”１
   ”に変化する時、第１のデータ入力手段が参照する最上
   位ビットＭＳＢ１を、下位ビットの変化タイミングより
   遅く”０”から”１”に変化させ、デジタルデータの最
   上位ビットＭＳＢが”１”から”０”に変化する時、第
   １のデータ入力手段が参照する最上位ビットＭＳＢ１を
   、下位ビットの変化タイミングより早く”１”から”０
   ”に変化させる第１の最上位ビット変化タイミング制御
   手段と、 デジタルデータの最上位ビットＭＳＢが”１”から”０
   ”に変化する時、第２のデータ入力手段が参照する最上
   位ビットＭＳＢ２を、下位ビットの変化タイミングより
   遅く”１”から”０”に変化させ、デジタルデータの最
   上位ビットＭＳＢが”０”から”１”に変化する時、第
   ２のデータ入力手段が参照する最上位ビットＭＳＢ２を
   、下位ビットの変化タイミングより早く”０”から”１
   ”に変化させる第２の最上位ビット変化タイミング制御
   手段とを有するＤＡコンバータ。