JP2841973B2

JP2841973B2 - ソフトミュート回路

Info

Publication number: JP2841973B2
Application number: JP3281027A
Authority: JP
Inventors: 雅人杉山; 一三夫中川; 昇小島; 辰雄永田; 巧岡村; 謙太郎寺西
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-10-28
Filing date: 1991-10-28
Publication date: 1998-12-24
Anticipated expiration: 2013-12-24
Also published as: JPH05122094A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は信号に減衰をかけるミュ
ート回路に関するものであり、とくに、ディジタル化さ
れた音声信号に段階的な減衰をかけるソフトミュート回
路に関する。

【０００２】

【従来の技術】多チャンネル音声信号処理回路におい
て、種々の動作モードを実現するためや、音声チャンネ
ル切換時及び動作不安定時の異常音発生を防止するため
に、出力を停止させることがあり、これをミュートと呼
ぶ。例えば、「電子技術」誌１９９１−２の「ＭＵＳＥ
−ＮＴＳＣコンバータの基本設計と動向」（ｐｐ３９〜
４７）にその一例の記述がある。本従来例中のｐ４５に
記載の音声部ブロック図では、ＤＡ変換された後のアナ
ログ信号に対し、スピーカの直前でこのミュート処理を
行っている。

【０００３】

【発明が解決しようとする課題】ところで、音声入力の
チャンネル切換時には音声信号の不連続を生じ、スピー
カから衝撃音が発生することがあり、耳ざわりであると
同時にスピーカにダメージを与える。この音声信号の不
連続の問題はミュートをかける場合も同様に生じる可能
性があり、例えば、ミュートによりあるレベルの音声を
いきなり０レベルにすることにより、衝撃音が発生す
る。

【０００４】この衝撃音の発生を防止するために、信号
切替時には信号を段階的に減衰させ、また段階的に復元
させるというソフトミュート回路を用いることが考えら
れる。但し、上記従来例の様にアナログでソフトミュー
ト回路を実現するには、その時定数が２０ｍｓｅｃ程度
と比較的に長いことから、周辺回路が大きくなると考え
られる。また、各チャンネルの時定数を一致させるため
の調整が必要となる問題があった。

【０００５】本発明の目的は上記課題を解決し、音声信
号切替時などに発生する衝撃音を防止するために、回路
規模が小さく高精度なソフトミュート回路を実現するこ
とにある。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に本発明では、ソフトミュート回路をディジタル回路で
実現するとともに、音声信号を最下位ビットから入力さ
れるシリアルデータとして扱うことにより、回路規模の
大きな掛算器を必要としないようにしている。

【０００７】具体的には、上記目的を達成するための手
段として本発明では、ディジタル化された音声信号がそ
の最下位ビットから順次入力されるシリアルデータ入力
端子と、上記シリアルデータのビットごとの区切りを表
す信号を入力するシリアルクロック入力端子と、上記音
声信号の一語ずつの区切りを表す信号を入力するワード
クロック入力端子と、段階的な減衰のための係数がパラ
レルに入力される係数入力端子と、入力の一方は上記係
数入力端子からの係数の各ビットにそれぞれ接続され、
他方の入力は上記シリアルデータ入力端子からのシリア
ル出力に共通して接続される複数のアンド回路と、この
アンド回路の出力信号を一方の入力とする加算回路と、
この加算回路の出力を入力し上記シリアルクロックの１
クロック期間保持するとともに、出力信号の各ビットを
それぞれ１ビットずつ下位へシフトして前記加算回路の
他方の入力に供給する第１のレジスタと、この第１のレ
ジスタ出力を上記ワードクロックの１クロック期間保持
する第２のレジスタとから、ソフトミュート回路を構成
した。

【０００８】また、上記目的を達成するために本発明で
は上記手段に加えて、上記音声信号の正負の別を表す符
号を入力する符号入力端子と、上記シリアルデータの絶
対値を求める絶対値回路と、上記第１のレジスタ出力を
入力し、絶対値をもとの符号付き音声信号に戻す逆絶対
値回路とを備えて、ソフトミュート回路を構成した。

【０００９】また、上記目的を達成するために本発明で
は、上記第１のレジスタの出力のうち最下位ビットを入
力とし、上記シリアルクロックによって駆動されるシフ
トレジスタを備えて、ソフトミュート回路を構成した。

【００１０】さらに、上記目的を達成するために本発明
では、上記符号が負数を表している場合には、上記絶対
値回路は上記シリアルデータを反転するように動作する
とともに、上記逆絶対値回路は上記第１のレジスタ出力
の反転動作を行い、この逆絶対値回路に入力される信号
の全ビットが０である場合にはこれを判別する判別手段
により、上記逆絶対値回路における反転動作を停止させ
るようにしてソフトミュート回路を構成した。

【００１１】

【作用】ディジタル化された音声信号は最下位ビットか
ら順次、シリアルクロック入力端子へのシリアルクロッ
クに同期してシリアルデータ入力端子に与えられる。絶
対値回路は上記シリアルデータの絶対値を求める。アン
ド回路は、絶対値回路の出力が１の場合には係数入力端
子からの信号をそのまま出力し、絶対値回路の出力が０
の場合には出力が全ビット０となるように動作する。加
算回路は、アンド回路の出力と、加算回路自身の出力を
第１のレジスタによりシリアルクロックの１クロック遅
延した信号とを加算するという累積加算処理を行う。こ
の際、第１のレジスタの出力信号はそれぞれ１ビットず
つ下位方向へずらすようにして、加算回路へ接続され
る。また、この第１のレジスタは、音声信号の最下位ビ
ットと係数信号とがアンドされた信号が加算される前
に、あらかじめクリアされるように制御される。逆絶対
値回路は第１のレジスタ出力を入力し、絶対値を元の符
号付き音声信号に戻す。第２のレジスタは逆絶対値回路
の出力を入力し、ワードクロック入力端子からのワード
クロックの１クロック期間を保持するように動作する。
このデータ保持開始のタイミングは、音声信号の符号を
除いた最下位ビットと係数信号とがアンドされた信号が
加算された直後であるように制御する。

【００１２】以上の構成により、ディジタル化した音声
信号に対するソフトミュート回路を、大規模な掛算回路
を用いることなく、係数信号と同じビット幅の加算回路
を用いた小規模な回路により実現することができる。

【００１３】また、上記手段において上記シフトレジス
タは、第１のレジスタ出力のうち最下位ビットを入力と
し、上記シリアルクロックによって駆動されるように動
作する。この後、第１のレジスタ出力を上位側、シフト
レジスタの出力を下位側として、ともに逆絶対値回路へ
供給する。この構成により、音声信号のビット幅が係数
信号のビット幅より広い場合でも、係数信号と同じビッ
ト幅の加算回路を用いてソフトミュート回路を実現する
ことができる。

【００１４】さらに、上記手段において上記符号が負数
を表している場合には、上記絶対値回路は上記シリアル
データを反転するように動作するとともに、上記逆絶対
値回路は上記第１のレジスタ出力の反転動作を行う。こ
れにより、簡単な構成で絶対値および逆絶対値回路を実
現可能にした。また、上記判別手段は、逆絶対値回路に
入力される信号が０であるかどうかを判別し、０である
場合にはこの逆絶対値回路における反転動作を停止する
ようにする。これにより、係数が０であるか、あるい
は、係数と音声信号とがともに小さな値で累積加算の結
果が０に近似された場合であっても、音声信号が負数の
ときは累積加算結果が反転されてしまい、０と−１との
間を微小に変動してしまうという、反転回路によって逆
絶対値回路を実現した場合の不都合を防止できる。

【００１５】

【実施例】以下、本発明の実施例を図面を使って説明す
る。始めに図２により、本発明の動作の概念を説明す
る。図２において係数はＮビット、音声信号は符号を除
いてＭビットのビット幅を持つと仮定してある。また、
係数はＫで、音声信号の絶対値を求めた後の各ビットは
ｂＭからｂ１で表現されるものとする。

【００１６】まず、係数と音声信号との掛け算は、次の
式で表される。

【００１７】

【数１】係数×音声信号＝Ｋ×（ｂＭ・・・ｂ２ｂ１）＝Ｋ×ｂ１×２＾（０）＋Ｋ×ｂ２×２＾（１）・・＋Ｋ×ｂＭ×２＾（Ｍ−１）上式において、２＾ｘは２のｘ乗を表す。また、右辺の
各項は、音声信号の各ビットと係数とのアンドを表して
いる。したがって、音声信号をシリアルに入力し、各ビ
ットと係数とのアンドを求めるとともに、これらを順次
累積加算することによって掛け算処理が実現できること
がわかる。

【００１８】ところで、図２において、Ｋ×ｂ１とＫ×
ｂ２との加算を考えると、Ｋ×ｂ１の最下位ビットは加
算回路に入力する必要のないことがわかる。Ｋ×ｂ２の
対応すべきビットが０であり、例え加算回路を用いたと
しても桁上がりも起こさず、そのままの値で出力される
ことになるからである。このために、加算回路のビット
幅は係数のビット幅と同じＮでよい。

【００１９】この関係は以下の累積加算の間も続き、し
たがって、必要となる加算回路のビット幅は常に、係数
のビット幅と同じＮで良いことがわかる。

【００２０】次に図１のブロック図により、動作の概略
を説明する。この際、係数と、音声信号の符号以外のビ
ット幅はそれぞれＮ、Ｍであるとして、以下の説明を行
うものとする。

【００２１】図１において、１はシリアルデータ入力端
子、２は符号入力端子、３はシリアルクロック入力端
子、４はワードクロック入力端子、５は係数入力端子、
６は制御信号発生回路、７は第１のレジスタ、８は絶対
値回路、９はアンド回路、１０は加算回路、１１は第２
のレジスタ、１２はシフトレジスタ、１３は逆絶対値回
路１４は第３のレジスタ、１５は出力端子である。

【００２２】シリアルデータ入力端子１から入力した音
声信号は第１のレジスタ７によって、シリアルクロック
入力端子３から入力したシリアルクロックの１クロック
期間保持され、絶対値回路８に供給される。この際音声
信号は、最下位ビットから順次入力するようにする。絶
対値回路８は、上記シリアルデータの絶対値を求める。

【００２３】絶対値回路８の出力信号はＮビットのアン
ド回路９に供給され、係数入力端子５からの係数と演算
される。このアンド回路９の一方の入力にはＮビットの
係数の各ビットがそれぞれ接続され、他方の入力には全
ビット共通に絶対値回路８の出力が接続される。したが
って、絶対値回路８の出力が０の場合は、アンド回路９
の出力は全ビット０となる。また、絶対値回路８の出力
が１の場合は、アンド回路９の出力は係数と等しい値と
なる。これにより、音声信号のある１ビットとパラレル
の係数との掛け算が、１ビットずつ順次実行される。

【００２４】加算回路１０は、アンド回路９の出力と、
加算回路１０の出力自身を第２のレジスタ１１によって
シリアルクロック１のクロック期間遅延した信号とを加
算するという、累積加算処理を行う。このとき、第２の
レジスタ１１の出力のうち下位から２ビット目が、加算
回路１０の一方の入力の最下位ビットに供給され、以
下、上位に向け順次接続される。なお、この第２のレジ
スタ１１は、音声信号の最下位ビットと係数とがアンド
された信号が加算される前に、あらかじめクリアされて
いるようにして、正常な累積加算処理が行われるように
する。ここで、係数のビット幅がＮビットであるなら
ば、前述したように、加算回路１０および第２のレジス
タ１１のビット幅も同様にＮビットで構成すれば良い。
この累積加算処理を行った結果として、音声信号Ｍビッ
トと係数Ｎビットとを掛け算した値を求めることができ
る。

【００２５】シフトレジスタ１２は、第２のレジスタ１
１の出力の最下位ビットを入力し、シリアルクロックの
１クロックずつ遅延させる。これにより、累積加算の過
程で加算回路１０に戻す必要のない下位ビットが失われ
ることなく、保持しておくことが可能になる。ここで、
シフトレジスタ１２の出力には、音声信号Ｍビットと係
数Ｎビットとを掛け算した結果のうち、下位側の（Ｍ−
Ｎ）ビットを得ることができる。

【００２６】第２のレジスタ１１の出力のＮビットと、
シフトレジスタ１２の出力の（Ｍ−Ｎ）ビットとは、と
もに逆絶対値回路１３へ供給される。逆絶対値回路１３
では、符号ビットの正負の別により、先に絶対値回路８
で行った処理の反対を行い、符号をもとに戻すようにし
ている。

【００２７】第３のレジスタは逆絶対値回路１３の出力
を入力し、ワードクロック入力端子４からのワードクロ
ックの１クロック期間保持するように動作する。この
際、このデータ保持開始のタイミングは、音声信号の符
号を除いた最上位ビットと係数とがアンドされた信号
が、加算された直後であるように制御回路６によって制
御される。

【００２８】図３に、上述した各タイミングの関係の一
例を示す。なお図３では係数Ｋの値として、ミュートが
オフの時で、Ｋの最大値である１００・・・０の場合の
動作を表した。

【００２９】以上のように本実施例では、ソフトミュー
ト回路をディジタル回路で構成し、また、入力する音声
信号を最下位ビットから入力されるシリアルデータとす
ることにより、回路規模の大きな掛算回路を必要とする
ことなく、係数と同じビット幅の加算回路により実現す
ることができる。

【００３０】また、音声信号のビット幅Ｍが、係数のビ
ット幅Ｎより大きいときでも、加算回路の出力の最下位
ビットを保持するシフトレジスタ回路を用いることによ
り、係数と同じビット幅の加算回路という小規模な回路
により、Ｍビット幅の出力信号を得ることができる。

【００３１】次に、本発明の他の実施例のブロック図を
図４に示す。図４において、９１，９２，・・・，９Ｎ
は１ビットずつのアンド回路、１３１，・・・１３（Ｍ
−Ｎ），・・・，１３ＭはＥＯＲ（排他論理和）回路、
１６はＥＯＲ回路、１７は逆絶対値動作制御回路、１７
１は０検出回路、１７２は逆絶対値動作停止回路、後は
図１の実施例と同じである。なお、音声信号は２の補数
の形式で表現されているとして以下、説明する。

【００３２】符号付き２進数の絶対値を求め、またこれ
を元の符号付きの２進数に戻すのには、厳密には、負数
の場合に符号以外の各ビットを反転してから１を加算す
る必要が有る。この場合、加算回路と、加算回路の後段
にオーバーフローを防止するためのリミッタが必要とな
り、回路規模が大きくなってしまう。本実施例では、絶
対値の後に正の定数を掛算し、すぐに絶対値を戻してい
ることから、絶対値及び逆絶対値処理ともに、単純な反
転動作を行うだけの構成とした。具体的には、本実施例
では図１に示した実施例における絶対値回路８をＥＯＲ
回路１６で実現し、逆絶対値回路１３もやはりＥＯＲ回
路１３１，・・・１３（Ｍ−Ｎ），・・・，１３Ｍで実
現するようにした。

【００３３】第１のレジスタ７からのシリアルデータと
符号とはＥＯＲ回路１６に入力され、両信号の排他論理
和が求められる。音声信号は２の補数の形式で表現され
ているので、負数のときは符号が１となり、シリアルデ
ータは反転して出力される。ＥＯＲ回路１６の出力はア
ンド回路９内のアンド回路９１，９２，・・・，９Ｎの
一方のビットへ共通して入力され、係数と乗じられて出
力される。この後、第２のレジスタ１１及びシフトレジ
スタ１２の出力までは、図１の実施例と同じ動作なので
説明を省く。

【００３４】第２のレジスタ１１及びシフトレジスタ１
２の出力は、逆絶対値回路１３および逆絶対値動作制御
回路１７に供給される。逆絶対値回路１３はＭビット分
のＥＯＲ回路で構成されており、符号が負数を表す１の
ときは、これらの各ビットを反転して出力するように動
作する。

【００３５】逆絶対値動作制御回路１７は、第２のレジ
スタ１１及びシフトレジスタ１２のすべての出力が０で
ある場合に、逆絶対値回路１３における動作を停止する
ような制御を行う。これは、係数が０であるか、あるい
は、係数と音声信号とがともに小さな値で累積加算の結
果が０に近似された場合であっても、音声信号が負数の
ときは累積加算結果が反転されてしまい、結果として音
声信号出力が０と−１との間を微小に変動してしまうと
いう不都合を防止するためのものである。

【００３６】０検出回路１７１は第２のレジスタ１１及
びシフトレジスタ１２のすべての出力が０であるのを検
出する回路であり、具体的には負論理のアンド回路で実
現できる。逆絶対値動作停止回路１７２は０検出回路１
７１の検出結果により逆絶対値回路１３の動作を停止す
る。本実施例では、第２のレジスタ１１及びシフトレジ
スタ１２のすべての出力が０であった場合、符号を強制
的に０とできるようにアンド回路を挿入した。

【００３７】以上のように本実施例では、絶対値回路と
逆絶対値回路の両方を、符号によって強制される反転回
路で実現することにより、回路規模の削減を図った。ま
た、この際、逆絶対値回路に入力される信号が０である
場合には反転動作を停止するようにして、係数が０であ
るか、あるいは、係数と音声信号とがともに小さな値で
累積加算の結果が０に近似された場合であっても、音声
信号が負数のときは累積加算結果が反転されてしまい、
結果として音声信号出力が０と−１との間を微小に変動
してしまうという不都合を防止できるようにした。

【００３８】これまでの実施例では音声信号を入力する
のに、最下位ビットから順にシリアル入力するとして説
明したが、音声信号がパラレルに入力される場合や、最
上位ビットから順に入力される場合であっても、簡単な
回路を付加することにより、本発明を適用することがで
きる。この場合でも、回路規模の大きな掛算回路を用い
ることなくソフトミュート回路を実現できるという大き
な利点を得ることができる。

【００３９】図５は、音声信号が最上位ビット（符号）
から順に入力された場合に、本発明を適用するための変
換回路の一例である。図５において、２１，２２，２３
は入力端子、２４，２５はシフトレジスタ、２６はレジ
スタ、２７，２８は出力端子である。

【００４０】入力端子２１からの音声信号は第１のシフ
トレジスタ２４へ、入力端子２２からのシリアルクロッ
クに同期して符号から順に入力される。第２のシフトレ
ジスタ２５は、第１のシフトレジスタ２４から出力され
る１標本点分の音声信号をパラレルに入力する。このパ
ラレル入力は入力端子２３からのワードクロックに同期
して行われ、そのタイミングは、１標本点分のデータが
第１のシフトレジスタ２４の出力に揃った時点とする。
第２のシフトレジスタ２５は、入力したパラレルデータ
をシリアルクロックに同期させて、最下位ビットから順
に出力端子２７へ出力する。また、レジスタ２６は第１
のシフトレジスタ２４の出力の最上位に接続され、ワー
ドクロックに同期して動作することにより符号を保持す
る。

【００４１】以上のような、いわゆるＦＩＬＯ（Ｆｉｒ
ｓｔ−Ｉｎ−Ｌａｓｔ−Ｏｕｔ）型の動作により、最上
位ビット（符号）から順に入力された音声信号を、最下
位ビットから順に出力されるように変換することができ
る。なお、パラレルの音声信号を処理する場合は、第２
のシフトレジスタ２５へ直接入力すれば良いことはいう
までもない。

【００４２】図６は、シリアルの音声信号に符号を同時
に得るためのブロック図である。図６において、３１，
３２，３３は入力端子、３４はシフトレジスタ、３５は
レジスタ、３６，３７は出力端子である。

【００４３】シフトレジスタ３４は、入力端子３１から
音声信号を最下位ビットから順に入力し、また、最下位
ビットから順に出力するというＦＩＦＯ（Ｆｉｒｓｔ−
Ｉｎ−Ｆｉｒｓｔ−Ｏｕｔ）処理を、入力端子２２から
のシリアルクロックに同期させて行う。レジスタ３５
は、入力端子３１に接続され、符号が入力されるのに同
期した入力端子３３からのワードクロックで動作するこ
とにより、符号を１標本点の間保持する。

【００４４】以上の動作により、シリアルの音声信号と
符号とを同時に得ることができ、本発明を適用すること
ができる。

【００４５】

【発明の効果】以上述べたように本発明では、回路規模
の大きな掛算回路を必要とすることなく、段階的な減衰
のための係数と同じビット幅の加算回路という小規模な
回路により、ソフトミュート回路を実現することができ
る。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図、

【図２】演算の過程を表す説明図、

【図３】図１の実施例のタイミングを表す図、

【図４】本発明の他の一実施例のブロック図、

【図５】データ順入れ替え回路のブロック図、

【図６】符号を並列に取り出す回路のブロック図。

【符号の説明】

９…アンド回路、１０…加算回路、１１，１４…レジスタ、１２，２４，２５，３４…シフトレジスタ、８…絶対値回路、１３…逆絶対値回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者永田辰雄神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所映像メディア研究所内 (72)発明者岡村巧神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所映像メディア研究所内 (72)発明者寺西謙太郎神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所映像メディア研究所内 (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04B 1/10 H04N 5/44 H04N 5/60 H04R 1/04

Claims

(57)【特許請求の範囲】

【請求項１】標本化され量子化された音声信号がその最
下位ビットから順次入力されるシリアルデータ入力端子
と、上記シリアルデータのビットごとの区切りを表す信
号を入力するシリアルクロック入力端子と、上記音声信
号の一標本点ずつの区切りを表す信号を入力するワード
クロック入力端子と、段階的な減衰のための係数がパラ
レルに入力される係数入力端子と、入力の一方は上記係
数入力端子からの係数の各ビットにそれぞれ接続され、
他方の入力は上記シリアルデータ入力端子からのシリア
ル出力に共通して接続される複数のアンド回路と、この
アンド回路の出力信号を一方の入力とする加算回路と、
この加算回路の出力信号を入力し上記シリアルクロック
の１クロック期間保持するとともに、出力信号の各ビッ
トをそれぞれ１ビットずつ下位へシフトして前記加算回
路の他方の入力に供給する第１のレジスタと、この第１
のレジスタ出力を上記ワードクロックの１クロック期間
保持する第２のレジスタとから構成されることを特徴と
するソフトミュート回路。
【請求項２】請求項１記載のソフトミュート回路におい
て、上記音声信号の正負の別を表す符号を入力する符号入力
端子と、上記シリアルデータの絶対値を求める絶対値回
路と、上記第１のレジスタ出力を入力し、絶対値をもと
の符号付き音声信号に戻す逆絶対値回路とを有すること
を特徴とするソフトミュート回路。
【請求項３】請求項１または２記載のソフトミュート回
路において、上記第１のレジスタの出力のうち最下位ビットを入力と
し、上記シリアルクロックによって駆動されるシフトレ
ジスタを備えて、このシフトレジスタの出力を上記第２
のレジスタに入力されるパラレル音声信号の一部とした
ことを特徴とするソフトミュート回路。
【請求項４】請求項２または３記載のソフトミュート回
路において、上記符号が負数を表している場合には、上記絶対値回路
は上記シリアルデータを反転するように動作するととも
に、上記逆絶対値回路は上記第１のレジスタ出力の反転
動作を行い、この逆絶対値回路に入力される信号の全ビ
ットが０である場合にはこれを判別する判別手段を備え
て、上記逆絶対値回路における前記反転動作を停止させ
ることを特徴とするソフトミュート回路。