KR900007931B1 - 아나로그/디지탈 변환기의 디지탈 데이타 오차 보정회로 - Google Patents

Abstract

내용 없음.

Description

아나로그/디지탈 변환기의 디지탈 데이타 오차 보정회로

제1도는 본 발명에 따른 회로도.

제2도는 본 발명에 따른 타이밍도.

제3도는 본 발명에 따른 필설 설명 예시도.

* 도면의 주요부분에 대한 부호의 설명

10 : 아나로그/디지탈변환기 20,30 : 제1,2지연회로

50,70 : 제3,4지연회로 40 : 가산기

80 : 제5지연회로 90,91 : 제1,2비교기

92 : 드레쉬 홀드제어부 93 : 멀티플렉셔

본 발명은 디지탈 이미지 프로세싱(Digital Image Processing)의 아나로그/디지탈(Amalog To Digital)변환에 관한 것으로서, 특히 디지탈 신호로 변환하기전 발생된 입력신호의 잡음이나 디지탈 신호로 변환하는 과정에서 발생된 잡음을 예측부호에 의한 신호간의 상관관계를 이용하여 오차를 교정할 수 있는 아나로그/디지탈 변환기의 디지탈 데이타 오차 보정회로에 관한 것이다.

현재 전자 통신기술의 발전은 데이타의 저장과 전송방식에 있어서 커다란 변혁을 가져왔다. 즉, 생각할수도 없을 정도로 많은 정보를 저장할 수 있으며, 상기 정보는 컴퓨터 등에 의해 디지탈 신호로 처리를 한후 다양한 형태의 정보로 만들어 낼수가 있다.

일반적으로 신호를 디지탈 처리하기 위해서는 아나로그의 오디오나 비디오 신호를 디지탈 신호로 변환하여야 하여, 상기 변환된 디지탈 신호를 소정 메모리에 일시 저장하여 실시간(Real Time)으로 처리하거나 많은 데이타를 저장하였다가 정지화상(Still Image)으로 복원시키기도 한다.

따라서 복원시 화상의 해상도나 음(Tone)의 재생력을 우수하게 하기 위해 디지탈 신호로 변환하는 과정에서 에러교정 기술이나 부호 논리기술로 에러를 정정했었다. 즉, 변환부호화나 예측부호화로 데이타를 압축하는 과정에서 화상의 중복성(Redundancy)이 제거되어, 데이타 정보량이 적어지므로 최소한의 에러교정만 수행하여 왔었다.

그러나 실제로 아나로그 입력신호에 일어나는 펄스잡음에 대해 아나로그/디지탈 변환시 에러교정하는 예는 없었으며, 펄스잡음이 발생되면 잡음이 발생된 상태로 원신호와 같이 디지탈 데이타로 변환하여 사용해 왔었다.

최근에 오차보정을 하려는 노력이 시도되고 있으나 이는 아나로그/디지탈 변환기를 원하는 m비트 수만큼 사용하고 있다. 하지만 이 방법도 근본적인 해결책은 되지 못하였다.

띠라서 본발명의 목적은 간단한 지연소자를 이용하여 소정지연하고 원신호와 가산하여 신호 예측을 한후 비교하여 검출값에 의해 노이즈가 없는 정확한 디지탈 신호를 선택하도록 고정하는 회로를 제공함에 있다.

상기 목적을 수행하기 위한 본 발명은 아나로그 신호에서 디지탈 신호로 변환된 신호를 소정 지연하는 지연수단과, 상기 지연수단의 지연된 출력과 아나로그 디지탈 변환기의 출력을 가산한 후 쉬프트하여 상관관계에 따른 인접신호에서 신호를 예측하는 신호예측 수단과, 상기 지연수단과 신호예측 수단의 출력을 각각 지연하여 두 신호를 비교하는 수단과, 상기 비교수단의 출력과 노이즈 레벨 기준신호를 비교하여 비교된 출력에 의해 제어신호를 발생한 후 정확한 디지탈 신호를 선택 출력하는 신호선택 수단으로 구성됨을 특징으로 한다.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.

제1도는 본 발명에 따른 회로도로서, 입력만(In)으로 입력되는 아나로그 신호를 샘플링 주파수단(11)의 4fsc샘플링 신호에 따라 샘플링 앤드 홀드하고 양자화하여 디지탈 신호로 변환하기 위한 아나로그/디지탈변환기(10)와, 상기 아나로그/디지탈 변환기(10)의 출력 디지탈 데이타[M(n+1)]를 클럭단(12)의 4fsc신호에 따라 래치에 의해 지연하여 제1데이타[M(n)]로 출력키 위한 제1지연회로(20)와, 상기 제1지연회로(20)의 출력 제1데이타[M(n)] 상기 클럭단(l2)의 4fsc신호로 래치에 의해 지연하여 제2데이타[M(n-1)]를 출력키 위한 제2지연회로(30)와, 상기 아나로그 디지탈 변환기(10)의 출력데이타[M(n+1)]와 상기 제2지연회로(30)의 출력 제2데이타[M(n-1)]의 각각으로부터 상위 n비트와 하위 n비트씩 분리하여 제1,2전가산기(ADD1,ADD2)에서 전가산하는 가산기(40)와, 상기 n비트는 4비트 정도가 된다.

상기 가산기(40)의 제1,2전가산기(ADD1,ADD2)에서 전가산된 데이타로부터 최하위 비트는 버리고 캐리단(C1)의 출력을 포함하여 상기 클럭단(12)의 4fsc신호에 따라 래치하여 지연하되 상기 가산기(40)의 출력이 1/2이 되도록 하는 제5지연회로(80)와, 상기 제2지연회로(20)의 제1데이타[M(n)]를 클럭단(l2)의 4fsc신호에 따라 래치에 의해 지연하여 제2데이타[M(n-1)]로 출력키 위한 제3지연회로(50)와, 상기 제3지연회로(50)의 출력 제2데이타[M(n-1)]를 클럭단(12)의 4fsc신호에 따라 래치에 의해 지연하여 제3데이타[M(n-2)]로 출력키 위한 제4지연회로(70)와, 상기 제4,5져연회로(70,80)의 각 출력데이타를 버퍼(B1,B2)에서 각 최상위 비트(MSB)만 반전시키고 다른 비트의 데이타는 그대로 버퍼링하는 버퍼(B1,B2)와, 상기 버퍼(B1,B2)의 출력을 각 4비트씩 나누어 각 상위 4비트를 가산하는 제3전가산기(ADD3)와, 상기 버퍼(B1,B2)의 각 하위 4비트를 가산하는 제4전가산기(ADD4)와, 상기 제3전가산기(ADD3)의 가산후 발생되는 캐리단(ca)의 출력이 있을시 인버터(N1)에서 반전하여 인가되는 제어신호에 의해 상기 제3,4전가산기(ADD3, ADD4)의 출력을 전송버퍼링하는 전송버퍼(BT)와, 상기 제3전가산기(ADD3)의 가산후 발생되는 캐리단(ca)의 출력이 없을시 상기 제3,4전가산기(ADD3,ADD4)의 출력을 래치하여 출력하는 래치회로(LAT)와, 잡음신호에 의해 에러로 인식하기 위한 기준값을 제공하는 드레쉬 홀드제어부(92)와, 상기 버퍼(B1, B2), 제3,4전가산기(ADD1, ADD2) 래치회로(LAT), 전송버퍼(BT)는 제 1비교기(90)에 대응하는 것으로 상기 제4,5지연회로(70,80)의 출력을 절대값으로 변환한 후 양 입력의 합에 따른 상관관계에 따라 차분을 출력하도록 되어 있다.

상기 제1비교기(90)의 전송버퍼(BT) 또는 래치회로(LAT)의 양 데이타 차분의 데이타와 상기 드레쉬 홀드제어부(92)의 출력을 비교하는 제2비교기(91)와, 상기 제2비교기(91)의 출력에 따라 상기 제4,5지연회로(70,80)의 출력을 선택하는 멀티플랙셔(90)로 구성되어 있다.

제1-5지연회로(20,30,50,70,80)와 래치회로(LAT)는 TTL소자로 74 LS 373 정도이면 충분해지고, 제1-4전가산기(ADD1-ADD4)는 74 LS 283을 사용하고, 제2비교기(91)는 메그니튜드 비교기로 74 LS 682이며, 전송버퍼(BT)는 74 LS 244정도이면 원하는 본 발명의 목적 실현을 위한 동작 특성을 얻어낼 수 있다. 드레쉬 홀드제어부(92)는 에러신호 잡음의 오차분에 대해 어느정도를 에러로 인식할 것인가를 설정하여 두웠으며, 아나로그/디지탈 변환기(10)의 샘플링 주파수단(11)의 샘플링 주파수는 4fsc(fsc 칼라 3.58KHz)로 통상적으로 많이 적용되는 방식으로 본 발명에서는 실시예로 한 주파수이며, 샘플링 주파수를 크게할 수 있다.

제2도는 본 발명에 따른 동작 타이밍도로서, (2a)는 디지탈화된 데이타 파형도이고, (2b)는 출력단(12)의 클럭주파수인 상기 4fsc에 해당된다.

제3도는 본 발명에 따른 픽설 설명 예시도이다.

따라서 본 발명의 구체적 실시예를 제1도-제3도를 참조하여 상세히 설명하면, 본 발명의 실시예는 비디오 신호처리에 대한 것을 예를들어 설명한다.

아나로그/디지탈 변환기(10)의 입력단(In)에는 아나로그 신호를 처리하는 TV,VTR, 비디오 카메라 등의 어떤 것이던지 연결할 수 있다.

따라서 상기 아나로그 비디오 신호를 아나로그/디지탈 변환기(10)의 입력으로 받아 샘플링단(11)의 4fsc의 샘플링 주파수에 의해 샘플링 앤드 홀드한 후 양자화하여 8비트의 디지탈 데이타로 변환되어 출력된다.

상기 아나로그/디지탈 변환기(10)의 출력 디지탈 데이타를 클럭단(12)의 4fsc의 클럭에 따라 제1지연회로(20)의 인에이블 래치단(C)으로 인가되어 래치할시 1픽설 지연되어 제1데이타[M(n)]로 출력된다.

즉, 제2도(2a)와 같이 이전데이타가 [M(n+1)]이라면 (2b)신호에 따라 제1지연회로(20)에서 래치할시 1회 지연된 데이타[M(n-1)]로 발생됨을 알수 있다.

상기 지연된 제1데이타[M(n)]를 클럭단(12)으로 계속 입력되는 클럭신호에 따라 제2,3지연회로(30,50)에서 각각 래치되어 지연되면 (23a)와 같이 제2데이타[M(n-1)]형태로 출력되어 가산기(40)와 제4지연회로(70)에 입력된다. 상기 가산기(40)는 상기 아니로그/디지탈 변환기(10)의 제2데이타[M(n)+1)]와 상기 제3지연회로(50)의 출력인 제2데이타[M(n-1)]를 합하면 하기 (1)식과 같이 된다.

ADD=M(n +1) +M (n -1)

*ADD(가산기 출력) =M(n+1) +M(n+1) ………………………… (1)

상기 가산기(40)의 가산과정을 구체적으로 기술하면, 상기 가산기(40)의 제1,2전가산기(ADD1,ADD2)는 74 LS 283으로 구성되어 있고, 상기 제2지연회로(30)의 제2데이타[M(n-1)]중 상위 4비트를 제1전가산기(ADD1)에 입력하고, 하위 4비트를 제2전가산기(ADD2)에 입력시킨다. 그리고 상기 아나로그/디지탈변환기(10)의 출력데이타[M(n+1)]중 상위 4비트를 제1전가산기(ADD1)에 입력하고 하위 4비트를 제2전가산기(ADD2)에 입력하여 상기 제1,2전가산기(ADD1,ADD2)에서 각각 가산한다.

상기 가산기(40)에서 가산시 전체 가산값을 1/2로 나누기 위해 제2전가산기(ADD2)의 최하위 비트는 사용을 하지 않고, 두번째 비트부터 사용도륵 하되 제1전가산기(ADD1)의 캐리출력단(C1)의 출력을 사용토록 한다.

따라서 제2전가산기(ADD2)의 출력단(∑2-∑4)과 제1전가산기(ADD1)의 출력단(∑1-∑4)과 캐리출력단(C1)을 제5지연회로(8)의 입력단(1D-8D)에 대응되게 접속하여 가산기(40)의 출력을 제5지연회로(80)에서 클럭단(2)의 클럭에 따라 래치하여 지연한 값이 자동적으로 1/2이 되도록 한다.

예를들어 제1,2전가산기(ADD1,ADD2)의 출력단(∑1-∑4)의 출력이"110"이고, 캐리출력단(C1)이 "0"일때 상기 00000110의 값은 "6"되나, 여기서 최하위 비트 "0"를 버리고 캐리출력단(C1)의 "0"를 더하면 00000011이 되어 이때의 값은 "3"이 되어 6을 2로 나눈 처리와 같다. 즉 가산기(40)의 출력값을 1/2로 한것과 같으므로 쉬프트 레지스터에서 하기예와 같이 좌로 1회 쉬프팅하여 출력한 값이 된다.

예) 0010=6 …… 쉬프트 전

0011=3 …… 우 쉬프트 후

한편, 상기 제 1지연회로(20)의 출력인 제1데이타[M(n)]를 제 3지연회로(50)에서 클럭단(12)의 4fsc에 따라 1픽설 래치 지연하면 상기 제2지연회로(30)의 출력과 같이 제2데이타[M(n-1)]로 출력되어 제4지연회로(70)입력된다. 그리고 상기 제4지연회로(70)에서도 클럭만(12)의 4fsc클럭에 따라 래치 지연하면 제3 데이타[M(n-2)]로 출력된다.

결론적으로 제4,5지연회로(70,80)의 각 출력은 상기 제1지연회로(20)의 제2데이타[M(n)]로부터 지연시간은 같게된다. 왜냐하면 제1지연회로(20)의 출력으로부터 제2,5지연회로(30,50)에 의한 2회 지연과, 제3,4지연회로(50,70)에 의한 2회 지연이므로 지연시간은 같게된다.

이는 제3도를 참조하여 상세히 설명하면 가산기(40)에서 픽설(3A)와 픽설(3C)의 값을 가산하여 1/2한후 중간값인 [M(n)]에 대응되는 픽설(3B)의 값을 얻어 결국 제2,5지연회로(30,50)에 의한 2회 지연값을 얻어내어 신호예측을 하며 그리고 상기 제1지연회로(20)의 제1데이타[M(n)]의 원신호 값을 제3,4지연회로(50,70)에서 2회 지연하여 양 데이타의 지연값이 같도록 한다.

그리고 상기 제4,5지연회로(70,80)의 출력값은 라인(I,H)을 통해 멀티플렉셔(93)의 입력단에 대기상태로 있게된다.

한편 상기 제4,5지연회로(70,80)의 각 출력을 버퍼(B1,B2)에 입력하여 상기 제4,5지연회로(70,80)에서 출력되는 각 최상위 비트(MSB)을 반전하고, 그외 비트들은 버퍼링하여 각 출력데이타를 각각 4비트씩 나누어 버퍼(B1)(B2)의 상위 각 4비트를 제3전가산기(ADD3)에 입력하여 가산하고, 버퍼(B1,B2)의 하위각 4비트를 제4전가산기(ADD4)에 입력하여 가산한다. 상기 제3,4전가산기(ADD3,ADD4)의 가산된 출력중 상기 제3전가산기(ADD3)의 가산에 따라 캐리출력단(ca)으로 "하이"로 캐리가 발생시 인버터(N1)를 통해 "로우"가 되어 전송버퍼(BT)를 인에이블하여 상기 제3,4전가산기(ADD3,ADD4)의 출력을 버퍼링한후 출력시키며, 캐리출력단(ca)에서 캐리가 없는 상태의 "로우"로 발생시 상기 래치(LAT)를 제어하며 상기 제3,4전가산기(ADD3,ADD4)의 가산된 양 입력의 +,-관계없이 차분의 데이타가 출력된다.

상기 래치회로(LAT) 또는 전송버퍼(BT)의 출력을 제2비교기(91)에서 드레쉬 홀드제어부(92)에서 설정되는 기준값과 비교하는데, 상기 제2비교기(91)는 74 LS 682로 메그니튜드 비교로서 입력되는 양 8비트를 비교하도록 되어 있으며, 상기 드레쉬 홀드제어부(92)에서 발생되는 기준값은, 어느 정도 이하에서 잡음이 입력되더라도 잡음이 없는 신호로 간주되며, 소정값 이상일때 에러로 인정하여 이에 따라 제2비교기(91)에서 상기 제4,5지연회로(70,80)의 출력을 멀티플렉셔(93)에서 선택하도록 제어신호를 발생한다.

즉, 상기 제2비교기(91)은 래치회로(LAT) 또는 전송버퍼(BT)의 값이 클때 제2비교기(91)의 출력단(A＞B)은 "로우"가 되어 상기 제4지연회로(70)의 출력을 선택토록 멀티플렉셔(93)를 스위칭하여 라인(H)과 연결된다. 그러나 드레쉬 홀드제어부(92)의 값이 클때 상기 제2비교기(91)의 출력단(A＞B)이 "하이"가 되어 상기 제5지연회로(80)의 출력을 선택토록 멀티플렉셔(93)를 스위칭하여 라인(I)와 연결시킨다.

상술한 바와같이 인접신호간의 상관관계에 따른 신호 예측회로와 드레쉬 홀드 레벨 조정으로 원신호인 아나로그 신호에 잡음이 발생하더라도 디지탈화하여 변환된 데이타로부더 오차를 교정하므로 원래 신호에 가까운 충실한 디지탈 신호를 얻는 이점이 있다.

Claims (2)

1. 아나로그/디지탈 변환기의 디지탈 데이타 처리회로에 있어서, 입력단(In)으로 입력되는 아나로그 신호를 샘플링 주파수단(11)의 4fsc샘플링 신호에 마라 샘플링 앤드 홀드하고 양자화하여 디지탈 신호로 변환하기 위한 아나로그/디지탈 변환기(10)와, 상기 아나로그/디지탈 변환기(10)의 출력 디지탈 데이타[M(n+1)]를 클럭단(12)의 4fsc신호에 따라 래치에 의해 지연하여 제1데이타[M(n)]로 출력키 위한 제1지연회로(20)와, 상기 제1지연회로(20)의 출력 제1데이타[M(n)] 상기 클럭단(12)의 4fsc신호로 래치에 의해 지연하여 제2데이타[M(n-1)]를 출력키 위한 제2지연회로(30)와, 상기 아나로그 디지탈 변환기(10)의 출력데이타[M(n)+1)]와 상기 제2지연회로(30)의 출력 제2데이타[M(n-1)]의 각각으로부터 상위 4비트와 하위 4비트씩 분리하여 제1,2전가산기(ADD1,ADD2)에서 전가산하는 가산기(40)와, 상기 가산기(40)의 제1,2진가산기(ADD1,ADD2)에서 전가산된 데이타로부터 최하위 비트는 버리고 캐리단(C1)의 출력을 포함하여 상기 클럭만(12)의 4fsc신호에 따라 래치하여 지연하되 상기 가산기(40)의 출력이 l/2이 되도록 하는 제5지연회로(80)와, 상기 제2지연회로(20)의 제1데이타[M(n)]를 클럭단(12)의 4fsc신호에 따라 래치에 의해 지연하여 제2데이타[M(n)-1)]로 출력키 위한 제3지연회로(50)와, 상기 제3지연회로(50)의 출력 제2데이타[M(n-l)]를 클럭단(12)의 nfsc신호에 따라 래치에 의해 지연하여 제3데이타[M(n-2)]로 출력키 위한 제4지연회로(70)와, 상기 제4,5지연회로(70,80)의 각 출력데이타를 입력하여 상관관계에 따라 양 신호의 차분을 절대값으로 출력하는 제1비교기(90)와, 상기 제1비교기(90)의 양 데이타 차분의 데이타와 상기드레쉬 홀드제어부(92)의 출력을 비교하는 제2비교기(91)와, 상기 제2비교기(91)의 출력에 따라 상기 제4,5지연회로(70,80)의 출력을 선택하는 멀티플렉셔(90)로 구성됨을 특징으로 하는 아나로그/디지탈 변환기의 디지탈 데이타 오차 보정회로.
2. 제1항에 있어서, 제1비교기(90)가 상기 제4,5지연회로(70,80)의 각 출력데이타를 버퍼(B1,B2)에서 각 최상위 비트(MSB)만 반전시키고 다른 비트 데이타는 그대로 버퍼링하는 버퍼(B1,B2)와, 상기 버퍼(B1,B2)의 출력을 각 4비트씩 나누어 각 상위 4비트를 가산하는 제3전가산기(ADD3)와, 상기 버퍼(B1,B2)의 각 하위 4비트를 가산하는 제4전가산기(ADD4)와, 상기 제3전가산기(ADD3)의 가산후 발생되는 캐리단(ca)의 출력이 있을시 인버터(N1)에서 반전하여 인가되는 제어신호에 의해 상기 제3,4전가산기(ADD3,ADD4)의 출력을 전송 버퍼링하는 전송버퍼(BT)와, 상기 제3전가산기(ADD3)의 가산후 발생되는 캐리단(ca)의 출력이 없을시 상기 제3,4전가산기(ADD3,ADD4)의 출력을 래치하여 출력하는 래치회로(LAT)로 구성됨을 특징으로 하는 아나로그/디지탈 변환기의 디지탈 데이타 오차 보정회로.

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