KR950003020B1 - 적응 델타 변조회로 - Google Patents

Abstract

내용 없음.

Description

적응 델타 변조회로

제1도는 일반적인 적응 델타 변조회로의 블럭도이다.

제2도는 제1도에 나타낸 스텝크기 조정회로, 가산기 및 레지스터의 상세블럭도이다.

제3도는 제2도에 나타낸 유사 비트 검출회로(10)의 상세 회로도이다.

제4도는 제2도에 나타낸 조정회로의 조정회로(13)의 회로도이다.

제5도는 제2, 3, 4도에 나타낸 회로의 동작을 설명하기 위한 동작 타이밍도이다.

본 발명은 적응 델타 변조회로에 관한 것으로, 특히 적응적으로 스텝크기를 변화하는 적응 델타 변조회로에 관한 것이다.

일반적으로 아날로그 신호를 디지탈 신호로 변조하는 방법에는 펄스폭 변조와 델타 변조방법이 있다. 펄스폭 변조방법은 아날로그 신호를 그 신호의 크기에 따라 소정 비트로 나타낸다. 델타 변조방법은 아날로그 신호를 그 이전신호의 크기와 비교하여 그 이전신호보다 큰가, 작은가에 따라 1 또는 0의 1비트 신호를 나타낸다. 종래의 델타 변조방법은 제1도에 나타낸 것과 같이 스텝 크기는 입력신호가 급격히 증가, 감소하는 구간에서도 일정하다. 따라서, 입력신호가 급격히 변하는 구간에서는 경사 과부하나 과소부하에 의해서 출력신호가 왜곡되며, 입력신호가 완만히 변화하는 구간에서는 노이즈가 심하다. 또한, 제2도에 나타낸 적응 델타 변조에 있어서도 1비트로 코딩딘 데이타 스트림(stream)을 검사하여 수개의 정해진 스텝 크기를 곱하여 출력신호가 입력신호 패턴을 따라 가도록 해준다. 그러나, 입력신호가 급격히 변화하는 구간에서는 적응출력에 노이즈가 포함되며, 결과적으로 왜곡이 심해진다. 다시 말해서, 스텝크기가 수개로 한정되어 있으므로 적응속도가 입력신호가 변화하는 구간마다 일정하다.

본 발명의 목적은 노이즈나 경사 과부하에 의한 적응 출력신호의 왜곡을 최소화하기 위해서 적응속도를 현재 스텝크기의 위치에 따라 변화하도록 하는 개선된 적응 델타 변조회로를 제공하는데 있다.

이와같은 목적을 달성하기 위한 본 발명의 적응 델타 변조회로는 아날로그 신호와 궤환되는 신호를 입력하여 크기를 비교하여 부호화된 디지탈 신호를 출력하는 비교수단(1); 제1신호(BRCK)에 응답하여 데이타 신호를 입력하고 이전비트의 신호와 같은지 다른지를 검출하기 위한 유사비트 검출회로(10), 상기 유사비트 검출회로(10)의 출력신호를 입력하고, 제2, 3, 4신호(LSEN, MSEN, DEN)에 응답하는 조정회로(14), 상기 조정회로(14)의 출력신호를 입력하여 가산하기 위한 제1가산기(18), 상기 조정회로(14)의 출력신호와 상기 제1가산기(18)의 출력신호를 입력하여 가산하는 제2가산기(20), 상기 제1가산기(18)와 제2가산기(20)의 출력신호를 제5신호(TCK)에 응답하여 일시적으로 저장하기 위한 래치(21), 상기 래치(21)의 출력신호를 제6신호(DCK)에 응답하여 저장하고 그 출력신호를 반전하여 상기 제2가산기(20)에 입력하고 제4신호(DEN)에 응답하여 반전하여 상기 제1가산기(18)에 입력하는 제1레지스터(13), 상기 래치(21)의 출력신호를 상기 제6신호(PRE)에 응답하여 저장하고 상기 조정회로(14)에 입력하고 제2신호(MSEN)에 응답하여 반전하여 상기 제1가산기(18)에 입력하는 제2레지스터(MREG), 상기 래치(21)의 출력신호를 상기 제6신호(PRE)에 응답하여 저장하고 제3신호(LSEN)에 응답하여 상기 제1가산기(18)에 입력하는 제3레지스터(LSCK)를 구비한 스텝크기 조정수단(2, 3, 4); 및 상기 스텝크기 조정수단으로부터의 조정된 디지탈 신호를 아날로그 신호로 변환하는 디지탈/아날로그 변환수단(5)을 구비한 것을 특징으로 한다.

첨부된 도면을 참고로 하여 본 발명의 적응 델타 변조회로를 설명하면 다음과 같다.

제1도는 적응 델타 변조회로의 블럭도이다.

제1도에 있어서, 적응 델타 변조회로는 아날로그 입력신호와 그 이전의 아날로그 입력신호를 비교하여 부호화된 데이타를 출력하는 비교기(1), 상기 비교기(1)로부터의 1비트 신호를 이용하여 스텝크기를 조절하는 스텝크기 조정회로(2), 상기 스텝크기 조정회로(2)로부터의 신호와 그 이전의 적응 출력 데이타가 저장된 레지스터(3)로부터의 신호를 가산하는 가산기(4), 상기 가산기의 적을 출력신호를 저장하는 레지스터(3), 상기 레지스터(3)에 저장된 디지탈 신호를 아날로그 신호로 변환하여 상기 비교기(1)에 입력하는 디지탈-아날로그 변환기(5)로 구성되어 있다. 상기 시스템은 적응 델타 변조회로의 엔코딩 시스템을 나타내는 것이고, 상기 시스템을 역으로 수행하면 디크딩 시스템이 된다.

제2도는 제1도에 나타낸 스텝크기 조정회로(2), 가산기(4) 및 레지스터(3)을 본 발명의 방법에 따라 구성한 것을 나타내는 것이다.

제2도의 회로구성을 설명하기 전에 본 발명에 따른 스텝크기 조절방법을 설명하면 다음과 같다.

먼저, 스텝크기의 최대치(δmax)는 127로 하고 최소치(δmin)은 1로 정하였다. 적응방법은 먼저 스텝크기(δ(n))을 계산하고, 그 다음 적응출력(y(n))을 계산한다. 스텝크기(δ(n))의 계산은 다음 식에 의해서 정해진다.

여기에서, α(n)은 연속해서 입력되는 세개의 데이타가 모두 같으면 0이고, 하나라고 상이하면 1로서 나타낸다.

상기 식(1)에 따라 계산한 후에, 중간값(M)을 정한다.

다음식으로, 스텝크기δ(n)을 정한다.

δ(n)=M-δt(n)/128 ……………………………………………………(3)

상기식(2)을 계산한 후, 적응출력 y(n)을 계산한다.

y(n)=y(n-1)+δ(n)×(n)……………………………………………(4)

여기에서, x(n)은 현재 심플링된 데이타가 0이냐 1이냐에 따라 +1과 -1로 결정된다.

이제, 상기 알고리즘에 따른 구성을 설명하기로 하자.

제2도에 있어서, 스텝크기 조절회로(2)는 데이타 입력신호(DIN : data input)를 입력하여 비트 레이드 클럭신호(BRCK : Bit Rate Clock)에 의해 입력되어지는 2개의 데이타가 동일한가 상이한가를 매 샘플링주기마다 검출하여 유사 비트 검출신호(α(n))를 출력하는 유사비트 검출회로(10), 프리세트 신호(PRE)에 의해서 프리세트되고 클럭신호(MREG)에 응답하여 14비트 8t(m)데이타를 7비트씩 나누어서 최상위 7비트를 저장하는(11), 프리세트 신호(PRE)에 의해서 프리세트되고 클럭신호(LSCK)에 응답하여 레지스터(MREG)하위 7비트를 저장하는 레지스터(LREG)(12), 프리세트 신호(PRE)에 의해서 프리세트되고 데이타 클럭신호(DCK)에 응답하여 10비트의 적응출력신호(Y(n))를 저장하는 레지스터(DREG)(13), 상기 레지스터(MEEG)(11)의 7비트 출력신호, 유사비트 검출회로(α(n)). 데이타 인에이블 신호(DEN), 상위 7비트 인에이블 신호(MSEN), 하위 7비트 인에이블 신호(LSEN), 데이타 입력신호(DIN) 및 캐리 비트 신호(C7)를 입력하여 소정값을 출력하는 조정회로(14)와 상기 상위 7비트 인에이블 신호(MSEN), 상기 하위 7비트 인에이블 신호(LSEN) 또는 데이타 인에이블 신호(DEN)에 응답하고 멀티플렉서(multiplexer)(15, 16, 17)에 의해서 반전된 7비트의 신호를 입력단자들(A6:0)로 입력하고 상기 조정회로(14)의 출력신호들은 입력단자들(B6:0)로 입력하고 조정회로(14)로부터의 캐리신호를 캐리신호단자(C0)에 입력하여 가산하고 계산결과 출력되는 캐리신호(C7)를 조정회로(13)에 출력하는 가산기(18), 인버터(19)에 의해서 반전된 레지스터(DREG)(13)의 상위 3비트 신호는 입력단자들(A9:7)에 입력하고 조정회로(14)로부터의 상위 3비트 신호를 입력단자들(A9:7)에 입력하고 조정회로(14)로부터의 상위 3비트 신호를 입력단자들(B9:7)에 입력하여 가산하는 가산기(20), 순간적인 클럭신호(TCK : Temporary Clock)에 의해서 상기 가산기들(18, 20)의 출력신호를 일시적으로 저장하고 저장된 신호를 레지스터들(MREG, LREG, DREG)(11, 12, 13)에 출력하는 일시적인 데이타 저장래치(TLATCH ; Temporary Latch)(21, 22)로 구성되어 최종적으로 레지스터(DREG)(13)를 통하여 적응 출력신호(y(n))를 출력한다.

제3도는 제2도에 나타낸 유사비트 검출회로(10)의 상세회로도이다.

제3도에 있어서, 3개의 플립플롭들(30, 31, 32)의 클럭신호단자(C)에 비트 레이트 클럭신호(BRCK ; BitRate Clock)를 연결하고 데이타 입력신호(DIN)가 플립플롭(30)의 데이타 입력신호(DIN)가 플립플롭(30)에 데이타 입력신호(D)에 인가되고 각 플립플롭의 출력단자(Q)가 다음단의 데이타 입력신호(D)에 연결되는 동시에 EXNOR게이트(33)의 입력단자들에 연결되고 리세트신호(RESET)가 플립플롭들(30, 31, 32)의 리세트 신호단자(RE)에 인가되어 구성되어 있다.

리세트신호(RESET)에 의해서 각 플립플롭들(30, 31, 32)이 리세트되고 난 후 비트 레이트 클럭신호(BRCK)가 인가되면, 데이타 입력신호단자(DIN)를 통하여 데이타가 순서대로 쉬프트되면서 출력단자(Q)를 통하여 출력된다. 만일 입력되는 3개의 데이타가 동일하면, (즉, b(n)=b(n-1)=b(n-2)) 유사비트 검출신호(α(n))(즉, EXNOR게이트(33)의 출력신호)는 "1"이 된다.

제4도는 제2도에 나타낸 구체적인 실시예의 조정회로(13)를 나타내는 것이다.

제4도에 있어서, 클럭신호단자(C)에 인가되는 클럭신호(TCK)에 응답하여 데이타 입력단자(I)를 통하여 캐리신호(C7)를 저장하고 출력단자(0)를 통하여 출력되는 레지스터(34), 클럭신호단자(C)에 상기 하위 비트 클럭신호(LSCK)에 응답하여 상기 레지스터(34)의 출력신호를 데이타 입력단자(I)를 통하여 저장하고 출력단자(0)를 통해서 출력하는 레지스터(35)로 구성되어 있다. 그리고 상기 레지스터(35)의 출력신호와 상위비트 인에이블 신호(MSEN)를 입력하는 NAND게이트(36), 유사비트 검출회로(δ(n))와 하위비트 인에이블 신호(LSEN)를 입력하는 NAND(37), 데이타 입력신호(b(n))와 데이타 인에이블 신호(DEN)를 입력하는 NAND게이트(38), 상기 NAND게이트들(36, 37, 38)의 출력신호를 입력하고, 상기 가산기(19)의 입력단자(B9:7) 및 캐리단자(C0)로 출력하는 NAND게이트(39)로 구성되어 있다. 그리고, 상위비트 인에이블 신호(MSEN)에 응답하여 유사비트 검출회로(δ(n))를 상기 가산기(17)의 입력단자(B6:0)에 입력하는 인버터들(40, 41, …, 42, 43), 데이타 입력신호(b(n))와 인버터(44)에 의해서 반전된 데이타 인에이블 신호(DEN)를 논리합하는 OR게이트(45), 반전 상위비트 인에이블 신호(MSEN)에 응답하여 상기 OR게이트(45)의 출력신호와 상기 레지스터(11)로부터의 비트신호들(MSREG 6:1)을 각각 배태논리곱하는 EXNOR게이트들(46, …, 47), 상기 레지스터(11)로부터의 비트신호들(MSREG 6:1)과 데이타 인에이블 신호(DEN)를 논리곱하는 AND게이트(48), 상기 레지스터(11)로부터의 비트신호(MSREG0)와 상기 AND게이트(48)의 출력신호를 입력하는 NOR게이트(49), 상기 NOR게이트(49)의 출력신호와 상기 OR게이트(45)의 출력신호를 입력하여 상기 가산기(17)의 입력단자(B0)로 출력하는 EXNOR게이트(50)로 구성되어 있다.

제5도는 제2, 3 및 제4도에 나타낸 회로의 동작을 제어하는 타이밍을 나타내는 것이다. 프리세트 신호(PRESET)가 "하이"레벨일 때, 레지스터들(DREG, MREG, LREG)(11, 12, 13)은 프리세트된다. δt(n)을 저장하는 레지스터(MREG, LREG)(11, 12)는 총 14비트로 7비트씩 나누어 계산한다. 하위비트 인에이블 신호(LSEN)가 "하이"레벨일 때 먼저, 하위 7비트에 대한 계산을 수행하고 그 결과와 캐리신호(C7)가 각 일시저장 레지스터(TLATCH)(21)와 조정회로내의 레지스터(34)에 저장된다. 이들은 클럭신호(LSCK)에 의해 각각 레지스터(LREG, CREG)(12, 35)에 저장된다. 상위 비트 인에이블 신호(MSEN)가 "하이"레벨일 때 하위 7비트를 계산하여 생긴 캐리신호(C7)를 가산기(17)의 캐리신호단자(C0)로 가게함으로써 상위 7비트 계산시 하위 3비트의 결과를 반영시킨다. 상위 7비트 계산을 상위비트 인에이블 신호(MSEN)가 "하이"레벨일 때 레지스터(MREG)값이 인버터(15)를 통해서 가산기(17)의 입력단자(A6:0)에 입력되고 가산기(19)의 캐리신호(C7)가 레지스터들(34, 35)와 NAND게이트(36)을 통하여 가산기(17)의 캐리신호단자(C0)에 입력된다. 가산기(17)의 입력단자(A6:0)에 입력되는 상위 7비트 신호와 캐리신호(C7) 및 조정회로에서 온 가산기(17)의 출력신호는 하위 7비트 계산시와 마찬가지로 클럭신호(TCK)에 의해 레지스터(TLATCH)(21)와 조정회로내의 레지스터(34)에 입력된다. 그 뒤 클럭신호(MSCK)에 의해 레지스터(TLATCH)(21)의 값이 레지스터(MREG)(1)에 저장되면 δt(n)의 계산은 종료된다. 여기에서, 조정회로내의 일시 저장래치에 저장된 캐리신호는 클럭신호(LSCK)가 발생치 않음으로 인해서 무시된다. 유사비트 검출신호(α(n))가 "0"이냐, "1"이냐에 따라 달라지는 계산을 조정회로(13)내에서 조정한다. 상기 δt(n)값을 검사하여 중간값(M)을 결정하고 그 뒤 최종적으로 입력신호(b(n))에 따른 스텝크기(δ(n))이 결정된다. 스텝크기(δ(n))이 결정되면 현재 샘플링된 비트값을 검사하여 데이타 신호(b(n))이 "0"이냐 "1"이냐에 따라 적응출력(y(n))을 구하는 파라메타(x(n))은 각각 +1과 -1로 결정된다. 상기 중간값(M), 스텝크기(δt(n)), 적응출력(y(n))을 구하는 동작은 동시에 수행하는데, 이는 상위비트 인에이블 신호(MSEN)가 "하이"레벨인 구간에서 조정회로(13)내의 AND게이트(48)로 중간값(M)을 결정하고, 또 데이타 입력(b(n))에 따라 파라메타(x(n))이 결정되며 가산기(17, 19)에 의해 적응출력(y(n))이 계산된다. 계산된 적응출력(y(n))은 펄스(TCK)에 의해 일시 저장 레지스터(TLATCH)(20, 21)에 저장됨으로써 최종적인 적응출력(y(n))이 계산된다.

본 발명에 따른 적응 델타회로는 첫째, 노이즈나 경사 과부하에 의한 적응 출력신호의 왜곡을 최소화하기 위해서 적응속도를 현재 스텝크기값의 위치에 따라 변화한다. 둘째, 스텝크기가 최소치에서 최대치를 향하여 증가하는 경우, 최소치에서 빠른 속도로 증가하다가 현재의 스텝크기가 최대치의 40%에 도달하면 속도를 늦추어 증가한다. 이때부터 완만한 속도로 증가하다가 최대치의 80%에 도달하면 아주 느린 속도로 스텝크기가 증가한다. 스텝크기가 최대치에서 최소치를 향하여 감소할 때에도 최소치에서 최대치로 증가할 때와 같은 원리로 변하게 하였다. 이렇게 스텝 크기 증가속도를 현재 스텝크기 값이 얼마냐에 따라 변화시킴으로써 원래 신호에 적응 출력이 적응하는 속도를 빨리 할 수 있기 때문에 경사과부하를 줄일 수 있다. 세째, 스텝크기의 갯수를 127개로 하여 최소치를 1로, 최대치를 127로 하였기 때문에 노이즈를 감소시킬 수 있다.

Claims (3)

1. 아날로그 신호와 궤환되는 신호를 입력하여 크기를 비교하여 부호화된 디지탈 신호를 출력하는 비교수단(1); 제1신호(BRCK)에 응답하여 데이타 신호를 입력하고 이전비트의 신호와 같은지 다른지를 검출하기 위한 유사비트 검출회로(10), 상기 유사비트 검출회로(10)의 출력신호를 입력하고, 제2, 3, 4신호(LSEN, MSEN, DEN)에 응답하는 조정회로(14), 상기 조정회로(14)의 출력신호를 입력하여 가산하기 위한 제1가산기(18), 상기 조정회로(14)의 출력신호와 상기 제1가산기(18)의 출력신호를 입력하여 가산하는 제2가산기(20), 상기 제1가산기(18)와 제2가산기(20)의 출력신호를 제5신호(TCK)에 응답하여 일시적으로 저장하기 위한 래치(21), 상기 래치(21)의 출력신호를 제6신호(DCK)에 응답하여 저장하고 그 출력신호를 반전하여 상기 제2가산기(20)에 입력하고 제4신호(DEN)에 응답하여 반전하여 상기 제1가산기(18)에 입력하는 제1레지스터(13), 상기 래치(21)의 출력신호를 상기 제6신호(PRE)에 응답하여 저장하고 상기 조정회로(14)에 입력하고 제2신호(MSEN)에 응답하여 반전하여 상기 제1가산기(18)에 입력하는 제2레지스터(MREG), 상기 래치(21)의 출력신호를 상기 제6신호(PRE)에 응답하여 저장하고 제3신호(LSEN)에 응답하여 상기 제1가산기(18)에 입력하는 제3레지스터(LSCK)를 구비한 스텝크기 조정수단(2,3,4) 및 상기 스텝크기 조정수단으로부터의 조정된 디지탈 신호를 아날로그 신호로 변환하는 디지탈/아날로그 변환수단(5)을 구비한 것을 특징으로 하는 적응 델타 변조회로.
2. 제1항에 있어서, 상기 유사비트 검출회로(10)는 리세트 신호(RESET)를 리세트 단자(RE)에 입력하고 상기 제1신호(BRCK)를 클럭신호 단자(C)에 입력하고 데이타신호(DIN)를 입력하는 데이타 단자(I)를 가진 제1플립플롭(30); 상기 제1플립플롭(30)의 출력신호를 입력하는 데이타 단자(I)를 가진 제2플립플롭(31); 상기 제1플립플롭(31)의 출력신호를 입력하는 데이타 단자(D)를 가진 제3플립플롭(32); 상기 제1,2, 3플립플롭들(30, 31, 32)의 출력신호를 입력하고 3개의 신호가 모두 같을 때 유사비트 검출신호를 출력하는 제1논리수단(33)을 구비한 것을 특징으로 하는 적응 델타 변조회로.
3. 제1항에 있어서, 상기 조정회로(14)는 상기 제5신호(TCK)를 클럭신호 단자에 입력하고 상기 제1가산기(18)의 캐리신호를 입력하는 제4플립플롭(34); 상기 제4플립플롭(34)의 출력신호를 데이타 입력단자(I)에 입력하고 상기 제8신호(LSCK)를 클럭신호 단자(C)에 입력하고 상기 제4플립플롭(34)의 출력단자(0)를 데이타 입력단자(I)에 연결하는 제5플립플롭(35); 상기 제5플립플롭(35)의 출력신호(CREG)와 상기 제3신호(MSEN)를 입력하여 비논리곱하기 위한 제1NAND게이트(36); 상기 유사비트 신호(α(n))와 상기 제2신호(LSEN)를 입력하여 비논리곱하기 위한 제2NAND게이트(37); 상기 데이타 신호(b(n))와 상기 제4신호(DEN)를 입력하여 논리합하기 위한 제3NAND게이트(38); 상기 데이타 신호(b(n))와 상기 반전된 제4신호(DEN)를 입력하여 논리합하기 위한 OR게이트(45); 상기 제1, 2, 3NAND게이트(36, 37, 38)의 출력신호를 입력하여 비논리곱하기 위한 제4NAND게이트(39); 상기 제3신호(MSEN)에 응답하여 상기 유사비트 신호(α(n))를 출력하기 위한 버퍼들(40,41); 상기 제4신호(DEN)에 응답하여 상기 제2레지스터(11)의 출력신호와 상기 OR게이트(45)의 출력신호들을 각각 입력하여 비배타 논리합하기 위한 EXNOR게이트들(46, 47, 50); 상기 제2레지스터(11)의 마지막 비트신호와 상기 제4신호(DEN)를 입력하여 논리곱하기 위한 AND게이트(48); 상기 AND게이트(48)의 출력신호와 상기 제2레지스터(11)의 마지막 비트신호(MSREG0)를 입력하여 비논리합하기 위한 NOR게이트(49) 및 상기 NOR게이트(49)의 출력신호와 상기 OR게이트(45)의 출력신호를 입력하여 비배타 논리합하기 위한 EXNOR게이트(50)를 구비한 것을 특징으로 하는 적응 델타 변조회로.