JPH06208766A - ディジタル記録再生システムにおける直流値計算回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 コードワードのビット数の増減にかかわら
ず、ディジタル記録再生システムのコード変換制御装置
に適用可能にする。 【構成】 マスタクロック信号ＣＬＫ１を入力信号とし
てロードパルスを発生するロードパルス発生器７１と、
マスタクロック信号ＣＬＫ１を入力信号としロードパル
ス発生器７１の出力信号を制御信号とするカウンティン
グ手段７２と、カウンティング手段７２の出力信号を一
時的に貯蔵する第４ラッチ７３と、第４ラッチ７３から
出力される信号を入力信号とする第５ラッチ７５と、第
４ラッチ７３から出力される信号を入力信号としてＣＤ
Ｓの値が０であるかを検出し、第５ラッチ７５に出力す
る検出器７４と、第５ラッチ７５から出力される信号を
一側入力信号として所定の基準値と比較してＣＤＳ計算
結果値を選択手段ＳＷ１に出力する比較器７６よりな
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタル記録再生シス
テムのチャネルコ−ディング方式におけるコ−ド変換制
御装置に適用される直流値計算回路に関する。

【０００２】

【従来の技術】一般に、ディジタル記録再生システムは
印加される情報に対する記録及び再生のためにビデオヘ
ッド及びテ−プ、そしてロ−タリトランス（Rotary Tra
ns）による次のような問題点を解決すべきである。

【０００３】即ち、 １）ロ−タリトランスは直流を通過させないのでディジ
タル信号のＤＣ成分、すなわち二進”１”及び”０”論
理値と表示されるＤＣレベルを遮断する。これはディジ
タル信号が元のＤＣ成分なしに記録されることを意味す
る。

【０００４】２）ビデオヘッド及びテ−プは一定周波数
以上の高周波の場合、各種の損失によりディジタル録画
及び再生が不可能なので最短走行長さが大きくなければ
ならない。

【０００５】３）磁気録画再生系は低周波に対して６ｄ
Ｂ／ｏｃｔ特性を示し、低周波成分を有する信号は記録
が不可能なので最長走行長さを小さくする。

【０００６】４）前記２）、３）に従って記録及び再生
される信号の周波数帯域幅が一定周波数帯域以内に狭く
なければならないので最長走行長さ対最短走行長さ（Ｔ
ｍａｘ／Ｔｍｉｎ）の比が小さくなければならない。

【０００７】５）再生時等化器の設計及び比線形歪曲防
止（ヒステリシス曲線の線形領域はずれを防止）のため
にＤＣレベルの変動を小さくしなければない。

【０００８】

【発明が解決しようとする課題】従って、本発明の目的
は前述した問題点のうちＤＣレベルの変動を小さくさせ
るため、情報語に対して既に設定されている複数のコ−
ドワ−ドのうち前コ−ドワ−ドの直流値による最適のコ
−ドワ−ドが選択されるようにコ−ド変換を制御するコ
−ド変換制御装置においてコ−ドワ−ドのビット数の増
減に問わずディジタル記録再生システムに使える直流値
計算回路を提供することである。

【０００９】

【課題を解決するための手段】前述した目的を達成する
ため、本発明は、以下の構成を備える。すなわち、ディ
ジタル記録再生システムにおいて所定の単位に印加され
る情報語に複数のコ−ドワ−ド（符号語）をマッピング
し記録及び再生に適合したコ−ドワ−ドを選択できるよ
うコ−ド変換を制御するために前記情報語に対応する前
記複数のコ−ドワ−ドのうち前記コ−ドワ−ドの直流値
が陽（＋）のコ−ドワ−ドを貯蔵するための第１貯蔵手
段と、前記コ−ドワ−ドのうち前記直流値が負（−）の
コ−ドワ−ドを貯蔵するための第２貯蔵手段と、前記第
１貯蔵手段または前記第２貯蔵手段から出力される信号
を直列デ−タの形態に変換して出力するための直並列変
換手段と、前記第１貯蔵手段または前記第２貯蔵手段か
ら出力される信号に対して前記直並列変換手段に印加さ
れる信号を選択するための選択手段と、前記直並列変換
手段から出力された信号に対して現在出力されるコ−ド
ワ−ドの前記直流値を計算し前記情報語の次に印加され
る情報語に当たる前記複数のコ−ドワ−ドのうち前記直
並列変換手段に出力したい信号を選択する制御信号を前
記選択手段に出力するための直流値計算回路とを備えた
コ−ド変換制御装置であって、前記直流値計算回路は、
マスタクロック信号に応じて所定値に分周した第２クロ
ック信号及びロ−ドパルスを発生するためのロ−ドパル
ス発生器と、前記ロ−ドパルス発生器から出力される信
号に応じて基準値をロ−ドし、前記直並列変換手段から
出力される直列デ−タに応じてアップ／ダウンカウント
をするためのカウンタ−と、前記カウンタ−でカウント
された値が前記基準値と同じ値であるかを検出する検出
器と、前記検出器により前記基準値と前記カウンタ−で
カウントされた値が同じ場合は、前に入力された値をホ
−ルディングし、前記二つの値が異なる場合は前記カウ
ンタ−でカウントされた値を貯蔵するための第３貯蔵手
段と、前記第３貯蔵器から出力された信号の大きさと前
記基準値との大きさを比較してその結果値を前記選択手
段の動作を制御するための信号として出力する比較器と
を備えることを特徴とする。

【００１０】

【作用】かかる本発明のディジタル記録再生システムに
おいて、チャネルコ−ディング方式により印加される情
報語に対するコ−ドワ−ド変換時、ＣＤＳ（Code Digit
al Sum ）計算のために使われるコ−ドワ−ドのビット
が短くてＣＤＳ計算が容易であり、コ−ドワ−ドのビッ
ト数の増減に問わず使用できる。

【００１１】

【実施例】以下、添付した図面に基づき本発明を詳細に
説明する。

【００１２】図１はＣＤＳの概念図であって、コ−ドワ
−ドを構成するビットが“０”の時は“−１”の値に、
“１”の時は“＋１”の値に計算して一つの情報語に対
するコ−ドワ−ドのＤＣ値を計算する。図１の場合は
“０１００１”のコ−ドワ−ド（符号語とも言われる）
に例えて前述した計算原理を適用したもので、ここでＣ
ＤＳの値は“−１”となる。

【００１３】図２は一つのブロック単位に印加される情
報語を一定した規則に従って符号語に変えるチャネルコ
−ディング方式によるもので、前記情報語にマッピング
したいコ−ドワ−ドの一例を示したものである。ここで
一つのブロック単位を４ビットとした場合を例として挙
げたが、一般に８ビットよりなされる。また、マッピン
グしようとするコ−ドワ−ドも５ビットを例として挙げ
たが、１０ビットや１４ビットの場合である。かかるビ
ット条件に対する代表的なコ−ディング方法がＥＦＭ
（Eight to Forteen Modulation）である。情報語に対
するコ−ドワ−ドは予め定められた値によるもので、二
つあるいはその以上の符号語で表現できるが、ここでは
互いに反転する特性を有する２個のコ−ドワ−ドを適用
したもので、このうちＤＣ値がほぼ０に近接するコ−ド
ワ−ドを選択して出力させる。

【００１４】即ち“００００”の情報語に対してマッピ
ングさせる符号語は“０００００”と“１１１１１”と
なるが、これらのうち一つが選択され対応する情報語の
コ−ドワ−ドとして出力される。しかし、前述した情報
語が初めに印加されたものなら前述した二つのコ−ドワ
−ドのうちいずれかを選択してもあまり問題はない。も
し図３に示した通り、ＣＤＳの値が“−５”のコ−ドワ
−ドを選択したとすれば、現在選択されたコ−ドワ−ド
に“０”が“１”より数字的に多いことなので次の情報
語に対するコ−ドワ−ドを“０”の数字が少ないものを
選択するよう制御することになる。従って、次の情報語
である“０００１”に対するコ−ドワ−ドは“００００
１”と“１１１１０”のうちＣＤＳの値が“＋３”の
“１１１１０”を選択することになる。このようなコ−
ドワ−ドの選択は後述べる回路図を通してさらに詳しく
説明することとする。

【００１５】図３におけるＡ〜Ｅは図２の通り情報語に
対するコ−ドワ−ドが設定される場合、ＤＣレベルを考
慮したコ−ドワ−ドとそのＤＳＶ（Digital Sum Variat
ion）の値を示したもので、ＤＳＶは連続して入って来
るコ−ドワ−ドのＣＤＳを加えて行き続ける時任意の瞬
間におけるＤＣ値である。

【００１６】図４は本発明の実施例によるＣＤＳ計算回
路が適用されるコ−ド変換制御装置のブロックであっ
て、その構成は次の通りである。

【００１７】図４の如く、コ−ド変換のための情報語に
対し、負（−）のコ−ドワ−ドを読み出すための第１ル
ックアップテ−プ１０と、前記第１ルックアップテ−ブ
ル１０に印加される情報語に対して陽（＋）のコ−ドワ
−ドを読み出すための第２ルックアップテ−ブル２０
と、第１ルックアップテ−ブル１０の出力信号を第２ル
ックアップテ−ブル２０から出力される信号と同期合わ
せるための第１ラッチ３０と、前記第１ラッチ３０と同
様に、第２ルックアップテ−ブル２０から出力される信
号を第１ルックアップテ−ブル１０から出力される信号
と同期合わせるための第２ラッチ４０と、第１ラッチ３
０及び第２ラッチ４０から出力される信号を選択的に出
力するための選択手段ＳＷ１と、選択手段ＳＷ１から出
力される信号を前記ラッチ３０、４０の場合のように一
時的に貯蔵してから出力するための第３ラッチ５０と、
第３ラッチ５０から出力される並列デ−タを直列デ−タ
に変換するための直並列変換部６０と、直並列変換部６
０から出力される直列デ−タを入力信号としてＣＤＳの
値を計算し、その計算結果に応じて前述した選択手段Ｓ
Ｗ１の動作を制御する信号を出力するためのＣＤＳ計算
回路７０よりなる。

【００１８】ここで、第１〜第３ラッチ３０、４０、５
０はマスタクロック信号であるＣＬＫ１を１４分周した
クロック信号ＣＬＫ２により同期され、直並列変換部６
０はマスタクロックＣＬＫ１をクロック信号として後述
べるロ−ドパルス発生器７１から出力されるロ−ドパル
スによりロ−ドされる。

【００１９】図５は本発明によるＣＤＳ計算回路７０を
示したブロック図であって、マスタクロック信号ＣＬＫ
１を入力信号としてロ−ドパルスを発生するためのロ−
ドパルス発生器７１と、マスタクロック信号ＣＬＫ１を
入力信号としロ−ドパルス発生器７１の出力信号を制御
信号とするカウンティング手段７２と、カウンティング
手段７２の出力信号を前述した図４のラッチ３０、４
０、５０のように一時的に貯蔵するための第４ラッチ７
３と、第４ラッチ７３から出力される信号を入力信号と
する第５ラッチ７５と、第４ラッチ７３から出力される
信号を入力信号としてＣＤＳの値が０であるかを検出
し、その結果値を第５ラッチ７５に出力するための検出
器７４と、第５ラッチ７５から出力される信号を一側入
力信号として所定の基準値と比較してＣＤＳ計算結果値
を選択手段ＳＷ１に出力するための比較器７６よりな
る。

【００２０】ここで、カウンティング手段７２は所定の
基準値を発生するための基準信号発生器７２２と、図４
の直並列変換部６０から出力される信号に応じてアップ
／ダウンされロ−ドパルス発生器７１から出力される信
号に応じて基準信号発生器７２２から出力される信号を
ロ−ドし、マスタクロック信号ＣＬＫ１をカウントする
ためのカウンタ−７２１からなる。また、前述した比較
器７６の基準電圧は前述した基準信号発生器７２２の出
力値とする。

【００２１】図６は本発明によるＣＤＳ計算回路７０に
対する具体的な一実施例であって、ロ−ドパルス発生器
７１はマスタクロック信号ＣＬＫ１をクロック端の入力
信号とし、ＲＣＯ端の出力信号を反転した信号に応じて
ロ−ドされマスタクロック信号を１４分周した信号を出
力するためのカウンタ−７１１と、カウンタ−７１１の
ＱＤ出力信号を入力信号とするＤフリップフロップ７１
２と、Ｄフリップフロップ７１２から出力されるＱ／信
号とカウンタ−７１１のＱＤ出力信号を負論理積するた
めの論理素子７１３よりなる。

【００２２】カウンティング手段７２は７を基準信号と
し、前述した論理素子７１３から出力される信号に応じ
てロ−ドされながらマスタクロックＣＬＫ１をカウント
するカウンタ−７２３よりなる。第４ラッチ７３はカウ
ンタ−７２３のＱＡ〜ＡＤ端から出力される信号をＡ〜
Ｄ入力端に印加されるように接続するためのラッチ回路
７３１よりなる。検出器７４はラッチ回路７３１のＱＡ
〜ＱＣの出力信号を負論理積するための論理素子７４１
と、論理素子７４１の出力信号と１４分周したクロック
信号ＣＬＫ２を論理積するための論理素子７４２よりな
る。第５ラッチ７５はラッチ回路７３１から出力される
ＱＡ〜ＱＤ信号をＡ〜Ｄ入力端に印加されるよう接続
し、論理素子７４２の出力信号をクロック端子ＣＬＫに
印加させるラッチ回路７５１よりなる。図５の比較器７
６はラッチ回路７５１から出力されるＱＡ〜ＱＤ端の信
号をＡ３〜Ａ０端の入力信号とし、基準信号が印加され
るＢ３〜Ｂ０入力端にはカウンタ−７２３の場合と同様
な７の値が印加されるよう接続し、Ａ端子に印加された
値とＢ端子に印加された値と比較して当たる演算式に対
する出力端子の値を“ハイ”レベル信号に出力する比較
器７６１よりなる。

【００２３】図７におけるＡ〜Ｋは図６の各部分の出力
波形図であって、図７Ａはマスタクロック信号ＣＬＫ１
であり、図７Ｂはカウンタ−７１１のＱＤから出力され
る信号の１４分周したクロック信号ＣＬＫ２であり、図
７ＣはＤフリップフロップ７１２から出力されるＱ／出
力信号である。また、図７Ｄは論理素子７１３から出力
される信号であり、図７Ｅは直並列変換部６０から出力
される直列デ−タであり、図７Ｆは図７Ｅのように送ら
れた直列デ−タの形態を例として挙げたもので、図７Ｇ
はカウンタ−７２３のＱＡ〜ＱＤ信号の出力信号であ
る。図７Ｈはラッチ回路７３１の出力波形図であり、図
７Ｉは論理素子７４１の出力波形図であり、図７Ｊはラ
ッチ回路７５１の出力波形図であり、図７Ｋは比較器７
６１の出力波形図である。

【００２４】図８は図５に示した本発明によるＣＤＳ計
算回路７０の他の実施例であって、ロ−ドパルス発生器
７１及び第４ラッチ７３と第５ラッチ７５、検出器７４
は図６と同様に構成され、カウンティング手段７２はマ
スタクロック信号ＣＬＫ１と直並列変換部６０から出力
される信号を論理積するための論理素子７２５と、論理
素子７２５の出力信号をクロック信号とし、ロ−ドパル
ス発生器７１から出力されるロ−ドパルスによりロ−ド
され、Ａ〜Ｄ端子に印加される基準信号を０と設定した
カウンタ−７２４よりなる。比較器７６はラッチ回路７
５１から出力されるＱＡを反転するためのインバ−タＩ
Ｎ１と、ＱＢを反転するためのインバ−タＩＮ２と、Ｑ
Ｄ出力信号を反転するためのインバ−タＩＮ３と、ラッ
チ回路７５１から出力されるＱＡとＱＣ信号とインバ−
タＩＮ２、ＩＮ３の出力を論理積するための論理素子７
６２と、インバ−タＩＮ１、ＩＮ３の出力信号とＱＢ、
ＱＣの出力信号を入力信号として論理積するための論理
素子７６３と、論理素子７６２と論理素子７６３を論理
和するための論理素子７６４よりなる。

【００２５】図９のＡ〜Ｇは図８の各部分の出力波形図
であって、図９Ａはマスタクロック信号ＣＬＫ１であ
り、図９Ｂは直並列変換部７６１から出力される直列デ
−タであり、図９Ｃは論理素子７２５から出力される信
号でありる。図９Ｄはカウンタ−７２４から出力される
信号であり、図９Ｅは論理素子７６２の出力信号であ
り、図９Ｆは論理素子７６３の出力信号であり、図９Ｇ
は論理素子７６４の出力信号である。

【００２６】さて、前述した種々の実施例に対する作動
を順番に説明することとする。

【００２７】まず、図４に示したコ−ド変換制御装置の
作動は印加される情報語が図３の“００００”形態に印
加されれば、これに対応する符号語のうち負（−）のコ
−ドワ−ドを貯蔵してあった第１ルックアップテ−ブル
１０では対応する負（−）のコ−ドワ−ドを出力するの
で“０００００”の値を読み出し、一方陽（＋）のコ−
ドワ−ドを貯蔵してあった第２ルックアップテ−ブル２
０では対応する陽（＋）のコ−ドワ−ドである“１１１
１１”を読み出す。

【００２８】このように出力された値はそれぞれ第１ラ
ッチ３０と第２ラッチ４０を通して同期化した後、選択
手段ＳＷ１のそれぞれの接続端子Ｓ１、Ｓ２に印加され
る。

【００２９】選択手段ＳＷ１はＣＤＳ計算回路７０から
出力される信号に応じて動作が制御されるが、初めの情
報語については前述した通りDon't care状態になって第
１または第２ラッチ３０、４０から出力される信号のう
ちいずれの信号を選択しても構わない。ここでは図３の
ように負（−）のコ−ドワ−ドを選択するように制御す
るものとする。従って、選択手段ＳＷ１の基準接点Ｓ０
は第１接点Ｓ１にスイッチングされる。よって、第１ラ
ッチ３０から出力された信号が第３ラッチ５０と直並列
変換部６０を通して出力される。

【００３０】直並列変換部６０は印加される並列デ−タ
を直列に変換する手段であって、直並列変換部６０から
出力された信号は記録用アンプ（図示せず）を通して記
録されると共に、ＣＤＳ計算回路７０にフィ−ドバック
される。

【００３１】ＣＤＳ計算回路７０は印加される直列デ−
タに対する直流値を計算するための手段であって、印加
される直列デ−タが図３のように“０００００”なので
これに対するＣＤＳの値を“−５”と計算する。よっ
て、現在出力されたコ−ドワ−ドのＣＤＳの値が負
（−）の値に偏るので次の情報語に対するコ−ドワ−ド
を陽（＋）のコ−ドワ−ドに選択するように選択手段Ｓ
Ｗ１に制御信号を出力する。従って、次の情報語である
“０００１”に対する二つのコ−ドワ−ドのうち陽
（＋）のコ−ドワ−ドである“１１１１０”の値が第２
ラッチ４０と選択手段ＳＷ１を通じて第３ラッチ５０に
出力される。第３ラッチ５０に印加されたコ−ドワ−ド
は前述した過程と同様に直列形態に変換され記録用アン
プとＣＤＳ計算回路７０に印加され前述した過程を繰り
返して行い図３Ｅのように情報語に対する符号語のコ−
ドワ−ドを選択し、よってＤＳＶの値は図３Ｅに示した
通り０に近づく。このように前のコ−ドワ−ドのＣＤＳ
の値によって現在のコ−ドワ−ドを選択するように制御
する。

【００３２】図５は本発明によるＣＤＳ計算回路７０を
示したブロック図であって、この作動は次の通りであ
る。

【００３３】まず、ロ−ドパルス発生器７１は並列符号
語が直列符号語に変わる時正確に直並列変換部６０がロ
−ドされるよう制御し、カウンタ−７２１が基準信号発
生器７２２から出力される基準信号の値をロ−ドするこ
とを制御する。

【００３４】カウンティング手段７２はアップ／ダウン
カウンタ−７２１を通じて直並列変換部６０から直列デ
−タに印加されるコ−ドワ−ドに対して前述した図１の
通りＣＤＳ値計算原理に従ってアップ／ダウンカウント
をし、アップ／ダウンカウントし始める基準値を基準信
号発生器７２２から出力される値とする。これにより、
ロ−ドパルス発生器７１から出力されるロ−ドパルスに
よりアップ／ダウンカウント前にカウンタ−７２１は基
準値をロ−ドする。かかる過程で１個のコ−ドワ−ド当
たり計算されたＣＤＳの値は第４ラッチ７３に出力さ
れ、第４ラッチ７３はこれを一時的に貯蔵して出力す
る。

【００３５】第４ラッチ７３の出力は第５ラッチ７５と
検出器７４に出力する。第４ラッチ７３の出力値が基準
信号発生器７２２から出力される基準信号と等しい値を
出力する場合、そのコ−ドワ−ドのＤＳＶの値は“０”
を意味するので、（即ち、コ−ドワ−ドの“１”と
“０”の数が同一であること）前前のコ−ドワ−ドのＣ
ＤＳ値を続けて保たせる必要がある。このため、検出器
７４でＣＤＳの値が０の場合、第５ラッチ７５のクロッ
クが動作しないよう制御して第５ラッチ７５の出力値は
変わらないようにする。第５ラッチ７５から出力された
値は比較器７６に印加される。

【００３６】比較器７６は第５ラッチ７５から出力され
た値とカウンタ−７２１で用いられた基準信号の値と同
等な値を基準信号として大きさを比較する。基準信号の
値より第５ラッチ７５から出力された値が大きければコ
−ドワ−ドのＣＤＳは陽（＋）であり、小さければ負
（−）と判断する。従って、前コ−ドワ−ドのＣＤＳの
値が陽とすれば、現在コ−ドワ−ドは陰のコ−ドワ−ド
が選択されるよう選択手段ＳＷ１のスイッチングを制御
し、前コ−ドワ−ドのＣＤＳの値が陰とすれば現在コ−
ドワ−ドは陽のコ−ドワ−ドが選択されるよう選択手段
ＳＷ１のスイッチングを制御する。選択手段ＳＷ１は陰
のコ−ドワ−ドが選択される場合は第１接点Ｓ１にスイ
ッチングされ、陽のコ−ドワ−ドが選択される場合は第
２接点Ｓ２にスイッチングされる。

【００３７】図６は図５に示した本発明によるＣＤＳ計
算回路７０をさらに具体化した回路図の一実施例であっ
て、図７のＡ〜Ｋと結びつけて説明することとする。こ
こでは印加される情報語を８ビットとし、変換されるコ
−ドワ−ドは１４ビットとして説明する。

【００３８】まず、ロ−ドパルス発生器７１はカウンタ
−７１１に印加される図７Ａのようなマスタクロック信
号ＣＬＫ１を２（初期値）〜Ｆまで繰り返してカウント
した値をＱＡ〜ＱＤ出力端を通じて出力する。このう
ち、ＱＤ出力端の信号はＤフリップフロップ７１２のＤ
入力端に出力される。ここで、ＱＤ出力端の信号は図７
Ｂのように出力される。Ｄフリップフロップ７１２のＤ
入力端子に印可される信号は、５番目のマスタクロック
パルスが生じるまでロ−論理信号なので、Ｑ／出力端に
ハイ論理信号を出力していて、６番目クロック信号をカ
ウントすることによりＤ入力端に印加される信号の論理
がハイに変わる。よって、次の７番目のマスタクロック
信号ＣＬＫ１のパルスが生ずるとＱ／出力信号の論理は
ロ−に変わる。従って、Ｄフリップフロップ７１２のＱ
／から出力される信号は図７Ｃのようにカウンタ−７１
１から出力される信号をマスタクロック信号ＣＬＫ１の
１クロック周期ほど遅延され出力される。

【００３９】論理素子７１３はこのように出力されるＤ
フリップフロップ７１２のＱ／出力信号（図７Ｃ）とカ
ウンタ−７１１のＱＤ出力信号（図７Ｂ）に対して負論
理積する。従って、論理素子７１３から出力される信号
は図７Ｄのように出力される。これはカウンタ−７１１
のＱＤ出力信号のポ−リングエッジ部分で一回ずつ１ク
ロックＣＬＫ１の時間ほどロ−ドパルスが生ずる。ロ−
ドパルスは直並列変換部６０に印加されロ−区間の間印
加された１４ビットのコ−ドワ−ドをロ−ドさせ、その
時から１３個のクロックパルスが生ずる間までシフトさ
せてから再び並列デ−タが直並列変換部６０に印加され
れば再びロ−ドする過程を繰り返す。

【００４０】このように直列に変わったデ−タはカウン
タ−７２３のアップ／ダウン制御端子に入力され、この
カウンタ−７２３はロ−ドパルス発生器７１から出力さ
れるパルスの下降エッジで既に設定されている基準値を
ロ−ドし、印加される直列デ−タの条件によりロ−ディ
ングされた値をアップ／ダウンカウントする。ここで、
既に設定されている値はＡ〜Ｄ端に印加されたもので、
７の値となる。この際、直並列変換部６０から出力され
る１４ビットのコ−ドワ−ドは図７Ｅと等しい周期で生
じ、その生ずるコ−ドワ−ドの値が図７Ｆと等しい場
合、カウンタ−７２３はロ−ドされた７値にアップ／ダ
ウン制御端子に印加される直並列デ−タ値をカウントア
ップもしくはダウンする。ここでは、前述したこととは
違ってコ−ドワ−ドの値が“０”なら加算され、“１”
なら減算されるようにカウントする。従って、印加され
る直列デ−タが図７Ｆのように“０１１１１１００００
０００”の場合、カウンタ−７２３の結果値は図７Ｇと
等しい。

【００４１】ラッチ回路７３１はロ−ドパルス発生器７
１から出力される１４分周クロック信号ＣＬＫ２により
同期され、図７Ｇのように出力される最終カウント結果
値の９を一時貯蔵した後、ラッチ回路７５１と検出器７
４に出力する。

【００４２】検出器７４はラッチ回路７３１から出力さ
れる信号が０の場合、ラッチ回路７３１の出力信号が次
のラッチ回路７５１に出力されないよう制御するもの
で、ラッチ回路７３１のＱＡ〜ＱＣ信号を負論理和する
論理素子７４１はラッチ回路７３１から出力される前記
信号の全てがハイならロ−論理信号を出力し、そうでな
ければハイ論理信号を出力する。ラッチ回路７３１の前
記出力の全てがハイとなる場合は出力値が７の場合であ
る。しかし、図７Ｈに示した通り、前コ−ドワ−ドに対
してカウントした値は９なので、論理素子７４１はハイ
論理信号を出力する。従って、論理素子７４１の出力と
１４分周したクロック信号ＣＬＫ２を入力信号として論
理積する論理素子７４２は１４分周したクロック信号を
そのまま出力する。

【００４３】これにより、ラッチ回路７５１はラッチ回
路７３１から出力される値をホ−ルディングしながら比
較器７６１のＡ３〜Ａ０の入力端に出力する。現在Ａ３
〜Ａ０に印加される値は９である。比較器７５１はカウ
ンタ−７２３と等しい基準値をＢ入力端に有するので、
Ａ入力端に印加された値がＢ入力端に印加された値より
大きいことがわかる。これにより、前コ−ドワ−ドのＣ
ＤＳの値が０より大きい値と判断するが、これは“０”
の数字より“１”の数字が多いことを意味する。従っ
て、現在の情報語に対するコ−ドワ−ドは第１ルックア
ップテ−ブル１０から生ずる負（−）のコ−ドワ−ドを
選択するよう選択手段ＳＷ１に制御信号を出力する。こ
こで選択手段ＳＷ１の第１接点をハイ論理端子と設定す
るのでＣＤＳ計算回路７０からハイ信号が印加され前述
した通り制御する。これは図７Ｋに示した通りである。

【００４４】一方、カウンタ−７２３でカウントされた
値が図７Ｈの２番目のカウント結果値のように７となれ
ば、検出器７４の負論理積素子７４１はロ−論理信号を
出力するので、論理積素子７４２は他の入力端に印加さ
れるクロック信号を遮断し、よってラッチ回路７５１は
前前コ−ドワ−ドの値を維持するので、その値がそのま
ま比較器７６１に印加され前述したような結論で選択手
段ＳＷ１を制御する。

【００４５】しかし、３番目のコ−ドワ−ドのようにカ
ウンタ−７２３でカウントされた値が３となれば、検出
器７４の負論理積素子７４１の出力はハイ論理信号を出
力して１４分周のクロック信号ＣＬＫ２をそのまま出力
する。従って、ラッチ回路７５１はラッチ回路７３１の
出力をホ−ルディングしながら比較器７６１に出力す
る。比較器７６１はＡ入力端に印加された信号がＢ入力
端に印加される基準値より小さいので前コ−ドワ−ドの
ＣＤＳの値が０より小さいことと判断し、現コ−ドワ−
ドとしてＣＤＳの値が陽（＋）のコ−ドワ−ドが選択さ
れるよう図７Ｋのようにロ−論理信号を出力して選択手
段ＳＷ１の動作を制御する。

【００４６】即ち、図６に示した実施例ではコ−ドワ−
ドを構成するビット数が増加する場合、カウンタ−７２
３を一つのみ追加するに留まりそのまま適用し得る。

【００４７】図８は図５に示した本発明によるＣＤＳ計
算回路７０をさらに具体化した他の実施例であって、図
９Ａ〜図９Ｇと結びづけて説明する。

【００４８】図８の場合は図６における検出器７４、ラ
ッチ回路７３１及びラッチ回路７５１をそのまま適用す
るのでこれに対する具体的な説明は省き、図６に対して
相違の部分についてのみ説明する。

【００４９】カウンティング手段７２は論理素子７２５
により直並列変換部６０から出力される直列デ−タが図
９Ｂのようにハイ論理信号に印加される区間でマスタク
ロック信号ＣＬＫ１を図９Ｃのように通過させる。この
ように通過した信号はカウンタ−７２４に印加される。
カウンタ−７２４は前述した図６におけるカウンタ−７
２３のようにロ−ドパルス信号に応じて基準信号をロ−
ドする。しかし、この際ロ−ドしようとする基準値は入
力端子であるＡ〜Ｄ端子が接地されているので“０”の
値となる。“０”でロ−ドされたカウンタ−７２４は図
９Ｄのようにクロック端に印加されるカウント値をカウ
ントすることになる。

【００５０】従って、１番目のカウントされた値が図９
Ｄのように“５”の場合、ラッチ回路７３１はこれを出
力するので、前述したように検出器７４及びラッチ回路
７５１は作動して比較器７６に出力する。ラッチ回路７
５１から出力される値は５なのでＱＡ〜ＱＤの出力信号
は“１０１０”となって、論理素子７６２は図９Ｅのよ
うにハイ論理信号を出力する。一方、論理素子７６３は
図９Ｆのようにロ−を出力する。従って、論理素子７６
４は論理素子７６２から出力される信号がハイなので前
に出力されたド−ドワ−ドが“１”の数字より“０”の
数字がより多いことなので、選択手段ＳＷ１にして第２
接点にスイッチングせしめるよう制御して現在コ−ドワ
−ドでは陽（＋）のコ−ドワ−ドを第３ラッチ５０に伝
達するようになる。

【００５１】しかし、図９Ｄの３番目の場合のように、
カウント結果値が出力されればラッチ回路７５１から出
力されるＱＡ〜ＱＤ値が“１１１０”なので、論理素子
７６２はロ−論理を出力し、論理素子７６３もロ−論理
を出力して、論理素子７６４はロ−論理を出力し、よっ
て選択手段ＳＷ１は前記と逆に負（−）のコ−ドワ−ド
を選択するように制御する。

【００５２】即ち、図８に示した実施例においてはコ−
ドワ−ドを構成するビット数が増加するとしても構成要
素を追加せず動作できる。

【００５３】

【発明の効果】以上述べたように本発明による直流値計
算回路によれば、ディジタル記録再生システムにおいて
チャネルコ−ディング方式により印加される情報語に対
するコ−ドワ−ド変換時ＣＤＳ値計算のために使われる
コ−ドワ−ドのビット数が短いのでＣＤＳ計算が容易で
あり、コ−ドワ−ドのビット数の増減に問わず回路の構
成要素が変わらない利点がある。

【００５４】

【図面の簡単な説明】

【図１】実施例におけるコ−ドワ−ドディジタル和の概
念図である。

【図２】実施例における印加される情報語に対する一例
とそれに対するＣＤＳ値を示す図である。

【図３】実施例における情報語に対するＣＤＳ値に対応
する直流値の概念図である。

【図４】実施例における直流値計算回路が適用されるコ
−ド変換制御装置の一例を示す図である。

【図５】実施例における直流値計算回路のブロック図で
ある。

【図６】図５に示した実施例における直流値計算回路に
対する具体的な回路図である。

【図７】図６の回路図の各部の出力波形図である。

【図８】図５に示した実施例の直流値計算回路に対する
具体的な他の回路図を示す図である。

【図９】図８の回路図の各部の出力波形図である。

【符合の説明】

１０ 第１ルックアップテーブル ２０ 第２ルックアップテーブル ３０ 第１ラッチ ４０ 第２ラッチ ５０ 第３ラッチ ６０ 直並列変換部 ７０ ＣＤＳ計算回路 ７１ ロードパルス発生器 ７２ カウンティング手段 ７２１ カウンタ ７２２ 基準信号発生器 ７３ 第４ラッチ ７４ ＣＤＳ＝０検出器 ７５ 第５ラッチ ７６ 比較器

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ディジタル記録再生システムにおいて所
   定の単位に印加される情報語に複数のコ−ドワ−ド（符
   号語）をマッピングし記録及び再生に適合したコ−ドワ
   −ドを選択できるようコ−ド変換を制御するために前記
   情報語に対応する前記複数のコ−ドワ−ドのうち前記コ
   −ドワ−ドの直流値が陽（＋）のコ−ドワ−ドを貯蔵す
   るための第１貯蔵手段と、 前記コ−ドワ−ドのうち前記直流値が負（−）のコ−ド
   ワ−ドを貯蔵するための第２貯蔵手段と、 前記第１貯蔵手段または前記第２貯蔵手段から出力され
   る信号を直列デ−タの形態に変換して出力するための直
   並列変換手段と、 前記第１貯蔵手段または前記第２貯蔵手段から出力され
   る信号に対して前記直並列変換手段に印加される信号を
   選択するための選択手段と、 前記直並列変換手段から出力された信号に対して現在出
   力されるコ−ドワ−ドの前記直流値を計算し前記情報語
   の次に印加される情報語に当たる前記複数のコ−ドワ−
   ドのうち前記直並列変換手段に出力したい信号を選択す
   る制御信号を前記選択手段に出力するための直流値計算
   回路とを備えたコ−ド変換制御装置であって、 前記直流値計算回路は、 マスタクロック信号に応じて所定値に分周した第２クロ
   ック信号及びロ−ドパルスを発生するためのロ−ドパル
   ス発生器と、 前記ロ−ドパルス発生器から出力される信号に応じて基
   準値をロ−ドし、前記直並列変換手段から出力される直
   列デ−タに応じてアップ／ダウンカウントをするための
   カウンタ−と、 前記カウンタ−でカウントされた値が前記基準値と同じ
   値であるかを検出する検出器と、 前記検出器により前記基準値と前記カウンタ−でカウン
   トされた値が同じ場合は、前に入力された値をホ−ルデ
   ィングし、前記二つの値が異なる場合は前記カウンタ−
   でカウントされた値を貯蔵するための第３貯蔵手段と、 前記第３貯蔵器から出力された信号の大きさと前記基準
   値との大きさを比較してその結果値を前記選択手段の動
   作を制御するための信号として出力する比較器とを備え
   ることを特徴とするディジタル記録再生システムにおけ
   る直流値計算回路。
2. 【請求項２】 前記ロ−ドパルス発生器は、 前記マスタクロック信号を入力信号として前記所定の分
   周比で分周した第２クロック信号を出力するためのカウ
   ンタ−と、 前記カウンタ−から出力される第２クロック信号を入力
   信号とし、前記マスタクロックの１クロック期間のほど
   遅延させるための遅延素子と、 前記遅延素子の出力信号と前記第２クロック信号にＡＮ
   Ｄ演算を行ってロ−ドパルスを発生するための論理素子
   とを備えることを特徴とする請求項１項記載のディジタ
   ル記録再生システムにおける直流値計算回路。
3. 【請求項３】 前記検出器は、 前記カウンタ−から出力された値に対してＮＡＮＤ演算
   を行うための第１の論理素子と、 前記第１の論理素子の出力信号と前記第２クロック信号
   に対してＡＮＤ演算を行い前記第１の論理素子から出力
   される信号に応じて前記第３貯蔵手段の作動を制御する
   ための信号を出力する論理素子とを備えることを特徴と
   する請求項１項記載のディジタル記録再生システムにお
   ける直流値計算回路。
4. 【請求項４】 前記カウンタ−は前記マスタクロック信
   号と前記直並、列変換手段から出力される信号をＡＮＤ
   演算して前記直列デ−タがハイ状態の区間で前記マスタ
   クロック信号が出力されるようにするための論理素子
   と、 所定の基準値を前記ロ−ドパルス発生器から出力される
   ロ−ドパルスにより受信し、前記論理素子から出力され
   るクロック信号をカウントするためのカウンタ−とを備
   えることを特徴とする請求項１項記載のディジタル記録
   再生システムにおける直流値計算回路。
5. 【請求項５】 前記比較器は、 前記第３貯蔵手段から出力される信号のうち所定のビッ
   ト群の状態を反転するための複数のインバ−タと、 前記インバ−タの出力信号と前記第３貯蔵手段から出力
   される信号に対してＡＮＤ演算するための複数の論理素
   子と、 前記論理素子の出力信号に対してＯＲ演算して前記選択
   手段の動作を制御するための制御信号を出力する論理素
   子とを備えることを特徴とする請求項１項記載のディジ
   タル記録再生システムにおける直流値計算回路。