JP3190190B2 - ディジタル変調装置 - Google Patents
ディジタル変調装置Info
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- JP3190190B2 JP3190190B2 JP30297393A JP30297393A JP3190190B2 JP 3190190 B2 JP3190190 B2 JP 3190190B2 JP 30297393 A JP30297393 A JP 30297393A JP 30297393 A JP30297393 A JP 30297393A JP 3190190 B2 JP3190190 B2 JP 3190190B2
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Description
【発明の詳細な説明】
【０００１】［発明の目的］
【産業上の利用分野】本発明は、ディジタル磁気記録再
生装置等に好適のディジタル変調装置に関する。
生装置等に好適のディジタル変調装置に関する。
【０００２】
【従来の技術】近年、ディジタル技術の進歩に伴い、画
像情報もディジタル処理されるようになり、例えばディ
ジタルのビデオテープレコーダ（以下、ＶＴＲともい
う）も開発されている。ディジタル信号の伝送及び記録
においては、低周波領域の信号成分を高効率で伝送又は
記録することが困難であることから、直流及び低周波領
域の信号成分を抑制するための平衡符号への変調、すな
わち、ＤＣフリー変調が多く用いられている。
像情報もディジタル処理されるようになり、例えばディ
ジタルのビデオテープレコーダ（以下、ＶＴＲともい
う）も開発されている。ディジタル信号の伝送及び記録
においては、低周波領域の信号成分を高効率で伝送又は
記録することが困難であることから、直流及び低周波領
域の信号成分を抑制するための平衡符号への変調、すな
わち、ＤＣフリー変調が多く用いられている。
【０００３】また、磁気記録においては、記録周波数が
高くなるにつれて出力特性が劣化する。従って、ディジ
タル記録では最小磁化反転間隔を大きくすること、即
ち、最小パルス幅が大きい変調信号に変換する必要があ
る。また、同様に、直流及び低周波領域の成分について
も十分な出力を得ることができない。このため、変調信
号の最大パルス幅を小さく、即ち、直流成分だけでなく
低域成分全体を抑圧したＤＣフリー特性を得る必要があ
る。
高くなるにつれて出力特性が劣化する。従って、ディジ
タル記録では最小磁化反転間隔を大きくすること、即
ち、最小パルス幅が大きい変調信号に変換する必要があ
る。また、同様に、直流及び低周波領域の成分について
も十分な出力を得ることができない。このため、変調信
号の最大パルス幅を小さく、即ち、直流成分だけでなく
低域成分全体を抑圧したＤＣフリー特性を得る必要があ
る。
【０００４】これらの条件を達成するものとして、文献
１（特開昭６１‐１９６４６９号公報）にて開示された
８−１４変調方式がある。
１（特開昭６１‐１９６４６９号公報）にて開示された
８−１４変調方式がある。
【０００５】８−１４変調においては、８ビットの入力
データを１４ビットのコードに変換する。この場合に
は、１４ビットの１６３８４種のコードのうち、“１”
に挟まれる“０”の数の最小値ｄが１のコード、“１”
に挟まれる“０”の数の最大値ｋが８のコード、コード
の先頭からの“０”の連続数ｓ0 が１≦ｓ0 ≦４のコー
ド及びコードの終端における“０”の連続数ｅ0 が４以
下であるコードのみを用いて８ビットの入力データを表
現する。１４ビットに変換されたデータをＮＲＺＩ変調
した後出力する。ＮＲＺＩ変調は、シンボル“１”の前
端で記録レベルを反転させるものである。
データを１４ビットのコードに変換する。この場合に
は、１４ビットの１６３８４種のコードのうち、“１”
に挟まれる“０”の数の最小値ｄが１のコード、“１”
に挟まれる“０”の数の最大値ｋが８のコード、コード
の先頭からの“０”の連続数ｓ0 が１≦ｓ0 ≦４のコー
ド及びコードの終端における“０”の連続数ｅ0 が４以
下であるコードのみを用いて８ビットの入力データを表
現する。１４ビットに変換されたデータをＮＲＺＩ変調
した後出力する。ＮＲＺＩ変調は、シンボル“１”の前
端で記録レベルを反転させるものである。
【０００６】１４ビットコードを上述したように制限し
ているので、ＮＲＺＩ変調後のデータはラン（同一シン
ボルが連続すること）が制限される。即ち、ｄ＝１から
最小パルス幅は２となり、ｋ＝８から最大パルスは幅９
となる。８ビットのデータを１４ビットに変換して伝送
するので、変調後の１ビットの間隔は８Ｔ（Ｔはデータ
周期）／１４となり、最小パルス幅が２であるので、最
小磁化反転間隔を約１．１４Ｔ（＝１６Ｔ／１４）に大
きくすることができる。なお、コード同士のつなぎ目に
おいてもｄ＝１、即ち、コードの先頭及び終端で“１”
が連続しないことと、ｋ＝８を満足させるために、１≦
ｓ0 ＜４，０≦ｅ0 ＜４に設定されている。
ているので、ＮＲＺＩ変調後のデータはラン（同一シン
ボルが連続すること）が制限される。即ち、ｄ＝１から
最小パルス幅は２となり、ｋ＝８から最大パルスは幅９
となる。８ビットのデータを１４ビットに変換して伝送
するので、変調後の１ビットの間隔は８Ｔ（Ｔはデータ
周期）／１４となり、最小パルス幅が２であるので、最
小磁化反転間隔を約１．１４Ｔ（＝１６Ｔ／１４）に大
きくすることができる。なお、コード同士のつなぎ目に
おいてもｄ＝１、即ち、コードの先頭及び終端で“１”
が連続しないことと、ｋ＝８を満足させるために、１≦
ｓ0 ＜４，０≦ｅ0 ＜４に設定されている。
【０００７】また、文献２（特開平３−２３４１４６号
公報）では、ディジタルＶＴＲのフォーマットＤ−３方
式に採用される新８−１４変調方式が開示されている。
公報）では、ディジタルＶＴＲのフォーマットＤ−３方
式に採用される新８−１４変調方式が開示されている。
【０００８】この新８−１４変調方式においては、１４
ビットに変換されたコードをＮＲＺ則に基づいて変調し
ている。ＮＲＺ則は入力されたデータをそのまま出力す
るものである。文献２の例ではＮＲＺ変調されたコード
のランの連続数を２以上７以下にすることにより、高密
度記録、アジマス記録及び重ね書き記録を可能にしてい
る。
ビットに変換されたコードをＮＲＺ則に基づいて変調し
ている。ＮＲＺ則は入力されたデータをそのまま出力す
るものである。文献２の例ではＮＲＺ変調されたコード
のランの連続数を２以上７以下にすることにより、高密
度記録、アジマス記録及び重ね書き記録を可能にしてい
る。
【０００９】このように、これらの例では、ランの連続
数を制限することにより磁気記録に適した特性を得てい
る。また、一般に、ディジタル伝送においては、受信信
号又は再生信号からクロック信号を生成する。この場
合、長いランの発生頻度が大きい変調信号がクロック生
成回路に入力されると、変調信号の変化が少ないことか
ら動作が不安定になりやすい。このように、ディジタル
変調においては、ランの制御は極めて重要な問題であ
る。
数を制限することにより磁気記録に適した特性を得てい
る。また、一般に、ディジタル伝送においては、受信信
号又は再生信号からクロック信号を生成する。この場
合、長いランの発生頻度が大きい変調信号がクロック生
成回路に入力されると、変調信号の変化が少ないことか
ら動作が不安定になりやすい。このように、ディジタル
変調においては、ランの制御は極めて重要な問題であ
る。
【００１０】以下、ＮＲＺ変換及びＮＲＺＩ変換におけ
るラン制限について数式を用いて説明する。
るラン制限について数式を用いて説明する。
【００１１】上述したように、ＮＲＺ変換は入力シンボ
ルをそのまま出力するものであり、入力データのｎ番目
のビットをａn とすると、ＮＲＺ変換回路の出力もａn
となる。ランが連続するということは、連続する出力信
号がビット反転しないこと、即ち隣接するビット同士が
同一シンボルであることを意味する。従って、ＮＲＺ変
換においてランの連続は下記式（１）によって表現され
る。
ルをそのまま出力するものであり、入力データのｎ番目
のビットをａn とすると、ＮＲＺ変換回路の出力もａn
となる。ランが連続するということは、連続する出力信
号がビット反転しないこと、即ち隣接するビット同士が
同一シンボルであることを意味する。従って、ＮＲＺ変
換においてランの連続は下記式（１）によって表現され
る。
【００１２】 ａn ＝ａn-1 …（１） つまり、ＮＲＺ変換回路の入力データとしてシンボル
“０”の後にシンボル“０”を設定し、シンボル“１”
の後にはシンボル“１”を設定することによりランを連
続させることができる。
“０”の後にシンボル“０”を設定し、シンボル“１”
の後にはシンボル“１”を設定することによりランを連
続させることができる。
【００１３】一方、ランが連続しないということは、隣
接するビット同士のシンボルが異なることを意味する。
従って、ＮＲＺ変換においてランの不連続は下記式
（２）によって表わされる。
接するビット同士のシンボルが異なることを意味する。
従って、ＮＲＺ変換においてランの不連続は下記式
（２）によって表わされる。
【００１４】 ａn ≠ａn-1 …（２） つまり、ＮＲＺ変換回路の入力データとしてシンボル
“０”の後にシンボル“１”を設定し、シンボル“１”
の後にはシンボル“０”を設定すればよい。
“０”の後にシンボル“１”を設定し、シンボル“１”
の後にはシンボル“０”を設定すればよい。
【００１５】図３はＮＲＺＩ変換回路を示す回路図であ
る。
る。
【００１６】入力ビットａn は排他的論理和回路１に与
える。排他的論理和回路１の出力は出力ビットｂn とし
て出力すると共に、遅延器２によって１データ分遅延さ
せた後排他的論理回路１に与える。即ち、ＮＲＺＩ変換
回路は“１”が入力されると、変調信号を反転させて出
力する。排他的論理和演算を記号＠によって表すと、Ｎ
ＲＺＩ変換は下記式（３）によって示すことができる。
える。排他的論理和回路１の出力は出力ビットｂn とし
て出力すると共に、遅延器２によって１データ分遅延さ
せた後排他的論理回路１に与える。即ち、ＮＲＺＩ変換
回路は“１”が入力されると、変調信号を反転させて出
力する。排他的論理和演算を記号＠によって表すと、Ｎ
ＲＺＩ変換は下記式（３）によって示すことができる。
【００１７】 ｂn ＝ａn ＠ｂn-1 …（３） ランが連続するということは、隣接するビットが同一シ
ンボルであることを意味し、下記式（４）によって表現
することができる。
ンボルであることを意味し、下記式（４）によって表現
することができる。
【００１８】 ｂn ＝ｂn-1 …（４） この式（４）に式（３）を代入してまとめると、下記式
（５）が得られる。
（５）が得られる。
【００１９】 ａn ＠ｂn-1 ＝ｂn-1 ａn ＝０ …（５） この式（５）はＮＲＺＩ変換回路にシンボル“０”のビ
ットを入力することにより、ランを連続させることがで
きることを意味している。
ットを入力することにより、ランを連続させることがで
きることを意味している。
【００２０】一方、ランの連続の停止は隣接するビット
が異なるシンボルであることを意味し、下記式（６）に
よって表現される。
が異なるシンボルであることを意味し、下記式（６）に
よって表現される。
【００２１】 ｂn ≠ｂn-1 …（６） この式（６）に式（３）を代入して整理すると、下記式
（７）が得られる。
（７）が得られる。
【００２２】 ａn ＠ｂn-1 ≠ｂn-1 ａn ≠０ ａn ＝１ …（７） この式（７）から、ランの連続を停止させる場合には、
ＮＲＺＩ変換回路にシンボル“１”のビットを入力すれ
ばよいことが分かる。
ＮＲＺＩ変換回路にシンボル“１”のビットを入力すれ
ばよいことが分かる。
【００２３】このように、ＮＲＺ変換とＮＲＺＩ変換と
では、同一の入力に対して変調信号出力同士は相違し、
ランの制御方法は相互に異なる。
では、同一の入力に対して変調信号出力同士は相違し、
ランの制御方法は相互に異なる。
【００２４】ところで、最近、２クロック期間前後の排
他的論理を用いるＩ−ＮＲＺＩ（インターリーブドＮＲ
ＺＩ）変換が採用されることがある。図４はこのＩ−Ｎ
ＲＺＩ変換回路を示すブロック図である。
他的論理を用いるＩ−ＮＲＺＩ（インターリーブドＮＲ
ＺＩ）変換が採用されることがある。図４はこのＩ−Ｎ
ＲＺＩ変換回路を示すブロック図である。
【００２５】入力データは排他的論理和回路５に与え
る。排他的論理和回路５の出力は遅延器６，７を介して
排他的論理和回路５に与える。入力ビットａn に対する
変調出力ｂn が２ビット期間遅延され、排他的論理和回
路27は入力ビットａn と２ビット前の出力ビットｂn-2
との排他的論理和を求めて、出力ｂn として出力する。
る。排他的論理和回路５の出力は遅延器６，７を介して
排他的論理和回路５に与える。入力ビットａn に対する
変調出力ｂn が２ビット期間遅延され、排他的論理和回
路27は入力ビットａn と２ビット前の出力ビットｂn-2
との排他的論理和を求めて、出力ｂn として出力する。
【００２６】このＩ−ＮＲＺＩ変調においてもランの連
続を制限する必要がある。しかしながら、Ｉ−ＮＲＺＩ
変調におけるラン制御は確立されておらず、また、同一
の入力に対して方式毎に変調信号出力が相違するので、
このＩ−ＮＲＺＩ変調において、ＮＲＺ変調又はＮＲＺ
Ｉ変調におけるランの制御を適用することはできないこ
とから、ランが無制限に発生してしまうという問題があ
った。
続を制限する必要がある。しかしながら、Ｉ−ＮＲＺＩ
変調におけるラン制御は確立されておらず、また、同一
の入力に対して方式毎に変調信号出力が相違するので、
このＩ−ＮＲＺＩ変調において、ＮＲＺ変調又はＮＲＺ
Ｉ変調におけるランの制御を適用することはできないこ
とから、ランが無制限に発生してしまうという問題があ
った。
【００２７】
【発明が解決しようとする課題】このように、上述した
従来のディジタル変調装置においては、Ｉ−ＮＲＺＩ変
換におけるラン制御は確立されておらず、ランが無制限
に発生してしまうという問題点があった。
従来のディジタル変調装置においては、Ｉ−ＮＲＺＩ変
換におけるラン制御は確立されておらず、ランが無制限
に発生してしまうという問題点があった。
【００２８】本発明は、I一ＮＲＺＩ変換においてラン
を制御することができるディジタル変調装置を提供する
ことを目的とする。
を制御することができるディジタル変調装置を提供する
ことを目的とする。
【００２９】［発明の構成］
【課題を解決するための手段】本発明に係るディジタル
変調装置は、入力された信号をＩ−ＮＲＺＩ変換して変
調信号として出力するＩ−ＮＲＺＩ変換手段と、前記変
調信号を１クロック期間遅延させる第１の遅延手段と、
前記変調信号と前記第１の遅延手段の出力との排他的論
理和を求め、前記変調信号のランを連続させるか否かに
基づいて排他的論理和演算結果をそのまま出力するか又
は反転させて出力する排他的論理和演算手段と、入力デ
ータと前記排他的論理和演算手段の出力とを切換えて出
力する選択手段と、この選択手段の出力を１クロック期
間遅延させて前記Ｉ−ＮＲＺＩ変換手段に与える第２の
遅延手段とを具備したものである。
変調装置は、入力された信号をＩ−ＮＲＺＩ変換して変
調信号として出力するＩ−ＮＲＺＩ変換手段と、前記変
調信号を１クロック期間遅延させる第１の遅延手段と、
前記変調信号と前記第１の遅延手段の出力との排他的論
理和を求め、前記変調信号のランを連続させるか否かに
基づいて排他的論理和演算結果をそのまま出力するか又
は反転させて出力する排他的論理和演算手段と、入力デ
ータと前記排他的論理和演算手段の出力とを切換えて出
力する選択手段と、この選択手段の出力を１クロック期
間遅延させて前記Ｉ−ＮＲＺＩ変換手段に与える第２の
遅延手段とを具備したものである。
【００３０】
【作用】本発明において、選択手段が入力データを選択
すると、Ｉ−ＮＲＺＩ変換手段には第２の遅延手段を介
して入力データが供給され、Ｉ−ＮＲＺＩ変換手段は入
力データをＩ−ＮＲＺＩ変換する。第１の遅延手段はＩ
−ＮＲＺＩ変換手段からの変調信号を１クロック期間遅
延させ、排他的論理演算手段は変調信号とその１クロッ
ク遅延信号との排他的論理和を求める。この排他的論理
和演算結果は変調信号のランを連続させるためのＩ−Ｎ
ＲＺＩ変換手段の入力を示し、排他的論理和演算結果の
反転出力は変調信号のランの連続を停止させるためのＩ
−ＮＲＺＩ変換手段の入力を示している。選択手段は所
定のタイミングで排他的論理和演算手段の出力を選択し
て、変調信号のランを制御する。
すると、Ｉ−ＮＲＺＩ変換手段には第２の遅延手段を介
して入力データが供給され、Ｉ−ＮＲＺＩ変換手段は入
力データをＩ−ＮＲＺＩ変換する。第１の遅延手段はＩ
−ＮＲＺＩ変換手段からの変調信号を１クロック期間遅
延させ、排他的論理演算手段は変調信号とその１クロッ
ク遅延信号との排他的論理和を求める。この排他的論理
和演算結果は変調信号のランを連続させるためのＩ−Ｎ
ＲＺＩ変換手段の入力を示し、排他的論理和演算結果の
反転出力は変調信号のランの連続を停止させるためのＩ
−ＮＲＺＩ変換手段の入力を示している。選択手段は所
定のタイミングで排他的論理和演算手段の出力を選択し
て、変調信号のランを制御する。
【００３１】
【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図１は本発明に係るディジタル変調装置の
一実施例を示すブロック図である。本実施例は所定ビッ
ト間隔でランの連続を強制的に停止させるものである。
て説明する。図１は本発明に係るディジタル変調装置の
一実施例を示すブロック図である。本実施例は所定ビッ
ト間隔でランの連続を強制的に停止させるものである。
【００３２】入力端子11には入力データを入力する。こ
の入力データは８ビットの有効データと１ビットの無効
データとによって構成している。入力データはセレクタ
12及び遅延素子13を介してＩ−ＮＲＺＩ変換回路14に供
給する。セレクタ12はアンドゲート15，16、オアゲート
17及びインバータ18によって構成しており、入力データ
はアンドゲート15の一方入力端に与える。
の入力データは８ビットの有効データと１ビットの無効
データとによって構成している。入力データはセレクタ
12及び遅延素子13を介してＩ−ＮＲＺＩ変換回路14に供
給する。セレクタ12はアンドゲート15，16、オアゲート
17及びインバータ18によって構成しており、入力データ
はアンドゲート15の一方入力端に与える。
【００３３】アンドゲート15の他方入力端には入力端子
19を介してタイミングパルスを与える。タイミングパル
スは入力データの無効データ期間にローレベル（以下、
“Ｌ”という）となり、他の期間にハイレベル（以下、
“Ｈ”という）となる信号である。入力端子19からのタ
イミングパルスはインバータ18を介してアンドゲート16
の一方入力端にも与える。インバータ18はタイミングパ
ルスを反転させて出力する。アンドゲート16の他方入力
端には後述する排他的論理和回路20の出力も与えてい
る。アンドゲート15はタイミングパルスの“Ｈ”で入力
データを通過させ、アンドゲート16はタイミングパルス
の“Ｌ”で排他的論理和回路20の出力を通過させる。ノ
アゲート17はアンドゲート15，16の出力を遅延素子13に
与える。遅延素子13はクロックタイミングでセレクタ12
の出力をＩ−ＮＲＺＩ変換回路14に出力する。
19を介してタイミングパルスを与える。タイミングパル
スは入力データの無効データ期間にローレベル（以下、
“Ｌ”という）となり、他の期間にハイレベル（以下、
“Ｈ”という）となる信号である。入力端子19からのタ
イミングパルスはインバータ18を介してアンドゲート16
の一方入力端にも与える。インバータ18はタイミングパ
ルスを反転させて出力する。アンドゲート16の他方入力
端には後述する排他的論理和回路20の出力も与えてい
る。アンドゲート15はタイミングパルスの“Ｈ”で入力
データを通過させ、アンドゲート16はタイミングパルス
の“Ｌ”で排他的論理和回路20の出力を通過させる。ノ
アゲート17はアンドゲート15，16の出力を遅延素子13に
与える。遅延素子13はクロックタイミングでセレクタ12
の出力をＩ−ＮＲＺＩ変換回路14に出力する。
【００３４】Ｉ−ＮＲＺＩ変換回路14は、図４と同様の
構成であり、排他的論理和回路５及び遅延器６，７によ
って構成している。遅延素子13の出力は排他的論理和回
路５の一方入力端に与え、排他的論理和回路５の出力は
遅延器６，７によって２ビット期間遅延させた後排他的
論理和回路５の他方入力端に与える。Ｉ−ＮＲＺＩ変換
回路14は排他的論理和回路５の出力を変調信号出力とし
て出力端子21に出力するようになっている。
構成であり、排他的論理和回路５及び遅延器６，７によ
って構成している。遅延素子13の出力は排他的論理和回
路５の一方入力端に与え、排他的論理和回路５の出力は
遅延器６，７によって２ビット期間遅延させた後排他的
論理和回路５の他方入力端に与える。Ｉ−ＮＲＺＩ変換
回路14は排他的論理和回路５の出力を変調信号出力とし
て出力端子21に出力するようになっている。
【００３５】本実施例においては排他的論理和回路５の
出力及び遅延器６の出力を排他的論理和回路20にも出力
するようになっている。排他的論理和回路20は２入力に
対して排他的論理和演算を行い、演算結果を反転させて
セレクタ12に出力するようになっている。
出力及び遅延器６の出力を排他的論理和回路20にも出力
するようになっている。排他的論理和回路20は２入力に
対して排他的論理和演算を行い、演算結果を反転させて
セレクタ12に出力するようになっている。
【００３６】ところで、Ｉ−ＮＲＺＩ変換回路５に入力
されるｎ番目のビットａn に対する出力ビットがｂn で
あるものとすると、ｂn は下記式（８）によって表わす
ことができる。
されるｎ番目のビットａn に対する出力ビットがｂn で
あるものとすると、ｂn は下記式（８）によって表わす
ことができる。
【００３７】 ｂn ＝ａn ＠ｂn-2 …（８） ランが連続しないということは下記（９）式が成立する
ことを意味する。
ことを意味する。
【００３８】 ｂn ≠ｂn+1 …（９） この式（９）に式（８）を代入して整理すると下記式
（１０）が得られる。
（１０）が得られる。
【００３９】 ａn ＠ｂn-2 ≠ａn+1 ＠ｂn-1 ａn+1 ≠ａn ＠ｂn-2 ＠ｂn-1 …（１０） この式（１０）は、ビットａn ，ｂn-2 の排他的論理和
演算結果とビットｂn-1 との排他的論理和演算の反転出
力、即ち、排他的論理和回路５の出力と遅延器６の出力
との排他的論理和演算の反転出力をＩ−ＮＲＺＩ変換回
路14の入力とすることによって、ランの連続を停止させ
ることができることを示している。本実施例において
は、上記式（１０）の演算を排他的論理和回路20を用い
て行っている。
演算結果とビットｂn-1 との排他的論理和演算の反転出
力、即ち、排他的論理和回路５の出力と遅延器６の出力
との排他的論理和演算の反転出力をＩ−ＮＲＺＩ変換回
路14の入力とすることによって、ランの連続を停止させ
ることができることを示している。本実施例において
は、上記式（１０）の演算を排他的論理和回路20を用い
て行っている。
【００４０】次に、このように構成された実施例の動作
について図２のタイミングチャートを参照して説明す
る。図２（ａ）はクロックを示し、図２（ｂ）はタイミ
ングパルスを示し、図２（ｃ）は入力データを示し、図
２（ｄ）は変調信号出力を示している。図２（ｅ）は遅
延器７の出力ｂn-2 を示し、図２（ｆ）は遅延器６の出
力ｂn-1 を示し、図２（ｇ）はＩ−ＮＲＺＩ変換回路14
の入力ａn を示している。
について図２のタイミングチャートを参照して説明す
る。図２（ａ）はクロックを示し、図２（ｂ）はタイミ
ングパルスを示し、図２（ｃ）は入力データを示し、図
２（ｄ）は変調信号出力を示している。図２（ｅ）は遅
延器７の出力ｂn-2 を示し、図２（ｆ）は遅延器６の出
力ｂn-1 を示し、図２（ｇ）はＩ−ＮＲＺＩ変換回路14
の入力ａn を示している。
【００４１】入力端子11を介して入力された入力データ
はセレクタ12及び遅延素子13を介してＩ−ＮＲＺＩ変換
回路14に供給する。図２（ｃ）に示す入力データは、８
ビットの有効データと１ビットの無効データとを有し、
有効データは図２（ｂ）のタイミングパルスの“Ｈ”期
間に対応するタイミングで入力され、無効データはタイ
ミングパルスの“Ｌ”期間に対応するタイミングで入力
される。セレクタ12は図２（ｂ）に示すタイミング信号
の“Ｈ”期間にのみ入力データを遅延素子13を介してＩ
−ＮＲＺＩ変換回路14に出力する。即ち、タイミング信
号の“Ｈ”期間にはアンドゲート15は有効データを通過
させてオアゲート17を介して出力する。Ｉ−ＮＲＺＩ変
換回路14は入力されたデータをＩ−ＮＲＺＩ変換して変
調信号出力として出力端子21に出力する。
はセレクタ12及び遅延素子13を介してＩ−ＮＲＺＩ変換
回路14に供給する。図２（ｃ）に示す入力データは、８
ビットの有効データと１ビットの無効データとを有し、
有効データは図２（ｂ）のタイミングパルスの“Ｈ”期
間に対応するタイミングで入力され、無効データはタイ
ミングパルスの“Ｌ”期間に対応するタイミングで入力
される。セレクタ12は図２（ｂ）に示すタイミング信号
の“Ｈ”期間にのみ入力データを遅延素子13を介してＩ
−ＮＲＺＩ変換回路14に出力する。即ち、タイミング信
号の“Ｈ”期間にはアンドゲート15は有効データを通過
させてオアゲート17を介して出力する。Ｉ−ＮＲＺＩ変
換回路14は入力されたデータをＩ−ＮＲＺＩ変換して変
調信号出力として出力端子21に出力する。
【００４２】一方、タイミング信号の“Ｌ”期間にはア
ンドゲート15は入力データの通過を阻止する。この期間
には、インバータ18を介してアンドゲート16に“Ｈ”の
タイミングパルスが供給されて、アンドゲート16の他方
入力端に供給される信号がオアゲート17を介して遅延素
子13に出力される。
ンドゲート15は入力データの通過を阻止する。この期間
には、インバータ18を介してアンドゲート16に“Ｈ”の
タイミングパルスが供給されて、アンドゲート16の他方
入力端に供給される信号がオアゲート17を介して遅延素
子13に出力される。
【００４３】アンドゲート16の他方入力端には排他的論
理和回路20の出力を与えている。排他的論理和回路20は
Ｉ−ＮＲＺＩ変換回路14から排他的論和回路５の出力及
び遅延器６の出力が与えられており、上記式（１０）の
右辺に示す排他的論理和演算を行って、演算結果の反転
出力をアンドゲート16に出力する。タイミングパルスの
“Ｌ”期間には排他的論理和回路20の出力が遅延素子13
を介してＩ−ＮＲＺＩ変換回路14に供給される。式（１
０）はランの連続を停止させる条件を示しており、排他
的論理和回路20の出力をＩ−ＮＲＺＩ変換回路14の入力
とすることで、変調信号出力は強制的に反転させられて
ランの連続が停止する。
理和回路20の出力を与えている。排他的論理和回路20は
Ｉ−ＮＲＺＩ変換回路14から排他的論和回路５の出力及
び遅延器６の出力が与えられており、上記式（１０）の
右辺に示す排他的論理和演算を行って、演算結果の反転
出力をアンドゲート16に出力する。タイミングパルスの
“Ｌ”期間には排他的論理和回路20の出力が遅延素子13
を介してＩ−ＮＲＺＩ変換回路14に供給される。式（１
０）はランの連続を停止させる条件を示しており、排他
的論理和回路20の出力をＩ−ＮＲＺＩ変換回路14の入力
とすることで、変調信号出力は強制的に反転させられて
ランの連続が停止する。
【００４４】例えば、図２に示すように、タイミングパ
ルスの“Ｈ”期間内のタイミングＡにおいては、Ｉ−Ｎ
ＲＺＩ変換回路14にはシンボル“０”の入力データ（図
２（ｃ））が遅延素子13によって遅延されて入力されて
いる（図２（ｇ））。このタイミングでは遅延器７の出
力もシンボル“０”であり（図２（ｅ））、変調信号出
力は図２（ｄ）に示すようにシンボル“０”となる。次
のタイミングＢ以降における入力データ（無効データ）
もシンボル“０”であり（図２（ｃ））、この入力デー
タをＩ−ＮＲＺＩ変換回路14の入力とした場合には、変
調信号出力の０ランが連続する。これに対し、本実施例
においては、タイミングＢでは“Ｌ”のタイミングパル
スによってセレクタ12が排他的論理和回路20の出力を選
択する。図２（ｇ）に示すように、タイミングＢにおい
ては排他的論理和回路20の出力はシンボル“１”であ
る。このシンボル“１”と遅延器７からのシンボル
“０”（図２（ｅ））との排他的論理和演算によって、
Ｉ−ＮＲＺＩ変換回路14はシンボル“１”の変調信号出
力を得る（図２（ｄ））。こうして、ランの連続を強制
的に停止させる。
ルスの“Ｈ”期間内のタイミングＡにおいては、Ｉ−Ｎ
ＲＺＩ変換回路14にはシンボル“０”の入力データ（図
２（ｃ））が遅延素子13によって遅延されて入力されて
いる（図２（ｇ））。このタイミングでは遅延器７の出
力もシンボル“０”であり（図２（ｅ））、変調信号出
力は図２（ｄ）に示すようにシンボル“０”となる。次
のタイミングＢ以降における入力データ（無効データ）
もシンボル“０”であり（図２（ｃ））、この入力デー
タをＩ−ＮＲＺＩ変換回路14の入力とした場合には、変
調信号出力の０ランが連続する。これに対し、本実施例
においては、タイミングＢでは“Ｌ”のタイミングパル
スによってセレクタ12が排他的論理和回路20の出力を選
択する。図２（ｇ）に示すように、タイミングＢにおい
ては排他的論理和回路20の出力はシンボル“１”であ
る。このシンボル“１”と遅延器７からのシンボル
“０”（図２（ｅ））との排他的論理和演算によって、
Ｉ−ＮＲＺＩ変換回路14はシンボル“１”の変調信号出
力を得る（図２（ｄ））。こうして、ランの連続を強制
的に停止させる。
【００４５】なお、図２に示すように、他のタイミング
パルスの“Ｌ”期間においても、必ず変調信号出力はビ
ット反転しており、ランの連続は停止している。
パルスの“Ｌ”期間においても、必ず変調信号出力はビ
ット反転しており、ランの連続は停止している。
【００４６】このように、本実施例においては、排他的
論理和回路20によって上記式（１０）の演算を行い、こ
の演算結果をタイミングパルスのタイミングでセレクタ
12がＩ−ＮＲＺＩ変換回路の入力とすることにより、タ
イミングパルス周期で強制的に変調信号出力のランの連
続を停止させている。このように、極めて簡単な回路構
成でランの制御が可能である。
論理和回路20によって上記式（１０）の演算を行い、こ
の演算結果をタイミングパルスのタイミングでセレクタ
12がＩ−ＮＲＺＩ変換回路の入力とすることにより、タ
イミングパルス周期で強制的に変調信号出力のランの連
続を停止させている。このように、極めて簡単な回路構
成でランの制御が可能である。
【００４７】また、上記実施例においては負出力の排他
的論理和回路20を用いたが、正出力の排他的論理和回路
を用いることにより、ランを強制的に連続させることも
可能である。ランの連続は下記式（１１）が成立するこ
とを意味する。
的論理和回路20を用いたが、正出力の排他的論理和回路
を用いることにより、ランを強制的に連続させることも
可能である。ランの連続は下記式（１１）が成立するこ
とを意味する。
【００４８】 ｂn ＝ｂn+1 …（１１） この式（１１）にＩ−ＮＲＺＩ変換式を示す上記式
（８）を代入して整理すると、ランが連続するための条
件式（１２）が得られる。
（８）を代入して整理すると、ランが連続するための条
件式（１２）が得られる。
【００４９】 ａn ＠ｂn-2 ＝ａn+1 ＠ｂn-1 ａn+1 ＝ａn ＠ｂn-2 ＠ｂn-1 …（１２） この式（１２）は図１の排他的論理和回路20に代えて正
出力の排他的論理和回路を用いることで、変調信号出力
のランを連続させることができることを示している。即
ち、本実施例においては、正及び負出力の排他的論理和
回路を組み合わせて用いることで、ランの上限及び下限
を容易に制限することができる。
出力の排他的論理和回路を用いることで、変調信号出力
のランを連続させることができることを示している。即
ち、本実施例においては、正及び負出力の排他的論理和
回路を組み合わせて用いることで、ランの上限及び下限
を容易に制限することができる。
【００５０】
【発明の効果】以上説明したように本発明によれば、I
一ＮＲＺＩ変換においてランを制御することができると
いう効果を有する。
一ＮＲＺＩ変換においてランを制御することができると
いう効果を有する。
【図１】本発明に係るディジタル変調装置の一実施例を
示すブロック図。
示すブロック図。
【図２】実施例の動作を説明するためのタイミングチャ
ート。
ート。
【図３】ＮＲＺＩ変換回路を示すブロック図。
【図４】Ｉ−ＮＲＺＩ変換回路を示すブロック図。
５…排他的論理和回路、12…セレクタ、14…Ｉ−ＮＲＺ
Ｉ変換回路、20…排他的論理和回路
Ｉ変換回路、20…排他的論理和回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 5/06 H03M 7/14
Claims (1)
- 【請求項１】 入力された信号をＩ−ＮＲＺＩ変換して
変調信号として出力するＩ−ＮＲＺＩ変換手段と、 前記変調信号を１クロック期間遅延させる第１の遅延手
段と、 前記変調信号と前記第１の遅延手段の出力との排他的論
理和を求め、前記変調信号のランを連続させるか否かに
基づいて排他的論理和演算結果をそのまま出力するか又
は反転させて出力する排他的論理和演算手段と、 入力データと前記排他的論理和演算手段の出力とを切換
えて出力する選択手段と、 この選択手段の出力を１クロック期間遅延させて前記Ｉ
−ＮＲＺＩ変換手段に与える第２の遅延手段とを具備し
たことを特徴とするディジタル変調装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30297393A JP3190190B2 (ja) | 1993-12-02 | 1993-12-02 | ディジタル変調装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30297393A JP3190190B2 (ja) | 1993-12-02 | 1993-12-02 | ディジタル変調装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07162313A JPH07162313A (ja) | 1995-06-23 |
| JP3190190B2 true JP3190190B2 (ja) | 2001-07-23 |
Family
ID=17915396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30297393A Expired - Fee Related JP3190190B2 (ja) | 1993-12-02 | 1993-12-02 | ディジタル変調装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3190190B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102210137B1 (ko) * | 2018-03-30 | 2021-02-02 | 한국전력공사 | 인공지능을 이용한 고온부품 열화등급 판단 장치 및 그 방법 |
-
1993
- 1993-12-02 JP JP30297393A patent/JP3190190B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102210137B1 (ko) * | 2018-03-30 | 2021-02-02 | 한국전력공사 | 인공지능을 이용한 고온부품 열화등급 판단 장치 및 그 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07162313A (ja) | 1995-06-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |