JPH0661878A - 判定帰還形等化器 - Google Patents
判定帰還形等化器Info
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- JPH0661878A JPH0661878A JP4209868A JP20986892A JPH0661878A JP H0661878 A JPH0661878 A JP H0661878A JP 4209868 A JP4209868 A JP 4209868A JP 20986892 A JP20986892 A JP 20986892A JP H0661878 A JPH0661878 A JP H0661878A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B7/00—Radio transmission systems, i.e. using radiation field
- H04B7/005—Control of transmission; Equalising
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Noise Elimination (AREA)
Abstract
に、タップ数が動作速度に影響を与えない判定帰還形等
化器を提供する。 【構成】 第一〜第三加算器1〜3の間に、夫々、第一
及び第二シフトレジスタ5、6を挿入するとともに、最
終タップの判定器出力を第三シフトレジスタ7で1ビッ
ト遅延させて各タップの乗算器8〜10に同時に入力す
る。各乗算器8〜10では夫々タップ係数C1 〜C3 と
の乗算を行い、その結果を対応する加算器1〜3に入力
する。 【効果】 各加算器1〜3では1ビット以内に一回の加
算を実行するだけで足り、高速動作が実現される。
Description
における復調においてフェージングによる伝搬路の波形
歪や、他無線システムからの干渉を自動的に除去する判
定帰還形等化器に関する。
の構成例であり、加算器1〜3、判定器4、シフトレジ
スタ5〜7、乗算器8〜10を備えている。図2におい
て、入力端子11より伝送入力されたデジタル入力信号
Dxin は、第一加算器1から第二加算器2を通り、第三
加算器3を通った後、判定器4を通り、出力端子12よ
りデジタル出力信号Dx として出力される。
トレジスタ5でリタイミング(例えば1ビット遅延、以
下同じ)される。この第一シフトレジスタ5の出力をデ
ータ信号Dx-1 とする。このデータ信号Dx-1 は、デジ
タル出力信号Dx の1ビット前のデータ信号であり、第
一乗算器8の一方の入力になるとともに、第二シフトレ
ジスタ6に入力される。第一乗算器8の他方の入力は、
タップ係数C1 であり、その出力は第三加算器3の一方
の入力となる。
信号Dx-1 は、ここでリタイミングされる。その出力デ
ータ信号をDx-2 とする。このデータ信号Dx-2 は、デ
ジタル出力信号Dx の2ビット前のデータ信号であり、
第二乗算器9の一方の入力になるとともに、第三シフト
レジスタ7に入力される。第二乗算器9の他方の入力
は、タップ係数C2 であり、その出力は、第二加算器2
の一方の入力となる。
信号Dx-2 は、ここでリタイミングされる。その出力を
Dx-3 とする。このデータ信号Dx-3 は、デジタル出力
信号Dx の3ビット前のデータ信号であり、第三乗算器
10の一方の入力となる。第三乗算器10の他方の入力
は、タップ係数C3 であり、その出力は第一加算器1の
一方の入力となる。
なる。
号Dxin に含まれる波形歪を除去するための係数であ
る。
等化器では、等化器動作を確実に行うためには、各加算
器1〜3を同時に動作させなければならない。そのた
め、デジタルデータの伝送速度が高速になったり、タッ
プ数が多くなったりすると、各加算器1〜3の動作速度
が追いつかず、所期の効果が得られない問題があった。
する判定帰還形等化器を提供することを目的とする。
力端子より入力したデジタル伝送信号の等化を行うNタ
ップ(Nは自然数)の判定帰還形等化器であって、最終
タップに、デジタル出力信号の重み付け判定を行う判定
器を設けるとともに、夫々入力信号を一定時間遅延させ
るN個のシフトレジスタと、夫々一方の入力端子にタッ
プ係数が入力されているN個の乗算器と、少なくとも二
つの入力端子をもつN個の加算器とを備えてなるものに
おいて、前記伝送信号入力端子を第一加算器の一方の入
力端子に接続するとともに、該第一加算器の出力端子と
第N加算器の一方の入力端子との間の伝送路に夫々シフ
トレジスタを挿入接続し、更に、前記判定器の出力を、
第Nシフトレジスタと各タップの乗算器とを介して夫々
対応する加算器の他方の入力端子に導く構成とした。こ
れにより、タップ数が等化器の動作速度に影響を与えな
くなる。
1ビット遅延させるものとする。
する。
自動等化器の構成図であり、従来と同一機能の加算器1
〜3、判定器4、シフトレジスタ5〜7、乗算器8〜1
0を夫々備えているが、その接続構成が異なっている。
器2の一方の入力端子との間に第一シフトレジスタ5、
第二加算器2の出力端子と第三加算器3の一方の入力端
子との間に第二シフトレジスタ6を挿入接続するととも
に、判定器4の出力を分岐入力し、第三シフトレジスタ
7で1ビット遅延して夫々第一〜第三乗算器8〜10に
直接入力し、これら乗算器8〜10でタップ係数C1 〜
C3 との乗算を同時に実行させるようにした。そして各
乗算器8〜10の出力を対応する加算器の他方の入力端
子に入力するようにした。
伝送信号入力端子11より入力されるデジタル入力信号
をDyin 、伝送信号出力端子12より出力されるデジタ
ル出力信号をDy 、第一加算器1出力で第一シフトレジ
スタ5の入力となるデータ信号をDyb-1、その出力をD
yb、第二加算器2出力で第二シフトレジスタ6の入力と
なるデータ信号をDya-1、その出力をDya、第三シフト
レジスタ7の出力をDy-1 、その1ビット前の信号をD
y-2 、2ビット前の信号をDy-3 、第一乗算器8の他方
の入力をC1 、第二乗算器9の他方の入力をC2 、第三
乗算器10の他方の入力をC3 とすると、第一加算器1
の出力データ信号Dya-1が第一シフトレジスタ5を通過
してDybになったときのDya-1及びDy は、次式で表さ
れる。
なったときのDy は次式で表される。
定帰還形等化器が従来の等化器の特性を有していること
がわかる。
算器2との間、及び第二加算器2と第三加算器3との間
に、夫々第一及び第二シフトレジスタ5,6が挿入され
ているため、各加算器1〜3は1ビット以内に1回の加
算を終了すれば良く、従来例に比べてより高速な伝送速
度に対応できるとともに、タップ数に動作速度が影響さ
れることがないため、より多くのタップを設けることが
できる。
としたが、一般にタップ数をN(自然数)個としたNタ
ップ構成も可能であることは明らかである。
判定器出力を第Nシフトレジスタで遅延する時間、即
ち、1ビット以内に、各加算器で1回の加算を行うだけ
で良いため、従来の判定帰還形等化器に比べてより高速
なデータ伝送速度に対応することができる。
いため、より多くのタップ構成を実現することができ、
等化能力向上に資するこができる。
成図。
Claims (2)
- 【請求項1】 伝送信号入力端子より入力したデジタル
伝送信号の等化を行うNタップ(Nは自然数)の判定帰
還形等化器であって、最終タップに、デジタル出力信号
の重み付け判定を行う判定器を設けるとともに、夫々入
力信号を一定時間遅延させるN個のシフトレジスタと、
夫々一方の入力端子にタップ係数が入力されているN個
の乗算器と、少なくとも二つの入力端子をもつN個の加
算器とを備えてなるものにおいて、 前記伝送信号入力端子を第一加算器の一方の入力端子に
接続するとともに、該第一加算器の出力端子と第N加算
器の一方の入力端子との間の伝送路に夫々シフトレジス
タを挿入接続し、更に、前記判定器の出力を、第Nシフ
トレジスタと各タップの乗算器とを介して夫々対応する
加算器の他方の入力端子に導く構成としたことを特徴と
する判定帰還形等化器。 - 【請求項2】 前記各シフトレジスタは夫々入力信号を
1ビット遅延させるものであることを特徴とする請求項
1記載の判定帰還形等化器。
Priority Applications (2)
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---|---|---|---|
JP20986892A JP3357956B2 (ja) | 1992-08-06 | 1992-08-06 | 判定帰還形等化器 |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP20986892A JP3357956B2 (ja) | 1992-08-06 | 1992-08-06 | 判定帰還形等化器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0661878A true JPH0661878A (ja) | 1994-03-04 |
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Family
ID=16579969
Family Applications (1)
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Country Status (2)
Country | Link |
---|---|
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- 1992-08-06 JP JP20986892A patent/JP3357956B2/ja not_active Expired - Lifetime
-
1993
- 1993-08-05 US US08/102,258 patent/US5402445A/en not_active Expired - Lifetime
Also Published As
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