DE19741969C2 - Rekursives Filter und Anwendung des Filters - Google Patents

Description

Die Erfindung betrifft ein rekursives Filter nach dem Oberbe­ griff des Anspruchs 1 (Tietze, Schenk, "Halbleiterschaltungstechnik", 10. Auflage 1993, S. 842-846) und eine Anwendung des Filters.

In digitalen Übertragungseinrichtungen werden zur Entzerrung des Übertragungskanals sowohl Transversalfilter als auch re­ kursive Filter eingesetzt. Die Filter haben programmierbare Koeffizienten, deren Werte durch geeignete automatische oder adaptive Ein- und Nachstellalgorithmen festgelegt werden.

Am häufigsten werden Transversalentzerrer eingesetzt, weil sie einfacher zu realisieren sind. Für viele Anwendungsfälle ist aber ein rekursiver Entzerrer, vor allem in Kombination mit einem Transversalentzerrer, eine interessante Alterna­ tive, um die Entzerrerleistung und Effizienz zu erhöhen.

In der US-A-5 402 445 ist ein Decision Feedback Equalizer (DFE) gezeigt, das hintereinander geschaltete Addierstufen aufweist, denen das Filterausgangssignal über jeweilige Schieberegister verzögert und mit einem adaptiven Koeffizien­ ten multiplikativ beaufschlagt zugeführt wird. Zwischen dem in der Reihenschaltung zuletzt angeordneten Addierer und dem Ausgang bzw. der Abzweigung der Rückkopplung ist eine Ent­ scheidungseinheit geschaltet.

In der EP-A-0 755 141 ist ein adaptiver Decision Feedback Equalizer gezeigt, der einen Filterteil mit Vorwärtskopplung und einen Filterteil mit Rückwärtskopplung aufweist. Zwischen dem Ausgang der jeweils letzten Addierstufe des rückgekoppel­ ten Filters und dem Abzweig der Rückkopplung ist ein Detektor vorgesehen, der dem eingespeisten Signal einen vorgegebenen Wert zuordnet.

In der Literaturstelle Tietze, Schenk: "Halbleiterschaltungs­ technik", 10. Auflage, Springer-Verlag, Berlin, Heidelberg, New York, 1993, Seiten 842 bis 846 ist die Realisierung von IIR-Filtern gezeigt. Zur Vermeidung von Übersteuerung ist ausgangsseitig ein Sättigungsdetektor angeordnet, durch den eine Begrenzung auf den höchsten und niedrigsten Zahlenwert des Wertebereichs bei Übersteuerung bewirkt wird.

In der DE-A-32 27 473 ist eine digitale Signalverarbeitungs­ schaltung gezeigt, bei der eine Übertragungsfunktion in einem Speicher abgelegt ist, um ein Videosignal in Abhängigkeit von unterschiedlichen Empfangsbedingungen adaptiv zu verarbeiten. Es liegen zwei parallele Signalverarbeitungspfade vor. Wenn in einem der Pfade eine Filterung gemäß der Übertragungsfunk­ tion im zugeordneten Speicher durchgeführt wird, kann der Speicher im anderen Signalpfad mit Werten für eine neue Über­ tragungsfunktion beschrieben werden. Die einem jeweiligen Speicher als Adresse zugeführten Eingangsdaten wählen einen Speicherplatz aus, der Daten in Übereinstimmung mit einer zu­ vor gespeicherten Übertragungsfunktion enthält.

Der Erfindung liegt die Aufgabe zugrunde, ein rekursives Fil­ ter zum Filtern eines aus einer zeitlichen Folge von Symbolen bestehenden digitalen Signals bereitzustellen, mit dem hohe Baud­ raten erreicht werden.

Diese Aufgabe wird mit einem rekursiven Filter nach dem Oberbe­ griff des Anspruchs 1 gelöst, das die im kennzeichnenden Teil dieses Anspruchs angegebenen Merkmale aufweist.

Bei dem erfindungsgemäßen Filter kann die Laufzeit für einen rekursiven Koeffizienten vorteilhafterweise die Dauer eines Symbols des digitalen Signals und weniger betragen.

Bevorzugte und vorteilhafte Ausgestaltungen und Weiterbildun­ gen des erfindungsgemäßen Filters gehen aus den Ansprüchen 2 bis 9 hervor.

Ein erfindungsgemäßes Filter ist vorteilhaft als rekursiver Entzerrer, auch "Decision Feedback Equalizer (DFE)" genannt, anzuwenden (Anspruch 10), mit dem vorteilhafterweise hohe Baudra­ ten erreicht werden, bei einer Implementierung in einer modernen CMOS Produktionstech­ nologie.

Das erfindungsgemäße Filter ist für Richtfunksysteme geeignet.

Das Filter umfaßt eine schnell arbeitende Speicherzelleneinheit zum Einlesen und Speichern eines Bits und Auslesen eines gespeicherten Bits, die vorteilhafterweise in einer moder­ nen CMOS Produktionstechnologie zu realisieren ist.

Die Erfindung wird in der nachfolgenden Beschreibung anhand der Figuren beispielhaft näher erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild eines ersten Ausführungsbei­ spiel eines erfindungsgemäßen Filters,

Fig. 2 ein Blockschaltbild einer Weiterbildung des Ausfüh­ rungsbeispiels nach Fig. 1,

Fig. 3 ein Schaltbild eines Ausführungsbeispiels einer Speicherzelleneinheit,

Fig. 4 ein Blockschaltbild eines beispielhaften rekursiven Filters mit mehreren rekursiven Koeffizienten, bei dem die Erfindung anwendbar ist, und

Fig. 5 ein Blockschaltbild einer aus dem Filter nach Fig. 5 herausgegriffenen einzelnen Filterstufe.

Zum besseren Verständnis der Erfindung sei der Aufbau und die Arbeitsweise eines rekursiven Filters zunächst anhand der Fig. 4 und 5 erläutert.

Das Filter nach Fig. 4 ist ein Beispiel eines rekursiven Filters zum Filtern eines aus einer zeitlichen Folge von Sym­ bolen bestehenden digitalen Signals. Es weist mehrere Addier­ stufen 1 auf, die in Richtung des von links nach rechts wei­ senden Pfeiles 10 nacheinander angeordnet sind. Der ersten Addierstufe 1 in dieser Reihenfolge, d. h. der in der Fig. 4 am weitesten links angeordneten Addierstufe 1, ist jedes der zeitlich aufeinanderfolgenden Symbole in Richtung des Pfeiles 10 zugeführt.

Jedes Symbol weist eine bestimmte Symboldauer T auf.

Diese erste Addierstufe 1 ordnet einem Abtastwert jedes Sym­ bols während der Symboldauer T dieses Symbols je einen Sum­ menwert zu, der proportional zu einer Summe aus dem Ab­ tastwert dieses Symbols und eines dieser Addierstufe 1 zuge­ ordneten vorbestimmten Wertes ist. Der Proportionalitätsfak­ tor kann gleich 1 sein, was in diesem Fall bedeutet, daß der Summenwert gleich der Summe aus diesem Abtastwert und diesem vorbestimmten Wert ist.

Jeder von einer Addierstufe 1 erzeugte Summenwert wird der nächsten Addierstufe 1 als ein Abtastwert zugeführt, und diese nächste Addierstufe 1 ordnet diesem Abtastwert einen Summenwert zu, der proportional zu einer Summe aus diesem Ab­ tastwert und einem dieser nächstfolgenden Addierstufe 1 zuge­ ordneten vorbestimmten Wert ist. Der Proportionalitätsfaktor kann in jedem Fall gleich 1 sein, was bedeutet, daß der Sum­ menwert gleich der Summe aus diesem Abtastwert und diesem vorbestimmten Wert ist.

Das Ausgangssignal des Filters wird von den Summenwerten ab­ geleitet, die von der letzten Addierstufe 1 erzeugt worden sind. Diese letzte Addierstufe 1 ist die in der Fig. 5 am weitesten rechts angeordneten Addierstufe 1, auf die keine weitere Addierstufe mehr folgt.

Es seien x₁, x₂, . . . x_k, x_k+1, . . . die Abtastwerte der zeitlich aufeinanderfolgenden Symbole einer jeweiligen Symboldauer T, die der ersten Addierstufe 1 zugeführt werden. Ein Symbol eines Abtastwerts mit einem kleineren Index kommt zeitlich vor einem Symbol eines Abtastwerts mit einem größeren Index bei der ersten Addierstufe 1 an. Beispielsweise kommt das Symbol des Abtastwerts x_k vor dem Symbol des Abtastwerts x_k+1 bei der ersten Addierstufe 1 an.

Die zeitlich aufeinanderfolgenden Summenwerte aus der letzten Addierstufe 1, deren jeder in je eine der aufeinanderfolgen­ den Symboldauern fällt und von denen das Ausgangssignal des Filters abgeleitet wird, seien mit y₁, y₂, . . . y_k, y_k+1, . . . bezeichnet, wobei ein Summenwert mit kleinerem Index zeitlich vor einem Summenwert mit einem größeren Index von der letzten Addierstufe 1 abgegeben wird. Beispielsweise erscheint der Summenwert y_k vor dem Summenwert y_k+1.

Das Filter nach Fig. 4 ist so aufgebaut, daß es N Addierstu­ fen 1 aufweist, wobei N eine vorgebbare natürliche Zahl ist, und daß ein Summenwert y_k durch die Differenzengleichung

y_k = c₁ . y_k-1 + c₂ . y_k-2 + . . . + c_N . y_k-N + x_k

eines rekursiven Filters gegeben ist, in der k - j mit j = 0, 1, 2, . . . N die (k - j)-te Symboldauer T der zeitlich aufeinan­ derfolgenden und in dieser Reihenfolge abgezählten Symboldau­ ern T ist, in die das Symbol mit dem Abtastwert x_k-j fällt und welcher der Summenwert y_k-j zugeordnet ist, und die c_j die Filterkoeffizienten sind.

Wie die vorstehende Differenzengleichung und auch Fig. 4 zeigen, wird das aktuelle Ausgangssignal oder der aktuelle Summenwert y_k aus den N letzten vorausgehenden Summenwerten y_k-1 bis y_k-N berechnet. Dabei ist für jede der N Addierstufen 1 je eine rekursive Schleife gegeben, die von einem Ausgang der letzten und N-ten Addierstufe 1 zurück zu dieser Ad­ dierstufe 1 führt. Die zur i-ten Addierstufe 1 mit i = 1, 2, . . . N zurückführende rekursive Schleife ist mit 4i bezeich­ net.

In jeder solchen Schleife 4i hat ein von der N-ten und letz­ ten Addierstufe 1 zur i-ten Addierstufe 1 zurückgeführtes Si­ gnal eine bestimmte Laufzeit zur Verfügung, die dieser Schleife 4i und dieser i-ten Addierstufe 1 individuell zuge­ ordnet ist. Diese Laufzeit ist in der Fig. 4 durch die der Schleife 4i und dieser i-ten Addierstufe 1 individuell zuge­ ordnete Anzahl i einzelner Zeitverzögerungsglieder 40 mit je­ weiliger Laufzeit T in jeder rekursiven Schleife 4i angedeu­ tet. Danach ist die Laufzeit in der zur N-ten und letzten Ad­ dierstufe 1 zurückführenden rekursive Schleife 41 am kürze­ sten und gleich der Symboldauer T, da diese Schleife 41 nur ein Verzögerungsglied 40 mit Laufzeit T aufweist, und in der zur ersten Addierstufe 1 zurückführenden rekursiven Schleife 4N am längsten und gleich dem N-fachen der Symboldauer T, da die Zahl der Verzögerungsglieder 40 mit jeweiliger Laufzeit T in dieser Schleife 4N gleich N ist.

In jeder rekursiven Schleife 4i mit i = 1, 2, . . . N ist je eine Multiplikationsstufe 3 angeordnet, die einem in dieser Schleife 4i von der letzten Addierstufe 1 zur i-ten Addier­ stufe 1 rückgeführten Signal einen Multiplikationswert zuord­ net, der gleich dem Produkt aus diesem Signal und einem die­ ser Multiplikationsstufe 3 individuell zugeordneten vorgebba­ ren konstanten Koeffizienten ist. Der in der rekursiven Schleife 4i erzeugte Multiplikationswert wird der i-ten Ad­ dierstufe 1 als der dieser Addierstufe 1 zugeordnete vorbe­ stimmten Werte zugeführt.

Um diesen Vorgang näher zu erläutern sei bezüglich Fig. 4 beispielhaft angenommen, daß die letzte Addierstufe 1 gerade den zur k-ten Symbolperiode gehörenden Summenwert y_k abgebe, der zum gleichen Zeitpunkt der Multiplikationsstufe 3 zuge­ führt ist, die in der zu dieser letzten Addierstufe 1 zurück­ führenden rekursiven Schleife 41 angeordnet ist. Dieser Mul­ tiplikationsstufe 3 ist der konstanten Koeffizient c₁ zuge­ ordnet, mit dem der Multiplikationswert c₁ . y_k gebildet wird, der gleich dem Produkt aus diesem Summenwert y_k und diesem Koeffizienten c₁ ist.

Zum gleichen Zeitpunkt liegt an der Multiplikationsstufe 3 jeder anderen rekursiven Schleife 4i mit i = 2, . . . N jeweils der Summenwert y_k+1-i an und diese Multiplikationsstufe 3 bil­ det mit dem ihr individuell zugeordneten konstanten Koeffizi­ enten c_i den jeweiligen Multiplikationswert c_iy_k+1-i, der gleich dem Produkt aus diesem Summenwert y_k+1-i und diesem Koeffizienten c_i ist.

Jeder in einer rekursiven Schleife 4i gebildete Multiplika­ tionswert c_iy_k+1-i wird jeweils um eine Symboldauer T verzögert der dieser Schleife 4i zugeordneten i-ten Addierstufe 1 als der dieser Addierstufe 1 zugeordnete bestimmte Wert zuge­ führt, wobei i = 1, 2, . . . N ist.

Wie schon erwähnt ist die Laufzeit in der rekursiven Schleife 41 am kürzesten und beträgt nur eine Symboldauer T. Da die Realisierung des Multiplikationswertes wegen dieser kürzesten Laufzeit in der Schleife 41 am schwierigsten ist, sei zur Er­ läuterung der Erfindung ein rekursives Filter mit nur einer rekursiven Schleife zugrunde gelegt, dessen Prinzipaufbau in der Fig. 5 dargestellt ist und bei dem die durchzuführenden Operationen in der ebenfalls mit 41 bezeichneten zeitkriti­ schen rekursiven Schleife typischerweise zwei Additionen in je einem Addierer 11 und 12 einer Addierstufe 1, eine Sätti­ gung in einer Sättigungsstufe 2 und eine Multiplikation in einer Multiplikationsstufe 3 sind.

Die rekursive Schleife 41 führt vom zweiten Addierer 12 zum ersten Addierer 11 zurück, dem die Symbole mit den Abtastwer­ ten x_k zugeführt sind, dem zweiten Addierer 12 ist das Ergeb­ nis der Addition im ersten Addierer 11 zugeführt, zu dem im zweiten Addierer 12 Werte Z_k addiert werden können. Die Aus­ gangswerte y_k aus dem zweiten Addierer 12, welche die Summen­ werte der gesamten Addierstufe bilden, können in der Sätti­ gungsstufe 2 gesättigt werden. Die Ausgangswerte y_k' der Sät­ tigungsstufe 2 sind der Multiplikationsstufe 3 zugeführt. Die in der Multiplikationsstufe 3 mit dem konstanten Koeffizien­ ten c₁ erzeugten Multiplikationswerte c₁y_k' sind durch eine Zeitverzögerungseinrichtung 4 der ersten Addierstufe 1 zuge­ führt. Die Zeitverzögerungseinrichtung 4 bewirkt eine Lauf­ zeit, die gleich einer Symboldauer T ist, und kann aus einem Zeitverzögerungsglied 40 bestehen. Das Ausgangssignal des Filters nach Fig. 5 wird von den Ausgangswerten y_k' der Sät­ tigungsstufe 2 abgeleitet.

Die Sättigung besteht aus zwei Teiloperationen, einer Sätti­ gungserkennung und anschließend der eigentlichen Sättigung, die äquivalent zu einer Multiplexfunktion ist. Die gesamten Operationen in der Schleife 41 müssen innerhalb der Sym­ boldauer T abgearbeitet werden, wobei die Multiplikation nor­ malerweise die meiste Rechenzeit erfordert.

Ein Problem bei der Realisierung dieses rekursiven Filters nach Fig. 5 liegt in der festen, durch die Symboldauer T vorgegebenen Laufzeit in der rekursiven Schleife 41, die zu­ sätzlich noch die nichtlineare Sättigungsstufe 2 enthält. Ty­ pische schaltungstechnische Maßnahmen zur Erhöhung der Durch­ satzrate wie z. B. "Pipelining" oder "Look-ahead"-Verfahren, können deshalb nicht angewandt werden.

Ein erster Schritt, die Rechenzeit der aufeinanderfolgenden Operationen in der laufzeitkritischen Schleife 41 zu reduzie­ ren, liegt erfindungsgemäß darin, diese Operationen möglichst parallel auszuführen statt nacheinander. Dies ist aber nur dann möglich, wenn für mehrere auszuführende Operationen alle Eingangsvariablen gleichzeitig bekannt sind. Bei der rekursi­ ven Schleife 41 nach Fig. 5 ist dies nicht der Fall. Die Multiplikation kann in der Multiplikationsstufe 3 nicht be­ gonnen werden, bevor das Ergebnis der Sättigung bekannt ist, und die Sättigung kann nicht begonnen werden, bevor das Er­ gebnis der Addition bekannt ist.

Das Ausgangsergebnis der Sättigung, d. h. jeder Ausgangswert y_k' der Sättigungsstufe 2, kann aber höchstens drei verschie­ dene Werte haben. Er ist entweder ein ungesättigter Summen­ wert y_k aus der Addierstufe 1 in dem Fall, daß keine Sätti­ gung durchgeführt wird, oder er ist ein fester maximaler, beispielsweise positiver Sättigungswert +S oder fester mini­ maler, beispielsweise negativer Sättigungswert -S, wenn ge­ sättigt wird. Die Erfindung beruht auf dieser Erkenntnis und ein erstes Ausführungsbeispiel eines erfindungsgemäßen Fil­ ters ist in der Fig. 1 dargestellt, das auf dem Filter nach Fig. 5 basiert.

Bei dem erfindungsgemäßen Filter nach Fig. 1 ist für die Multiplikationsstufe 3 ein Sättigungswert parallel zu einem Summenwert bereitgestellt, und es ist eine Sättigungserkennungseinrichtung 5 vorgesehen, die eine Sättigung oder Nichtsättigung erkennt und die bei Erkennung einer Sättigung bei diesem bereitgestellten Sättigungswert bewirkt, daß aus der Multiplika­ tionsstufe ein Multiplikationswert abgerufen wird, der gleich dem Produkt aus diesem Sättigungswert und dem konstanten Koeffi­ zienten ist.

Beispielsweise ist für die Multiplikationsstufe 3 ein positi­ ver maximaler Sättigungswert +S und ein negativer minimaler Sättigungswert -S parallel zu jedem Summenwert y_k aus der zweiten Addierstufe 1 bereitgestellt. Die Multiplikations­ stufe 3 ist so ausgebildet, daß für jeden dieser Werte +S und -S und den Summenwert y_k aus der zweiten Addierstufe 1 je ein gesonderter Multiplizierer 30 vorgesehen ist, in welchem die­ ser Wert +S oder -S oder y_k mit dem konstanten Koeffizienten c₁ multipliziert wird. Danach kann der Multiplikationswert c₁(+S) oder c₁(-S) bereits zur Verfügung stehen, bevor oder wenn die Sättigungserkennungseinrichtung 5 eine Sättigung bei diesem Wert +S oder -S erkannt hat.

Die Multiplikation kann demnach mit den drei möglichen Werten +S, y_k und -S aus der Sättigung bereits durchgeführt werden, bevor die Sättigung erkannt worden ist. Erst nach den Multi­ plikationen wird eines der drei Multiplikationsergebnisse ab­ hängig vom Ergebnis der Sättigungserkennung mit Hilfe von Multiplexern 20 und 21 der Sättigungsstufe 2 ausgewählt. Die Sättigungserkennung kann jetzt vorteilhafterweise parallel zu den Multiplikationen durchgeführt werden.

Der Preis hierfür ist, daß beim erfindungsgemäßen Filter nach Fig. 1 die Multiplikationsstufe 3 drei Multiplizierer 30 be­ nötigt, im Gegensatz zum Filter nach Fig. 5, bei dem die Multiplikationsstufe 3 mit nur einem einzigen Multiplizierer 30 realisiert werden kann. Hierbei muß aber betrachtet wer­ den, daß die Sättigungswerte +S und -S normalerweise reine Zweierpotenzzahlen sind oder auf einfache Weise aus reinen Zweierpotenzzahlen abgeleitet werden können. Somit können die zwei zusätzlichen Multiplizierer 30, die beim Beispiel nach Fig. 1 benötigt werden, mit einem sehr geringen Aufwand rea­ lisiert werden.

Eine besonders einfache Realisierung eines zusätzlichen Multi­ plizierers 30 besteht darin, daß die Multiplikationsstufe 3 einen Speicher aufweist, in welchem ein Multiplikationswert c₁(+S) und/oder c₁(-S), der gleich dem Produkt aus einem ab­ rufbar bereitgestellten Sättigungswert +S bzw. -S und dem konstanten Koeffizienten c₁ ist, abrufbar gespeichert ist, und daß die Sättigungserkennungseinrichtung 5 bei Erkennung einer Sättigung bei diesem bereitgestellten Sättigungswert +S oder -S bewirkt, daß die Multiplikationsstufe 3 diesen ge­ speicherten Multiplikationswert c₁(+S) oder c₁(-S) abgibt.

Auch kann die Multiplikationsstufe 3 einen Speicher aufwei­ sen, in welchem ein Multiplikationswert c₁y_k, der gleich dem Produkt aus einem ungesättigten Summenwert y_k und dem kon­ stanten Koeffizienten c₁ ist, abrufbar gespeichert ist, wobei die Sättigungserkennungseinrichtung 5 bei Erkennung einer Nichtsättigung bei diesem ungesättigten Summenwert y_k be­ wirkt, daß die Multiplikationsstufe 3 diesen gespeicherten Multiplikationswert c₁y_k, abgibt.

Ein weiterer Schritt, die Rechenzeit zu reduzieren, besteht erfindungsgemäß darin, die Multiplikationsstufe 3, die ohne Speicher nur als eine Kaskade von Addierern realisiert werden kann und somit eine inhärent hohe Rechenzeit aufweist, so auszubilden, daß sie einen Speicher aufweist oder durch einen Speicher ersetzt ist, in welchem die vorberechneten Ergeb­ nisse aller mögliche Multiplikationen abgelegt sind. Hierbei muß betrachtet werden, daß die Quantisierung des entschiede­ nen Signals y_k das in der Schleife 41 zurückgeführt wird, für heutige aber auch zukünftige Übertragungssysteme, maximal 5 Bit beträgt. In dem Speicher müssen somit höchstens 2⁵ = 32 Wörter, welche für die Summenwerte y_k vorgesehen sind, und zwei Sättigungsterme, welche für die Sättigungswerte +S und - S vorgesehen sind, abgelegt werden.

Ein Ausführungsbeispiel eines derartig weitergebildeten er­ findungsgemäßen Filters ist in der Fig. 2 dargestellt und basiert auf dem Beispiel nach Fig. 1. Bei dieser Weiterbil­ dung weist die Multiplikationsstufe 3 einen Speicher 31 zum Speichern von 32 Wörtern und zwei Sättigungstermen auf, in welchem für jeden Sättigungswert +S und -S der Multiplikati­ onswert c₁(+S) bzw. c₁(-S), der gleich dem Produkt aus diesem Sättigungswert +S bzw. -S und dem konstanten Koeffizienten c₁ ist, und für jeden ungesättigten Summenwert y_k der Multipli­ kationswert c₁y_k, der gleich dem Produkt aus diesem Summen­ wert y_k und dem konstanten Koeffizienten c₁ ist, jeweils ab­ rufbar gespeichert ist.

Die Sättigungserkennungseinrichtung 5 bewirkt bei Erkennung einer Sättigung bei jedem Sättigungswert +S und -S, daß die Multiplikationsstufe 3 den Multiplikationswert c₁(+S) bzw. c₁(-S), der gleich dem Produkt aus diesem Sättigungswert +S bzw. -S und dem konstanten Koeffizienten c₁ ist, abgibt, und bewirkt bei Erkennung einer Nichtsättigung bei jedem ungesät­ tigten Summenwert y_k, daß die Multiplikationsstufe 3 den Mul­ tiplikationswert c₁y_k, der gleich dem Produkt aus diesem un­ gesättigten Summenwert y_k und dem konstanten Koeffizienten c₁ ist, abgibt.

Allerdings ist zu berücksichtigen, daß der Koeffizient c₁, womit multipliziert wird, nicht fest ist, sondern adaptiv nachgestellt werden kann. In den üblichen Übertragungssyste­ men ist es dabei aber vollkommen ausreichend, wenn die Koef­ fizienten mit einer Rate deutlich unter der Symbolrate nach­ gestellt werden. Dies ermöglicht eine Lösung, wie sie beim Beispiel nach Fig. 2 ebenfalls realisiert ist und die darin besteht, daß die Multiplikationsstufe 3 für jeden in einem Speicher 31 abrufbar bereitgestellten Multiplikationswert c₁(+S), c₁(-S) und c₁y_k, einen weiteren Speicher 32 zum Spei­ chern eines Multiplikationswertes c₁'(+S) bzw. c₁'(-S) bzw. c₁'y_k aufweist. Der weitere Speicher 32 benötigt nur soviel Speicherplatz wie der eine Speicher 31.

Während aus dem einen Speicher 31 die aktuellen Multiplikati­ onswerte c₁(+S), c₁(-S) bzw. c₁y_k geholt werden für die Schlei­ fenberechnung, können neue Multiplikationswerte c₁'(+S) bzw. c₁'(-S) bzw. c₁'y_k für einen nächsten Koeffizienten c₁' be­ rechnet und in dem weiteren Speicher 32 abgelegt werden. Die Zeit für die Berechnung der neuen Multiplikationswerte liegt in der Größenordnung von 32 Symboldauern für 32 Produkte. Wenn die neuen Multiplikationswerte alle berechnet und im weiteren Speicher 32 abgelegt sind, können die beiden Spei­ cher 31 und 32 durch Umschalten vertauscht und die Schleife 41 mit den neuen Multiplikationswerten aus dem weiteren Spei­ cher 32 berechnet werden. Gleichzeitig steht der eine Spei­ cher 31 wieder zur Verfügung für die Speicherung neuer Multi­ plikationswerte.

Die Berechnung der Multiplikationswerte kann in einer gesonderten Recheneinrichtung 33 erfolgen, welche zugleich eine Einrich­ tung zum erneuten Speichern eines Multiplikationswertes in dem weiteren Speicher 32 nach einer Übertragung eines im wei­ teren Speicher 32 gespeicherten Multiplikationswertes in den einen Speicher 31 bildet.

Die zwei Sättigungsterme können in einem einfachen Register abgelegt werden. Dadurch ist der Zusatzaufwand für die im er­ sten Schritt durchgeführte Parallelisierung praktisch ver­ nachlässigbar. Solche Register sind der Einfachheit halber nicht explizit dargestellt, sondern als in die Speicher mit einbezogen gedacht.

Alternativ zum Vertauschen der Speicher 31 und 32 kann eine Übertragungseinrichtung zum wahlweisen Übertragen eines im weiteren Speicher 32 gespeicherten Multiplikationswertes von dem weiteren Speicher 32 in den einen Speicher 31 und Spei­ chern dieses überführten Multiplikationswertes in dem einen Speicher 31 an der Stelle eines bisher in diesem Speicher 31 gespeicherten Multiplikationswertes vorgesehen sein mit der erreicht wird, daß in den weiteren Speicher 32 nur geschrie­ ben und aus dem einen Speicher 31 nur gelesen wird.

In der Fig. 3 ist eine Speicherzellenein­ heit zum Einlesen und Speichern eines Bits und Auslesen eines gespeicherten Bits dargestellt, die eine derartige Speicher­ realisierung mit Übertragung des Inhalts eines Speichers in einen anderen ohne aufwendige Multiplexfunktionen erlaubt, die zusätzliche Rechenzeit benötigen würden.

Diese Speicherzelleneinheit weist eine Speicherzelle 31 _m zum wahlweisen Einlesen, Speichern und Auslesen eines gespeicher­ ten Bits, eine weitere Speicherzelle 32 _m zum wahlweisen Ein­ lesen, Speichern und Auslesen eines gespeicherten Bits, eine Zellen-Übertragungseinrichtung 321 _m zum Übertragen eines in der weiteren Speicherzelle 32 _m gespeicherten Bits aus der weiteren Speicherzelle 32 _m in die eine Speicherzelle 31 _m zum Speichern dieses Bits in der einen Speicherzelle 31 _m und eine Einrichtung zum wahlweisen Aktivieren dieser Übertra­ gung auf.

Die weitere Speicherzelle 32 _m weist zwei Transistoren 321 und 322 mit je einem Steueranschluß 321 ₁ bzw. 322 ₁ und je zwei weiteren Anschlüssen 321 ₂ und 321 ₃ bzw. 322 ₂ und 322 ₃ auf. Ein weiterer Anschluß eines der beiden Transistoren 321, 322, beispielsweise der weitere Anschluß 321 ₃ des Transistors 321, ist mit dem Steueranschluß 322 ₁ des anderen Transistors 322 verbunden und ein weiterer Anschluß dieses anderen Transi­ stors 322 _, beispielsweise der weitere Anschluß 322 ₃, liegt auf definiertem Potential 0, beispielsweise Masse. Der Steu­ eranschluß 321 ₁ des einen Transistors 321 bildet einen Ein­ gang zum Zuführen eines Signals zum wahlweisen Leitendmachen oder Sperren dieses einen Transistors 321. Der andere weitere Anschluß 321 ₂ dieses einen Transistors 321 bildet einen Eingang zum Einlesen eines in der weiteren Speicher­ zelle 32 _m zu speichernden Bits in diese Speicherzelle 32 _m.

Die eine Speicherzelle 31 _m weist ebenfalls zwei Transistoren 311 und 312 mit je einem Steueranschluß 311 ₁ bzw. 312 ₁ und je zwei weiteren Anschlüssen 311 ₂ und 311 ₃ bzw. 312 ₂ und 312 ₃ auf. Ein weiterer Anschluß eines dieser beiden Transistoren 311, 312, beispielsweise der weitere Anschluß 311 ₃ des Tran­ sistors 311, ist mit einem weiteren Anschluß, beispielsweise dem weiteren Anschluß 312 ₂ des anderen Transistors 312 der Speicherzelle 31 _m verbunden und der andere weitere Anschluß 312 ₃ dieses anderen Transistors 312 liegt auf definiertem Po­ tential, beispielsweise dem Potential 0. Der Steueranschluß 311 ₁ des einen Transistors 311 der einen Speicherzelle 31 _m bildet einen Eingang zum Zuführen eines Signals zum wahlwei­ sen Leitendmachen oder Sperren dieses einen Transistors 311. Der andere weitere Anschluß 311 ₂ dieses einen Transi­ stors 311 bildet einen Ausgang zum Auslesen eines in dieser Speicherzelle 31 _m gespeicherten Bits aus dieser Speicherzelle 31 _m.

Die Zellen-Übertragungseinrichtung 321 _m besteht aus einer Übertragungsleitung, die den anderen weiteren Anschluß 322 ₂ des anderen Transistors 322 der weiteren Speicherzelle 32 _m mit dem Steueranschluß 312 ₁ des anderen Transistors 312 der einen Speicherzelle 31 _m verbindet.

Die Einrichtung zum wahlweisen Aktivieren der Übertra­ gung weist zwei zusätzliche Transistoren 331 und 332 mit je­ weils einem Steueranschluß 331 ₁ bzw. 332 ₁ und je zwei weite­ ren Anschlüssen 331 ₂ und 331 ₃ bzw. 332 ₂ und 332 ₃ auf. Ein wei­ terer Anschluß eines zusätzlichen Transistors, beispielsweise der weitere Anschluß 332 ₃ des Transistors 332, ist mit dem anderen weiteren Anschluß 322 ₂ des anderen Transistors 322 der weiteren Speicherzelle 32 _m verbunden. Der andere weitere Anschluß 332 ₂ des einen zusätzlichen Transistors 332 liegt auf einem von dem einen definierten Potential 0 verschiedenen definierten anderen Potential, beispielsweise einer Versor­ gungsspannung V.

Der andere zusätzliche Transistor 331 der Einrichtung zum wahlweisen Aktivieren der Übertragung ist derart in die Übertragungsleitung 321 _m geschaltet, daß ein weiterer An­ schluß 331 ₂ dieses anderen zusätzlichen Transistors 331 durch einen Abschnitt 321 _m1 der Übertragungsleitung 321 _m mit dem an­ deren weiteren Anschluß 322 ₂ des anderen Transistors 322 der weiteren Speicherzelle 32 _m und der andere weitere Anschluß 331 ₃ des anderen zusätzlichen Transistors 331 durch einen an­ deren Abschnitt 321 _m2 der Übertragungsleitung 321 _m mit dem Steueranschluß 312 ₁ des anderen Transistors 312 der einen Speicherzelle 31 _m verbunden ist.

Der Steueranschluß eines der beiden zusätzlichen Transistoren der Einrichtung zum wahlweisen Aktivieren der Übertragung, beispielsweise der Steueranschluß 331 ₁ des zusätzlichen Transistors 331, bildet einen Eingang zum Zuführen eines Signals zum wahlweisen Leitendmachen oder Sperren dieses zusätzlichen Transistors 311, das zugleich dem Steueranschluß 332 ₁ des anderen zusätzlichen Transistors 332 zugeführt ist.

Bei dieser Speicherzelleneinheit wird in die weitere Spei­ cherzelle 32 _m nur geschrieben und aus der einen Speicherzelle 31 _m nur gelesen. Mit einem einzigen an die Steueranschlüsse 331 ₁ und 332 ₁ der zusätzlichen Transistoren 331 und 332 ange­ legten Signal kann der komplette Inhalt von der weiteren Speicherzelle 32 _m in die eine Speicherzelle 31 _m kopiert wer­ den, ohne daß hierfür externe Busse oder sonstige Zusatzver­ drahtung gebraucht werden.

Durch gruppenweises Zusammenschalten mehrerer derartiger Speicherzelleneinheiten kann eine erfindungsgemäße Multipli­ kationsstufe 3 nach Fig. 2 realisiert werden, bei der die weiteren Speicherzellen 32 _m der mehreren Speicherzellenein­ heiten gemeinsam den weiteren Speicher 32, die einen Spei­ cherzellen 31 _m dieser Speicherzelleneinheiten gemeinsam den einen Speicher 31 und die Zellen-Übertragungsleitungen 321 _m zusammen mit den beiden zusätzlichen Transistoren 331 und 332 dieser Speicherzelleneinheiten gemeinsam die Übertragungsein­ richtung 321 dieser Multiplikationsstufe 3 bilden. Die Zusam­ menschaltung kann vorteilhafterweise so erfolgen, daß der eine Speicher 31 und weitere Speicher 32 jeweils einen Spei­ cher mit wahlfreiem Zugriff (RAM) bilden.

Vorteilhafterweise sind bei jeder Speicherzelleneinheit einer solchen Multiplikationsstufe 3 der Steueranschluß 321 ₁ des einen Transistoren 321 der weiteren Speicherzelle 32 _m dieser Speicherzelleneinheit an eine Schreibsignalleitung W, der an­ dere weitere Anschluß 321 ₂ des einen Transistors 321 der wei­ teren Speicherzelle 32 _m dieser Speicherzelleneinheit an eine Dateneinleseleitung DI, der andere weitere Anschluß 311 ₂ des einen Transistors 311 der einen Speicherzelle 31 _m dieser Speicherzelleneinheit an eine Datenausleseleitung DO, der Steuereingang 311 ₁ des einen Transistors 311 der einen Spei­ cherzelle 31 _m dieser Speicherzelleneinheit an eine Lesesi­ gnalleitung R und die Steueranschlüsse 331 ₁ und 332 ₁ der bei­ den zusätzlichen Transistoren 331 und 332 der Zellen-Übertra­ gungseinrichtung 321 _m und Einrichtung 321 _m' zum Aktivieren der Übertragung dieser Speicherzelleneinheit an eine gemein­ same Übertragungssignalleitung SW angeschlossen.

Durch ein an die Schreibsignalleitung W angelegtes Schreibsi­ gnal kann über die Dateneinleseleitung DI der Inhalt eines Bits in die weitere Speicherzelle 32 _m jeder Speicherzellen­ einheit eingelesen, durch Anlegen eines Übertragungssignals an die Übertragungssignalleitung SW der in dieser weiteren Speicherzelle 32 _m gespeicherte Inhalt eines Bits in die eine Speicherzelle 31 _m dieser Speicherzelleneinheit übertragen und durch Anlegen eines Lesesignals an die Lesesignalleitung R der in dieser einen Speicherzelle 31 _m gespeicherte Inhalt eines Bits über die Leseleitung DO ausgelesen werden.

Die erfindungsgemäße Speicherzelleneinheit nach Fig. 3 er­ möglicht es vorteilhafterweise, sehr schnell den kompletten Inhalt vom weiteren Speicher 32 in den einen Speicher 31 zu kopieren, ohne das hierfür externe Busse oder sonstige Zu­ satzverdrahtung gebraucht werden.

Die Transistoren 311, 312, 321, 322, 331 und 332 der Spei­ cherzelleneinheiten können vorteilhafterweise CMOS-Feldef­ fekttransistoren sein, was bedeutet, daß die erfindungsgemäße Multiplikationsstufe 3 vollständig in CMOS-Technologie reali­ sierbar ist.

Die Erfindung wurde am Beispiel der rekursiven Schleife 41 mit der kürzesten Laufzeit beschrieben, sie ist jedoch nicht auf diese Schleife 41 beschränkt, sondern bei jeder rekursi­ ven Schleife des Filters nach Fig. 4 anwendbar, d. h. auch bei jeder rekursiven Schleife 4i mit i = 2, 3, . . . N dieses Filters. In jeder dieser Schleifen 4i kann eine erfindungsge­ mäße Multiplikationsstufe 3 anstelle einer herkömmlichen Multiplikationsstufe verwendet werden, mit dem Vorteil, daß ein Filter nach Anspruch 3 vollständig in CMOS-Technologie realisierbar ist.

Claims (10)

1. Rekursives Filter zum Filtern eines aus einer zeitlichen Folge von Symbolen bestehenden digitalen Signals, bestehend aus

• - zumindest einer Addierstufe (1), der jedes Symbol zugeführt ist und die einem Abtastwert (x_k) dieses Symbols je einen Summenwert (y_k) zuordnet, der proportional zu einer Summe (x_k + c₁y_k-1) aus diesem Abtastwert (x_k) und einem vorbestimmten Wert (c₁y_k-1) ist,
• - einer nichtlinearen Sättigungsstufe (2), die auf den diesem Symbol zugeordneten Summenwert (y_k) derart sättigend oder nichtsättigend einwirkt, daß die Sättigungsstufe (2) bei Sät­ tigung einen festen maximalen bzw. minimalen Sättigungs­ wert (+S, -S) und bei Nichtsättigung einen ungesättigten Sum­ menwert (y_k), der kleiner als der maximale Sättigungswert (+S) und größer als der minimale Sättigungswert (-S) ist, abgibt,
• - einer Multiplikationsstufe (3), die dem diesem Symbol zuge­ ordneten Sättigungswert (+S, -S) bzw. ungesättigten Summen­ wert (y_k) einen Multiplikationswert (c₁(+S), c₁(-S), c₁y_k) zu­ ordnet, der gleich dem Produkt aus diesem Sättigungswert (+S, -S) bzw. ungesättigten Summenwert (y_k) und einem vorgebbaren konstanten Koeffizienten (c₁) ist, und
• - einer Zeitverzögerungseinrichtung (4), die bewirkt, daß der diesem Symbol zugeordnete Multiplikationswert (c₁(+S), c₁(- S), c₁y_k) derart verzögert der Addierstufe (1) zugeführt ist, daß die Addierstufe (1) einem Abtastwert (x_k+1) eines auf die­ ses Symbol folgenden anderen Symbols einen Summenwert (y_k+1) zuordnet, der proportional zu einer Summe (x_k+1 + c₁(+S) x_k+1 + c₁(-S), x_k+1 + c₁y_k) aus dem Abtastwert (x_k+1) des anderen Symbols und dem Multiplikationswert (c₁(+S), c₁(-S), c₁y_k) ist, der dem einen Symbol zugeordnet ist, wobei
• - ein digitales Ausgangssignal des Filters von den Sättigungs- und Summenwerten (+S, -S, y_k, y_k+1) aus der Sätti­ gungsstufe (2) abgeleitet ist,

dadurch gekennzeichnet, daß

• - für die Multiplikationsstufe (3) die Sättigungswerte (+S, - S) parallel zu dem Summenwert (y_k) bereitgestellt sind, und daß
• - eine Sättigungserkennungseinrichtung (5) vorgesehen ist, die die Sättigung oder Nichtsättigung erkennt und bei Erken­ nung der Sättigung aus der Multiplikationsstufe (3) einen Multiplikati­ onswert (c₁(+S), c₁(-S)) abruft, der gleich dem Produkt aus dem zugehörigen Sättigungswert (+S, -S) und dem konstanten Koeffizien­ ten (c₁) ist.

2. Filter nach Anspruch 1, dadurch gekennzeichnet, daß

• - die Multiplikationsstufe (3) einen Speicher (31) aufweist, in welchem der Multiplikationswert (c₁(+S), c₁(-S)), der gleich dem Produkt aus dem abrufbar bereitgestellten Sätti­ gungswert (+S, -S) und dem konstanten Koeffizienten (c₁) ist, abrufbar gespeichert ist, und daß
• - die Sättigungserkennungseinrichtung (5) bei Erkennung einer Sättigung, bewirkt, daß die Multiplikationsstufe (3) dem zugehörigen gespeicher­ ten Multiplikationswert (c₁(+S), c₁(-S)) abgibt.

3. Filter nach Anspruch 2, dadurch gekennzeichnet, daß

• - die Multiplikationsstufe (3) einen Speicher aufweist, in welchem der Multiplikationswert (c₁y_k), der gleich dem Produkt aus dem Summenwert (y_k) und dem kon­ stanten Koeffizienten (c₁) ist, abrufbar gespeichert ist, und daß
• - die Sättigungserkennungseinrichtung (5) bei Erkennung der Nichtsättigung bei diesem Summenwert (y_k) be­ wirkt, daß die Multiplikationsstufe (3) diesen gespeicherten Multiplikationswert (c₁y_k) abgibt.

4. Filter nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Multiplikationsstufe (3) einen weiteren Speicher (32) zum Speichern eines abrufbar bereitge­ stellten Multiplikationswertes (c₁'(+S), c₁'(-S), c₁'y_k) auf­ weist.

5. Filter nach Anspruch 4, dadurch gekennzeichnet, daß eine Übertragungseinrichtung (321) zum wahlweisen Über­ tragen eines im weiteren Speicher (32) gespeicherten Multi­ plikationswertes (c₁'(+S), c₁'(-S), c₁'y_k) von dem weiteren Speicher (32) in den einen Speicher (31) und Speichern dieses überführten Multiplikationswertes (c₁'(+S), c₁'(-S), c₁'y_k) in dem einen Speicher (31) an der Stelle eines bisher in diesem Speicher (31) gespeicherten Multiplikationswertes (c₁(+S), c₁(-S), c₁y_k) vorgesehen ist.

6. Filter nach Anspruch 5, dadurch gekennzeichnet, daß

• - der eine Speicher (31) eine Speicherzelle (31 _m) zum Spei­ chern eines Bits eines in diesem Speicher (31) zu speichern­ den Multiplikationswertes und der weitere Speicher (32) eine Speicherzelle (32 _m) zum Speichern eines dem Bit dieses Multi­ plikationswertes zugeordneten Bits eines im weiteren Speicher (32) zu speichernden Multiplikationswertes aufweist, und daß
• - die Übertragungseinrichtung zum Übertragen eines Mul­ tiplikationswertes von dem weiteren Speicher (32) in den einen Speicher (31) und Speichern dieses Multiplikationswer­ tes indem einen Speicher (31) eine die beiden Speicherzellen (31 _m, 32 _m) miteinander verbindende Übertragungsleitung (321 _m) zum Übertragen des in der Speicherzelle (32 _m) des weiteren Speichers (32) gespeicherten Bits in die Speicherzelle (31 _m) des einen Speichers (31) und eine Einrichtung zum wahlweisen Aktivieren dieser Übertragung aufweist.

7. Filter nach Anspruch 5 oder 6, dadurch gekenn­ zeichnet, daß eine Einrichtung (33) zum erneuten Spei­ chern eines Multiplikationswertes in dem weiteren Speicher (32) nach einer Übertragung eines im weiteren Speicher (32) gespeicherten Multiplikationswertes in den einen Speicher (31) vorgesehen ist.

8. Filter nach Anspruch 6 und 7, dadurch gekenn­ zeichnet, daß

• - eine zum Speichern eines Bits dienende Speicherzelle (32 _m) des weiteren Speichers (32) zwei Transistoren (321, 322) mit je einem Steueranschluß (321 ₁, 322 ₁) und je zwei weiteren An­ schlüssen (321 ₂, 321 ₃; 322 ₂, 322 ₃) aufweist, wobei ein weite­ rer Anschluß (321 ₃) eines Transistors (321) mit dem Steueran­ schluß (322 ₁) des anderen Transistors (322) verbunden und ein weiterer Anschluß (322 ₃) des anderen Transistors (322) auf definiertem Potential (0) liegt, und wobei der Steueranschluß (321 ₁) des einen Transistors (321) einen Eingang zum Zuführen eines Signals zum wahlweisen Leitendmachen oder Sperren dieses einen Transistors (321) und der andere weitere An­ schluß (321 ₂) des einen Transistors (321) einen Eingang zum Einlesen eines in dieser Speicherzelle (32 _m) zu speichernden Bits in diese Speicherzelle (32 _m) bildet, daß
• - die zum Speichern des dem einen Bit zugeordneten Bits die­ nende Speicherzelle (31 _m) des einen Speichers (31) zwei Tran­ sistoren (311, 312) mit je einem Steueranschluß (311 ₁, 312 ₁) und je zwei weiteren Anschlüssen (311 ₂, 311 ₃; 312 ₂, 312 ₃) auf­ weist, wobei ein weiterer Anschluß (311 ₃) eines Transistors (311) mit einem weiteren Anschluß (312 ₂) des anderen Transi­ stors (312) der Speicherzelle (31 _m) des einen Speichers (31) verbunden und der andere weitere Anschluß (312 ₃) dieses ande­ ren Transistors (312) auf definiertem Potential (0) liegt, und wobei der Steueranschluß (311 ₁) des einen Transistors (311) der Speicherzelle (31 _m) des einen Speichers (31) einen Eingang zum Zuführen eines Signals zum wahlweisen Leitendma­ chen oder Sperren dieses einen Transistors (311) und der andere weitere Anschluß (311 ₂) dieses einen Transistors (311) einen Ausgang zum Auslesen eines in dieser Speicherzelle (31 _m) gespeicherten Bits aus dieser Speicherzelle (31 _m) bil­ det, daß
• - die Übertragungsleitung (321 _m) zum Übertragen eines in der Speicherzelle (32 _m) des weiteren Speichers (32) gespeicherten Bits in die Speicherzelle (31 _m) des einen Speichers (31) den anderen weiteren Anschluß (322 ₂) des anderen Transistors (322) der Speicherzelle (32 _m) des weiteren Speichers (32) mit dem Steueranschluß (312 ₁) des anderen Transistors (312) der Speicherzelle (31 _m) des einen Speichers (31) verbindet, daß
• - die Einrichtung zum wahlweisen Aktivieren der Über­ tragung zwei zusätzliche Transistoren (331, 332) mit jeweils einem Steueranschluß (331 ₁, 332 ₁) und je zwei weiteren An­ schlüssen (331 ₂, 331 ₃; 332 ₂, 332 ₃) aufweist, wobei ein weite­ rer Anschluß (332 ₃) eines zusätzlichen Transistors (332) mit dem anderen weiteren Anschluß (322 ₂) des anderen Transistors (322) der Speicherzelle (32 _m) des weiteren Speichers (32) und der andere weitere Anschluß (332 ₂) des einen zusätzlichen Transistors (332) auf einem von dem einen Potential (0) ver­ schiedenen definierten anderen Potential (V) liegt, wobei der andere zusätzliche Transistor (331) derart in die Übertra­ gungsleitung (321 _m) geschaltet ist, daß ein weiterer Anschluß (331 ₂) dieses anderen zusätzlichen Transistors (331) durch einen Abschnitt (321 _m1) der Übertragungsleitung (321 _m) mit dem anderen weiteren Anschluß (322 ₂) des anderen Transistors (322) der Speicherzelle (32 _m) des weiteren Speichers (32) und der andere weitere Anschluß (331 ₃) des anderen zusätzlichen Transistors (331) durch einen anderen Abschnitt (321 _m2) der Übertragungsleitung (321 _m) mit dem Steueranschluß (312 ₁) des anderen Transistors (312) der Speicherzelle (31 _m) des einen Speichers (31) verbunden ist, und wobei ein Steueranschluß (331 ₁, 332 ₁) eines zusätzlichen Transistors (331, 332) einen Eingang zum Zuführen eines Signals zum wahlweisen Leitendma­ chen oder Sperren dieses zusätzlichen Transistors (311, 332) bildet, das zugleich dem Steueranschluß (332 ₁, 331 ₁) des anderen zusätzlichen Transistors (332, 331) zugeführt ist.

9. Filter nach Anspruch 8, dadurch gekennzeichnet, daß ein Transistor (311, 312, 321, 322, 331, 332) aus einem CMOS-Feldeffekttransistor besteht.

10. Anwendung eines Filters nach einem der vorhergehenden An­ sprüche als Entzerrer.