DE19741969A1 - Rekursives Filter, Anwendung des Filters und Speicherzelleneinheit - Google Patents
Rekursives Filter, Anwendung des Filters und SpeicherzelleneinheitInfo
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Description
Die Erfindung betrifft ein rekursives Filter nach dem Oberbe
griff des Anspruchs 1, eine Anwendung des Filters und eine
Speicherzelleneinheit.
In digitalen Übertragungseinrichtungen werden zur Entzerrung
des Übertragungskanals sowohl Transversalfilter als auch re
kursive Filter eingesetzt. Die Filter haben programmierbare
Koeffizienten, deren Werte durch geeignete automatische oder
adaptive Ein- und Nachstellalgorithmen festgelegt werden.
Am häufigsten werden Transversalentzerrer eingesetzt, weil
sie einfacher zu realisieren sind. Für viele Anwendungsfälle
ist aber ein rekursiver Entzerrer, vor allem in Kombination
mit einem Transversalentzerrer, eine interessante Alterna
tive, um die Entzerrerleistung und Effizienz zu erhöhen.
Der Erfindung liegt die Aufgabe zugrunde, ein rekursives Fil
ter zum Filtern eines aus einer zeitlichen Folge von Symbolen
bestehenden digitalen Signals bereit zustellen, mit dem Bau
draten in der Größenordnung von 100 mbaud erreicht werden und
das in einer insbesondere modernen CMOS Produktionstechnolo
gie zu realisieren ist.
Diese Aufgabe mit einem rekursiven Filter nach dem Oberbe
griff des Anspruchs gelöst, das die im kennzeichnenden Teil
dieses Anspruchs angegebenen Merkmale aufweist.
Bei dem erfindungsgemäßen Filter kann die Laufzeit für einen
rekursiven Koeffizienten vorteilhafterweise die Dauer eines
Symbols des digitalen Signals und weniger betragen.
Bevorzugte und vorteilhafte Ausgestaltungen und Weiterbildun
gen des erfindungsgemäßen Filters gehen aus den Ansprüchen 2
bis 10 hervor.
Ein erfindungsgemäßes Filter ist vorteilhaft als rekursiver
Entzerrer, auch "Decision Feedback Equalizer (DFE)" genannt,
anzuwenden (Anspruch 11), mit dem vorteilhafterweise Baudra
ten in der Größenordnung von 100 mbaud erreicht werden, bei
einer Implementierung in einer modernen CMOS Produktionstech
nologie.
Das erfindungsgemäße Filter ist für Richtfunksysteme
geeignet.
Durch die Erfindung ist überdies eine schnell arbeitende
Speicherzelleneinheit zum Einlesen und Speichern eines Bits
und Auslesen eines gespeicherten Bits bereitgestellt, welche
die im kennzeichnenden Teil des Anspruchs 12 angegebenen
Merkmale aufweist und die vorteilhafterweise in einer moder
nen CMOS Produktionstechnologie zu realisieren ist, insbeson
dere wenn sie in der aus dem Anspruch 13 hervorgehenden Aus
gestaltung realisiert ist.
Die Erfindung wird in der nachfolgenden Beschreibung anhand
der Figuren beispielhaft näher erläutert. Es zeigen:
Fig. 1 ein Blockschaltbild eines ersten Ausführungsbei
spiel eines erfindungsgemäßen Filters,
Fig. 2 ein Blockschaltbild einer Weiterbildung des Ausfüh
rungsbeispiels nach Fig. 1,
Fig. 3 ein Schaltbild eines Ausführungsbeispiels einer er
findungsgemäßen Speicherzelleneinheit,
Fig. 4 ein Blockschaltbild eines beispielhaften rekursiven
Filters mit mehreren rekursiven Koeffizienten, bei
dem die Erfindung anwendbar ist, und
Fig. 5 ein Blockschaltbild einer aus dem Filter nach Fig.
5 herausgegriffenen einzelnen Filterstufe.
Zum besseren Verständnis der Erfindung sei der Aufbau und die
Arbeitsweise eines rekursiven Filters zunächst anhand der Fig.
4 und 5 erläutert.
Das Filter nach Fig. 4 ist ein Beispiel eines rekursiven
Filters zum Filtern eines aus einer zeitlichen Folge von Sym
bolen bestehenden digitalen Signals. Es weist mehrere Addier
stufen 1 auf, die in Richtung des von links nach rechts wei
senden Pfeiles 10 nacheinander angeordnet sind. Der ersten
Addierstufe 1 in dieser Reihenfolge, d. h. der in der Fig. 4
am weitesten links angeordneten Addierstufe 1, ist jedes der
zeitlich aufeinanderfolgenden Symbole in Richtung des Pfeiles
10 zugeführt.
Jedes Symbol weist eine bestimmte Symboldauer T auf.
Diese erste Addierstufe 1 ordnet einem Abtastwert jedes Sym
bols während der Symboldauer T dieses Symbols je einen Sum
menwert zu, der proportional zu einer Summe aus dem Ab
tastwert dieses Symbols und eines dieser Addierstufe 1 zuge
ordneten vorbestimmten Wertes ist. Der Proportionalitätsfak
tor kann gleich 1 sein, was in diesem Fall bedeutet, daß der
Summenwert gleich der Summe aus diesem Abtastwert und diesem
vorbestimmten Wert ist.
Jeder von einer Addierstufe 1 erzeugte Summenwert wird der
nächsten Addierstufe 1 als ein Abtastwert zugeführt, und
diese nächste Addierstufe 1 ordnet diesem Abtastwert einen
Summenwert zu, der Proportional zu einer Summe aus diesem Ab
tastwert und einem dieser nächstfolgenden Addierstufe 1 zuge
ordneten vorbestimmten Wert ist. Der Proportionalitätsfaktor
kann in jedem Fall gleich 1 sein, was bedeutet, daß der Sum
menwert gleich der Summe aus diesem Abtastwert und diesem
vorbestimmten Wert ist.
Das Ausgangssignal des Filters wird von den Summenwerten ab
geleitet, die von der letzten Addierstufe 1 erzeugt worden
sind. Diese letzte Addierstufe 1 ist die in der Fig. 5 am
weitesten rechts angeordneten Addierstufe 1, auf die keine
weitere Addierstufe mehr folgt.
Es seien x1, x2, . . . xk, xk+1, . . . die Abtastwerte der zeitlich
aufeinanderfolgenden Symbole einer jeweiligen Symboldauer T,
die der ersten Addierstufe 1 zugeführt werden. Ein Symbol
eines Abtastwerts mit einem kleineren Index kommt zeitlich
vor einem Symbol eines Abtastwerts mit einem größeren Index
bei der ersten Addierstufe 1 an. Beispielsweise kommt das
Symbol des Abtastwerts xk vor dem Symbol des Abtastwerts xk+1
bei der ersten Addierstufe 1 an.
Die zeitlich aufeinanderfolgenden Summenwerte aus der letzten
Addierstufe 1, deren jeder in je eine der aufeinanderfolgen
den Symboldauern fällt und von denen das Ausgangssignal des
Filters abgeleitet wird, seien mit y1, y2, . . . yk, yk+1, . . .
bezeichnet, wobei ein Summenwert mit kleinerem Index zeitlich
vor einem Summenwert mit einem größeren Index von der letzten
Addierstufe 1 abgegeben wird. Beispielsweise erscheint der
Summenwert yk vor dem Summenwert yk+1.
Das Filter nach Fig. 4 ist so aufgebaut, daß es N Addierstu
fen 1 aufweist, wobei N eine vorgebbare natürliche Zahl ist,
und daß ein Summenwert yk durch die Differenzengleichung
yk = c1.yk-1 + c2.yk-2 + . . . + cN.yk-N + xk
eines rekursiven Filters gegeben ist, in der k-j mit j = 0,
1, 2, . . . N die (k-j)-te Symboldauer T der zeitlich aufeinan
derfolgenden und in dieser Reihenfolge abgezählten Symboldau
ern T ist, in die das Symbol mit dem Abtastwert xk-j fällt und
welcher der Summenwert yk-j zugeordnet ist, und die cj die
Filterkoeffizienten sind.
Wie die vorstehende Differenzengleichung und auch Fig. 5
zeigen, wird das aktuelle Ausgangssignal oder der aktuelle
Summenwert yk aus den N letzten vorausgehenden Summenwerten
yk-1 bis yk-N berechnet. Dabei ist für jede der N Addierstufen
1 je eine rekursive Schleife gegeben, die von einem Ausgang
11 der letzten und N-ten Addierstufe 1 zurück zu dieser Ad
dierstufe 1 führt. Die zur i-ten Addierstufe 1 mit i =1, 2,
. . . N zurückführende rekursiver Schleife ist mit 4i bezeich
net.
In jeder solchen Schleife 4i hat ein von der N-ten und letz
ten Addierstufe 1 zur i-ten Addierstufe 1 zurückgeführtes Si
gnal eine bestimmte Laufzeit zur Verfügung, die dieser
Schleife 4i und dieser i-ten Addierstufe 1 individuell zuge
ordnet ist. Diese Laufzeit ist in der Fig. 5 durch die der
Schleife 4i und dieser i-ten Addierstufe 1 individuell zuge
ordnete Anzahl i einzelner Zeitverzögerungsglieder 40 mit je
weiliger Laufzeit T in jeder rekursiven Schleife 4i angedeu
tet. Danach ist die Laufzeit in der zur N-ten und letzten Ad
dierstufe 1 zurückführenden rekursive Schleife 41 am kürze
sten und gleich der Symboldauer T, da diese Schleife 41 nur
ein Verzögerungsglied 40 mit Laufzeit T aufweist, und in der
zur ersten Addierstufe 1 zurückführenden rekursiven Schleife
4N am längsten und gleich dem N-fachen der Symboldauer T, da
die Zahl der Verzögerungsglieder 40 mit jeweiliger Laufzeit T
in dieser Schleife 4N gleich N ist.
In jeder rekursiven Schleife 4i mit i = 1, 2, . . . N ist je
eine Multiplikationsstufe 3 angeordnet, die einem in dieser
Schleife 4i von der letzten Addierstufe 1 zur i-ten Addier
stufe 1 rückgeführten Signal einen Multiplikationswert zuord
net, der gleich dem Produkt aus diesem Signal und einem die
ser Multiplikationsstufe 3 individuell zugeordneten vorgebba
ren konstanten Koeffizienten ist. Der in der rekursiven
Schleife 4i erzeugte Multiplikationswert wird der i-ten Ad
dierstufe 1 als der dieser Addierstufe 1 zugeordnete vorbe
stimmten Werte zugeführt.
Um diesen Vorgang näher zu erläutern sei bezüglich Fig. 5
beispielhaft angenommen, daß die letzte Addierstufe 1 gerade
den zur k-ten Symbolperiode gehörenden Summenwert yk abgebe,
der zum gleichen Zeitpunkt der Multiplikationsstufe 3 zuge
führt ist, die in der zu dieser letzten Addierstufe 1 zurück
führenden rekursiven Schleife 41 angeordnet ist. Dieser Mul
tiplikationsstufe 3 ist der konstanten Koeffizient c1 zuge
ordnet, mit dem der Multiplikationswert c1.yk gebildet wird,
der gleich dem Produkt aus diesem Summenwert yk und diesem
Koeffizienten c1 ist.
Zum gleichen Zeitpunkt liegt an der Multiplikationsstufe 3
jeder anderen rekursiven Schleife 4i mit i = 2, . . . N jeweils
der Summenwert yk+1-i an und diese Multiplikationsstufe 3 bil
det mit dem ihr individuell zugeordneten konstanten Koeffizi
enten ci den jeweiligen Multiplikationswert ci.yk+1-i, der
gleich dem Produkt aus diesem Summenwert yk+1-i und diesem
Koeffizienten ci ist.
Jeder in einer rekursiven Schleife 4i gebildete Multiplika
tionswert ciyk+1-i wird jeweils um eine Symboldauer T verzögert
der dieser Schleife 4i zugeordneten i-ten Addierstufe 1 als
der dieser Addierstufe 1 zugeordnete bestimmte Wert zuge
führt, wobei i = 1, 2, . . . N ist.
Wie schon erwähnt ist die Laufzeit in der rekursiven Schleife
41 am kürzesten und beträgt nur eine Symboldauer T. Da die
Realisierung des Multiplikationswertes wegen dieser kürzesten
Laufzeit in der Schleife 41 am schwierigsten ist, sei zur Er
läuterung der Erfindung ein rekursives Filter mit nur einer
rekursiven Schleife zugrunde gelegt, dessen Prinzipaufbau in
der Fig. 5 dargestellt ist und bei dem die durchzuführenden
Operationen in der ebenfalls mit 41 bezeichneten zeitkriti
schen rekursiven Schleife typischerweise zwei Additionen in
je einem Addierer 11 und 12 einer Addierstufe 1, eine Sätti
gung in einer Sättigungsstufe 2 und eine Multiplikation in
einer Multiplikationsstufe 3 sind.
Die rekursive Schleife 41 führt vom zweiten Addierer 12 zum
ersten Addierer 11 zurück, dem die Symbole mit den Abtastwer
ten xk zugeführt sind, dem zweiten Addierer 12 ist das Ergeb
nis der Addition im ersten Addierer 11 zugeführt, zu dem im
zweiten Addierer 12 Werte zk addiert werden können. Die Aus
gangswerte yk aus dem zweiten Addierer 12, welche die Summen
werte der gesamten Addierstufe bilden, können in der Sätti
gungsstufe 2 gesättigt werden. Die Ausgangswerte yk' der Sät
tigungsstufe 2 sind der Multiplikationsstufe 3 zugeführt. Die
in der Multiplikationsstufe 3 mit dem konstanten Koeffizien
ten c1 erzeugten Multiplikationswerte c1yk' sind durch eine
Zeitverzögerungseinrichtung 4 der ersten Addierstufe 1 zuge
führt. Die Zeitverzögerungseinrichtung 4 bewirkt eine Lauf
zeit, die gleich einer Symboldauer T ist, und kann aus einem
ein Zeitverzögerungsglied 40 bestehen. Das Ausgangssignal des
Filters nach Fig. 5 wird von den Ausgangswerten yk' der Sät
tigungsstufe 2 abgeleitet.
Die Sättigung besteht aus zwei Teiloperationen, einer Sätti
gungserkennung und anschließend der eigentlichen Sättigung,
die äquivalent zu einer Multiplexfunktion ist. Die gesamten
Operationen in der Schleife 41 müssen innerhalb der Sym
boldauer T abgearbeitet werden, wobei die Multiplikation nor
malerweise die meiste Rechenzeit erfordert.
Ein Problem bei der Realisierung dieses rekursiven Filters
nach Fig. 5 liegt in der festen, durch die Symboldauer T
vorgegebenen Laufzeit in der rekursiven Schleife 41, die zu
sätzlich noch die nichtlineare Sättigungsstufe 2 enthält. Ty
pische schaltungstechnische Maßnahmen zur Erhöhung der Durch
satzrate wie z. B. "Pipeling"- oder "Look-ahead"-Verfahren,
können deshalb nicht abgewandt werden.
Ein erster Schritt, die Rechenzeit der aufeinanderfolgenden
Operationen in der laufzeitkritischen Schleife 41 zu reduzie
ren liegt erfindungsgemäß darin, diese Operationen möglichst
parallel auszuführen statt nacheinander. Dies ist aber nur
dann möglich, wenn für mehrere auszuführende Operation alle
Eingangsvariablen gleichzeitig bekannt sind. Bei der rekursi
ven Schleife 41 nach Fig. 5 ist dies nicht der Fall. Die
Multiplikation kann in der Multiplikationsstufe 3 nicht be
gonnen werden, bevor das Ergebnis der Sättigung bekannt ist,
und die Sättigung kann nicht begonnen werden, bevor das Er
gebnis der Addition bekannt ist.
Das Ausgangsergebnis der Sättigung, d. h. jeder Ausgangswert
yk' der Sättigungsstufe 2 kann aber höchstens drei verschie
dene Werte haben. Er ist entweder ein ungesättigter Summen
wert yk aus der Addierstufe 1 in dem Fall, daß keine Sätti
gung durchgeführt wird, oder er ist ein fester maximaler,
beispielsweise positiver Sättigungswert +S oder fester mini
maler, beispielsweise negativer Sättigungswert -S, wenn ge
sättigt wird. Die Erfindung beruht auf dieser Erkenntnis und
ein erstes Ausführungsbeispiel eines erfindungsgemäßen Fil
ters ist in der Fig. 1 dargestellt, das auf dem Filter nach
Fig. 5 basiert.
Bei dem erfindungsgemäßen Filter nach Fig. 1 ist für die
Multiplikationsstufe 3 ein Sättigungswert parallel zu einem
ungesättigten Summenwert abrufbar bereitgestellt, und es ist
eine Sättigungserkennungseinrichtung 5 vorgesehen, die eine
Sättigung oder Nichtsättigung erkennt und die bei Erkennung
einer Sättigung bei diesem bereitgestellten Sättigungswert
diesen Sättigungswert abruft und bewirkt, daß die Multiplika
tionsstufe einen Multiplikationswert abgibt, der gleich dem
Produkt aus diesem Sättigungswert und dem konstanten Koeffi
zienten ist.
Beispielsweise ist für die Multiplikationsstufe 3 ein positi
ver maximaler Sättigungswert +S und ein negativer minimaler
Sättigungswert -S parallel zu jedem Summenwert yk aus der
zweiten Addierstufe 1 bereitgestellt. Die Multiplikations
stufe 3 ist so ausgebildet, daß für jeden dieser Werte +S und
-S und den Summenwert yk aus der zweiten Addierstufe 1 je ein
gesonderter Multiplizierer 30 vorgesehen ist, in welchem die
ser Wert +S oder -S oder yk mit dem konstanten Koeffizienten
c1 multipliziert wird. Danach kann der Multiplikationswert
c1(+S) oder c1(-S) bereits zur Verfügung stehen, bevor oder
wenn die Sättigungserkennungseinrichtung 5 eine Sättigung bei
diesem Wert +S oder -S erkannt hat.
Bei Erkennung einer Nichtsättigung durch die Sättigungserken
nungseinrichtung 5 bei einem ungesättigten Summenwert yk aus
der zweiten Addierstufe 1 wird dieser Summenwert yk in dem
für diesen Wert yk vorgesehenen Multiplizierer 30 mit dem
Koeffizienten c1 multipliziert, wonach der Multiplikations
wert c1yk zur Verfügung steht.
Die Multiplikation kann demnach mit den drei möglichen Werten
+S, yk und -S aus der Sättigung bereits durchgeführt werden,
bevor die Sättigung erkannt worden ist. Erst nach den Multi
plikationen wird eines der drei Multiplikationsergebnisse ab
hängig vom Ergebnis der Sättigungserkennung mit Hilfe von
Multiplexen 20 und 21 der Sättigungsstufe 2 ausgewählt. Die
Sättigungserkennung kann jetzt vorteilhafterweise parallel zu
den Multiplikationen durchgeführt werden.
Der preis hierfür ist, daß beim erfindungsgemäßen Filter nach
Fig. 1 die Multiplikationsstufe 3 drei Multiplizierer 30 be
nötigt, im Gegensatz zum Filter nach Fig. 5, bei dem die
Multiplikationsstufe 3 mit nur einem einzigen Multiplizierer
30 realisiert werden kann. Hierbei muß aber betrachtet wer
den, daß die Sättigungswerte +S und -S normalerweise reine
Zweierpotenzzahlen sind oder auf einfache Weise aus reinen
Zweierpotenzzahlen abgeleitet werden können. Somit können die
zwei zusätzlichen Multiplizierer 30, die beim Beispiel nach
Fig. 1 benötigt werden, mit einem sehr geringen Aufwand rea
lisiert werden.
Ein besonders einfach Realisierung eines zusätzlichen Multi
plizierers 30 besteht darin, daß die Multiplikationsstufe 3
einen Speicher aufweist, in welchem ein Multiplikationswert
c1(+S) und/oder c1(-S), der gleich dem Produkt aus einem ab
rufbar bereitgestellten Sättigungswert +S bzw. -S und dem
konstanten Koeffizienten c1 ist, abrufbar gespeichert ist,
und daß die Sättigungserkennungseinrichtung 5 bei Erkennung
einer Sättigung bei diesem bereitgestellten Sättigungswert +S
oder -S bewirkt, daß die Multiplikationsstufe 3 diesen ge
speicherten Multiplikationswert c1(+S) oder c1(-S) abgibt.
Auch kann die Multiplikationsstufe 3 einen Speicher aufwei
sen, in welchem ein Multiplikationswert c1yk, der gleich dem
Produkt aus einem ungesättigten Summenwert yk und dem kon
stanten Koeffizienten c1 ist, abrufbar gespeichert ist, wobei
die Sättigungserkennungseinrichtung 5 bei Erkennung einer
Nichtsättigung bei diesem ungesättigten Summenwert yk be
wirkt, daß die Multiplikationsstufe 3 diesen gespeicherten
Multiplikationswert c1yk, abgibt.
Ein weiterer Schritt, die Rechenzeit zu reduzieren, besteht
erfindungsgemäß darin, die Multiplikationsstufe 3 die ohne
Speicher nur als eine Kaskade von Addierern realisiert werden
kann und somit eine inhärent hohe Rechenzeit aufweist, so
auszubilden, daß sie einen Speicher aufweist oder durch einen
Speicher ersetzt ist, in welchem die vorberechneten Ergeb
nisse aller mögliche Multiplikationen abgelegt sind. Hierbei
muß betrachtet werden, daß die Quantisierung des entschiede
nen Signals yk das in der Schleife 41 zurückgeführt wird, für
heutige aber auch zukünftige Übertragungssysteme, maximal 5
Bit beträgt. In dem Speicher müssen somit höchstens 25 = 32
Wörter, welche für die Summenwerte yk vorgesehen sind, und
zwei Sättigungsterme, welche für die Sättigungswerte +S und
-S vorgesehen sind, abgelegt werden.
Ein Ausführungsbeispiel eines derartig weitergebildeten er
findungsgemäßen Filters ist in der Fig. 2 dargestellt und
basiert auf dem Beispiel nach Fig. 1. Bei dieser Weiterbil
dung weist die Multiplikationsstufe 3 einen Speicher 31 zum
Speichern von 32 Wörtern und zwei Sättigungstermen auf, in
welchem für jeden Sättigungswert +S und -S der Multiplikati
onswert c1(+S) bzw. c1(-S) , der gleich dem Produkt aus diesem
Sättigungswert +S bzw. -S und dem konstanten Koeffizienten c1
ist, und für jeden ungesättigten Summenwert yk der Multipli
kationswert c1yk, der gleich dem Produkt aus diesem Summen
wert yk und dem konstanten Koeffizienten c1 ist, jeweils ab
rufbar gespeichert ist.
Die Sättigungserkennungseinrichtung 5 bewirkt bei Erkennung
einer Sättigung bei jedem Sättigungswert +S und -S, daß die
Multiplikationsstufe 3 den Multiplikationswert c1(+S) bzw.
c1(-S), der gleich dem Produkt aus diesem Sättigungswert +S
bzw. -S und dem konstanten Koeffizienten c1 ist, abgibt, und
bewirkt bei Erkennung einer Nichtsättigung bei jedem ungesät
tigten Summenwert yk, daß die Multiplikationsstufe 3 den Mul
tiplikationswert c1yk, der gleich dem Produkt aus diesem un
gesättigten Summenwert yk und dem konstanten Koeffizienten c1
ist, abgibt.
Allerdings ist zu berücksichtigen, daß der Koeffizient c1,
womit multipliziert wird, nicht fest ist, sondern adaptiv
nachgestellt werden k⊖n. In den üblichen Übertragungssyste
men ist es dabei aber vollkommen ausreichend, wenn die Koef
fizienten mit einer Rate deutlich unter der Symbolrate nach
gestellt werden. Dies ermöglicht eine Lösung, wie sie beim
Beispiel nach Fig. 2 ebenfalls realisiert ist und die darin
besteht, daß die Multiplikationsstufe 3 für jeden in einem
Speicher 31 abrufbar bereitgestellten Multiplikationswert
c1(+S), c1(-S) und c1yk, einen weiteren Speicher 32 zum Spei
chern eines Multiplikationswertes c1'(+S) bzw. c1'(-S) bzw.
c1'yk aufweist. Der weitere Speicher 32 benötigt nur soviel
Speicherplatz wie der eine Speicher 31.
Während aus dem einen Speicher 31 die aktuellen Multiplikati
onswerte c1(+S),c1(-S) bzw. c1yk geholt werden für die Schlei
fenberechnung, können neue Multiplikationswerte c1'(+S) bzw.
c1'(-S) bzw. c1'yk für einen nächsten Koeffizienten c1' be
rechnet und in dem weiteren Speicher 32 abgelegt werden. Die
Zeit für die Berechnung der neuen Multiplikationswerte liegt
in der Größenordnung von 32 Symboldauern für 32 Produkte.
Wenn die neuen Multiplikationswerte alle berechnet und im
weiteren Speicher 32 abgelegt sind, können die beiden Spei
cher 31 und 32 durch Umschalten vertauscht und die Schleife
41 mit den neuen Multiplikationswerten aus dem weiteren Spei
cher 32 berechnet werden. Gleichzeitig steht der eine Spei
cher 31 wieder zur Verfügung für die Speicherung neuer Multi
plikationswerte.
Die Berechnung Multiplikationswerte kann in einer gesonderten
Recheneinrichtung 33 erfolgen, welche zugleich eine Einrich
tung zum erneuten Speichern eines Multiplikationswertes in
dem weiteren Speicher 32 nach einer Übertragung eines im wei
teren Speicher 32 gespeicherten Multiplikationswertes in den
einen Speicher 31 bildet.
Die zwei Sättigungsterme können in einem einfachen Register
abgelegt werden. Dadurch ist der Zusatzaufwand für die im er
sten Schritt durchgeführte Parallelisierung praktisch ver
nachlässigbar. Solche Register sind der Einfachheit halber
nicht explizit dargestellt, sondern als in die Speicher mit
einbezogen gedacht.
Alternativ zum Vertauschen der Speicher 31 und 32 kann eine
Übertragungseinrichtung zum wahlweisen Übertragen eines im
weiteren Speicher 32 gespeicherten Multiplikationswertes von
dem weiteren Speicher 32 in den einen Speicher 31 und Spei
chern dieses überführten Multiplikationswertes in dem einen
Speicher 31 an der Stelle eines bisher in diesem Speicher 31
gespeicherten Multiplikationswertes vorgesehen sein mit der
erreicht wird, daß in den weiteren Speicher 32 nur geschrie
ben und aus dem einen Speicher 31 nur gelesen wird.
In der Fig. 3 ist eine erfindungsgemäße Speicherzellenein
heit zum Einlesen und Speichern eines Bits und Auslesen eines
gespeicherten Bits dargestellt, die eine derartige Speicher
realisierung mit Übertragung des Inhalts eines Speichers in
einen anderen ohne aufwendige Multiplexfunktionen erlaubt,
die zusätzliche Rechenzeit benötigen würden.
Diese Speicherzelleneinheit weist eine Speicherzelle 31 m zum
wahlweisen Einlesen, Speichern und Auslesen eines gespeicher
ten Bits, eine weitere Speicherzelle 32 m zum wahlweisen Ein
lesen, Speichern und Auslesen eines gespeicherten Bits,
eine Zellen-Übertragungseinrichtung 321 m zum Übertragen eines
in der weiteren Speicherzelle 32 m gespeicherten Bits aus der
weiteren Speicherzelle 32 m in die eine Speicherzelle 31 m zum
Speichern dieses Bits in der einen Speicherzelle 31 m und eine
Einrichtung 321 m' zum wahlweisen Aktivieren dieser Übertra
gung auf.
Die weitere Speicherzelle 32 m weist zwei Transistoren 321 und
322 mit je einem Steueranschluß 321 1 bzw. 322 1 und je zwei
weiteren Anschlüssen 321 2 und 321 3 bzw. 322 2 und 322 3 auf. Ein
weiterer Anschluß eines der beiden Transistoren 321, 322,
beispielsweise der weitere Anschluß 321 3 des Transistors 321,
,ist mit dem Steueranschluß 322 1 des anderen Transistors 322
verbunden und ein weiterer Anschluß dieses anderen Transi
stors 322, beispielsweise der weitere Anschluß 322 3 , liegt
auf definiertem Potential 0, beispielsweise Masse. Der Steu
eranschluß 321 1 des einen Transistors 321 bildet einen Ein
gang zum Zuführen eines Signals zum wahlweisen Leitendmachen
und/oder Sperren dieses einen Transistors 321. Der andere
weitere Anschluß 322 2 dieses einen Transistors 321 bildet
einen Eingang zum Einlesen eines in der weiteren Speicher
zelle 32 m zu speichernden Bits in diese Speicherzelle 32 m.
Die eine Speicherzelle 31 m weist ebenfalls zwei Transistoren
311 und 312 mit je einem Steueranschluß 311 1 bzw. 312 1 und je
zwei weiteren Anschlüssen 311 2 und 311 3 bzw. 312 2 und 312 3
auf. Ein weiterer Anschluß eines dieser beiden Transistoren
311, 312, beispielsweise der weitere Anschluß 311 3 des Tran
sistors 311, ist mit einem weiteren Anschluß, beispielsweise
dem weiteren Anschluß 312 2 des anderen Transistors 312 der
Speicherzelle 31 m verbunden und der andere weitere Anschluß
312 3 dieses anderen Transistors 312 liegt auf definiertem Po
tential, beispielsweise dem Potential 0. Der Steueranschluß
311 1des einen Transistors 311 der einen Speicherzelle 31 m
bildet einen Eingang zum Zuführen eines Signals zum wahlwei
sen Leitendmachen und/oder Sperren dieses einen Transistors
311. Der andere weitere Anschluß 311 2 dieses einen Transi
stors 311 bildet einen Ausgang zum Auslesen eines in dieser
Speicherzelle 31 m gespeicherten Bits aus dieser Speicherzelle
31 m.
Die Zellen-Übertragungseinrichtung 321 m besteht aus einer
Übertragungsleitung, die den anderen weiteren Anschluß 322 2
des anderen Transistors 322 der weiteren Speicherzelle 32 m
mit dem Steueranschluß 312 1 des anderen Transistors 312 der
einen Speicherzelle 31 m verbindet.
Die Einrichtung 331 m' zum wahlweisen Aktivieren der Übertra
gung weist zwei zusätzliche Transistoren 331 und 332 mit je
weils einem Steueranschluß 331 1 bzw. 332 1 und je zwei weite
ren Anschlüssen 331 2 und 331 3 bzw. 332 2 und 332 3 auf. Ein wei
terer Anschluß eines zusätzlichen Transistors, beispielsweise
der weitere Anschluß 332 3 des Transistors 332, ist mit dem
anderen weiteren Anschluß 322 2 des anderen Transistors 322
der weiteren Speicherzelle 32 m verbunden. Der andere weitere
Anschluß 332 2 des einen zusätzlichen Transistors 332 liegt
auf einem von dem einen definierten Potential 0 verschiedenen
definierten anderen Potential, beispielsweise einer Versor
gungsspannung V.
Der andere zusätzliche Transistor 331 der Einrichtung 331 m'
zum wahlweisen Aktivieren der Übertragung ist derart in die
Übertragungsleitung 321 m geschaltet, daß ein weiterer An
schluß 331 2 dieses anderen zusätzlichen Transistors 331 durch
einen Abschnitt 321 m1 der Übertragungsleitung 321 m mit dem an
deren weiteren Anschluß 322 2 des anderen Transistors 322 der
weiteren Speicherzelle 32 m und der andere weitere Anschluß
331 3 des anderen zusätzlichen Transistors 331 durch einen an
deren Abschnitt 321 m2 der Übertragungsleitung 321 m mit dem
Steueranschluß 312 1 dem anderen Transistors 312 der einen
Speicherzelle 31 m verbunden ist.
Der Steueranschluß eines der beiden zusätzlichen Transistoren
der Einrichtung 331 m', beispielsweise der Steueranschluß 331 1
des zusätzlichen Transistors 331, bildet einen Eingang zum
Zuführen eines Signals zum wahlweisen Leitendmachen und/oder
Sperren dieses zusätzlichen Transistors 311, das zugleich dem
Steueranschluß 332 1 des anderen zusätzlichen Transistors 332
zugeführt ist.
Bei dieser Speicherzelleneinheit wird in die weitere Spei
cherzelle 32 m nur geschrieben und aus der einen Speicherzelle
31 m nur gelesen. Mit einem einzigen an die Steueranschlüsse
331 1 und 332 1 der zusätzlichen Transistoren 331 und 332 ange
legten Signal an kann der komplette Inhalt von der weiteren
Speicherzelle 32 m in die eine Speicherzelle 31 m kopiert wer
den, ohne daß hierfür externe Busse oder sonstige Zusatzver
drahtung gebraucht werden.
Durch gruppenweises Zusammenschalten mehrerer derartiger
Speicherzelleneinheiten kann eine erfindungsgemäße Multipli
kationsstufe 3 nach Fig. 2 realisiert werden, bei der die
weiteren Speicherzellen 32 m der mehreren Speicherzellenein
heiten gemeinsam den weiteren Speicher 32, die einen Spei
cherzellen 31 m dieser Speicherzelleneinheiten gemeinsam den
einen Speicher 31 und die Zellen-Übertragungsleitungen 321 m
zusammen mit den beiden zusätzlichen Transistoren 331 und 332
dieser Speicherzelleneinheiten gemeinsam die Übertragungsein
richtung 321 dieser Multiplikationsstufe 3 bilden. Die Zusam
menschaltung kann vorteilhafterweise so erfolgen, daß der
eine Speicher 31 und weitere Speicher 32 jeweils einen Spei
cher mit wahlfreiem Zugriff (RAM) bilden.
Vorteilhafterweise sind bei jeder Speicherzelleneinheit einer
solchen Multiplikationsstufe 3 der Steueranschluß 321 1 des
einen Transistoren 321 der weiteren Speicherzelle 32 m dieser
Speicherzelleneinheit an eine Schreibsignalleitung W, der an
dere weitere Anschluß 321 2 des einen Transistors 321 der wei
teren Speicherzelle 32 m dieser Speicherzelleneinheit an eine
Dateneinleseleitung DI, der andere weitere Anschluß 311 2 des
einen Transistors 311 der einen Speicherzelle 31 m dieser
Speicherzelleneinheit an eine Datenausleseleitung DO, der
Steuereingang 311 1 des einen Transistors 311 der einen Spei
cherzelle 31 m dieser Speicherzelleneinheit an eine Lesesi
gnalleitung R und die Steueranschlüsse 331 1 und 332 1 der bei
den zusätzlichen Transistoren 331 und 332 der Zellen-Übertra
gungseinrichtung 321 m und Einrichtung 321 m' zum Aktivieren
der Übertragung dieser Speicherzelleneinheit an eine gemein
same Übertragungssignalleitung SW angeschlossen.
Durch ein an die Schreibsignalleitung W angelegtes Schreibsi
gnal kann über die Dateneinleseleitung DI der Inhalt eines
Bits in die weitere Speicherzelle 32 m jeder Speicherzellen
einheit eingelesen, durch Anlegen eines Übertragungssignals
an die Übertragungssignalleitung SW der in dieser weiteren
Speicherzelle 32 m gespeicherte Inhalt eines Bits in die eine
Speicherzelle 31 m dieser Speicherzelleneinheit übertragen und
durch Anlegen eines Lesesignals an die Lesesignalleitung R
der in dieser einen Speicherzelle 31 m gespeicherte Inhalt
eines Bits über die Leseleitung DO ausgelesen werden.
Die erfindungsgemäße Speicherzelleneinheit nach Fig. 3 er
möglicht es vorteilhafterweise, sehr schnell den kompletten
Inhalt vom weiteren Speicher 32 in den einen Speicher 31 zu
kopieren, ohne das hierfür externe Busse oder sonstige Zu
satzverdrahtung gebraucht werden.
Die Transistoren 311, 312, 321, 322, 331 und 332 der Spei
cherzelleneinheiten können vorteilhafterweise CMOS-Feldef
fekttransistoren sein, was bedeutet, daß die erfindungsgemäße
Multiplikationsstufe 3 vollständig in CMOS-Technologie reali
sierbar ist.
Die Erfindung wurde am Beispiel der rekursiven Schleife 41
mit der kürzesten Laufzeit beschrieben, sie ist jedoch nicht
auf diese Schleife 41 beschränkt, sondern bei jeder rekursi
ven Schleife des Filters nach Fig. 4 anwendbar, d. h. auch
bei jeder rekursiven Schleife 4i mit i = 2, 3, . . . N dieses
Filters. In jeder dieser Schleifen 4i kann eine erfindungsge
mäße Multiplikationsstufe 3 anstellen einer herkömmlichen
Multiplikationsstufe verwendet werden, mit dem Vorteil, daß
ein Filter nach Anspruch 4 vollständig in CMOS-Technologie
realisierbar ist.
Claims (13)
1. Rekursives Filter zum Filtern eines aus einer zeitlichen
Folge von Symbolen bestehenden digitalen Signals, bestehend
aus
- - zumindest einer Addierstufe (1), der jedes Symbol zugeführt ist und die einem Abtastwert (xk) dieses Symbols je einen Summenwert (yk) zuordnet, der proportional zu einer Summe (xk+c1yk-1) aus diesem Abtastwert (xk) und eines vorbestimmten Wertes (c1yk-1) ist,
- - einer nichtlinearen Sättigungsstufe (2) die auf den diesem Symbol zugeordneten Summenwert (yk) derart sättigend oder nichtsättigend einwirkt, daß die Sättigungsstufe (2) bei Sät tigung einen festen maximalen und/oder minimalen Sättigungs wert (+S, -S) und bei Nichtsättigung einen ungesättigten Sum menwert (yk) , der kleiner als der maximale Sättigungswert (+S) und/oder größer als der minimale Sättigungswert (-S) ist, abgibt,
- - einer Multiplikationsstufe (3), die dem diesem Symbol zuge ordneten Sättigungswert (+S, -S) oder ungesättigten Summen wert (yk) einen Multiplikationswert (c1(+S), c1(-S), c1yk) zu ordnet, der gleich dem Produkt aus diesem Sättigungswert (+S, -S) oder ungesättigten Summenwert (yk) und einem vorgebbaren konstanten Koeffizienten (c1) ist, und
- - einer Zeitverzögerungseinrichtung (4) die bewirkt, daß der diesem Symbol zugeordnete Multiplikationswert (c1(+S), c1(-S, c1yk) derart verzögert der Addierstufe (1) zugeführt ist, daß die Addierstufe (1) einem Abtastwert (xk+1) eines auf die ses Symbol folgenden anderen Symbols einen Summenwert (yk+1) zuordnet, der proportional zu einer Summe (xk+1+c1(+S), xk+1+c1 (-S), xk+1+c1yk') aus dem Abtastwert (xk+1) des anderen Symbols und dem Multiplikationswert (c1(+S), c(-S), cyk') ist, der dem einen Symbol zugeordnet ist, wobei
- - ein digitales Ausgangssignal des Filters von den von den Sättigungs- und Summenwerten (+S, -S, yki yk+1) aus der Sätti gungsstufe (2) abgeleitet ist, dadurch gekennzeichnet, daß
- - für die Multiplikationsstufe (3) ein Sättigungswert (+S, -S) parallel zu einem ungesättigten Summenwert (yk) abrufbar bereitgestellt ist, und daß
- - eine Sättigungserkennungseinrichtung (5) vorgesehen ist, die eine Sättigung oder Nichtsättigung erkennt und bei Erken nung einer Sättigung bei diesem bereitgestellten Sättigungs wert (+S, -S) diesen Sättigungswert (+S, -S) abruft und be wirkt, daß die Multiplikationsstufe (3) einen Multiplikati onswert (c1(+S), c1(-S)) abgibt, der gleich dem Produkt aus diesem Sättigungswert (+S, -S) und dem konstanten Koeffizien ten (c1) ist.
2. Filter nach Anspruch 1, dadurch gekennzeichnet,
daß
- - die Multiplikationsstufe (3) einen Speicher (31) aufweist, in welchem der Multiplikationswert (c1(+S), c1(-S)), der gleich dem Produkt aus dem abrufbar bereitgestellten Sätti gungswert (+S, -S) und dem konstanten Koeffizienten (c1) ist, abrufbar gespeichert ist, und daß
- - die Sättigungserkennungseinrichtung (5) bei Erkennung einer Sättigung bei diesem bereitgestellten Sättigungswert (+S, -S) bewirkt, daß die Multiplikationsstufe (3) diesen gespeicher ten Multiplikationswert (c1(+S), c1(-S)) abgibt.
3. Filter nach Anspruch 2, dadurch gekennzeichnet,
daß
- - die Multiplikationsstufe (3) einen Speicher (31) aufweist, in welchem ein Multiplikationswert (c1yk), der gleich dem Produkt aus einem ungesättigten Summenwert (yk) und dem kon stanten Koeffizienten (c1) ist, abrufbar gespeichert ist., und daß
- - die Sättigungserkennungseinrichtung (5) bei Erkennung einer Nichtsättigung bei diesem ungesättigten Summenwert (yk) be wirkt, daß die Multiplikationsstufe (3) diesen gespeicherten Multiplikationswert (c1yk,) abgibt.
4. Filter nach Anspruch 3, dadurch gekennzeichnet,
daß
- - die Multiplikationsstufe (3) einen Speicher (31) aufweist, in welchem für jeden Sättigungswert (+S, -S) der Multiplika tionswert (c1(+S), c1(-S)), der gleich dem Produkt aus diesem Sättigungswert (+S, -S) und dem konstanten Koeffizienten (c1) ist, und für jeden ungesättigten Summenwert (yk) der Multi plikationswert (c1yk), der gleich dem Produkt aus diesem Sum menwert (yk) und dem konstanten Koeffizienten (c1) ist, je weils abrufbar gespeichert ist, und daß
- - die Sättigungserkennungseinrichtung (5) bei Erkennung einer Sättigung bei jedem Sättigungswert (+5, -S)) bewirkt, daß die Multiplikationsstufe (3) den Multiplikationswert (c1 (+S), c1(-S)), der gleich dem Produkt aus diesem Sättigungswert (+S, -S) und dem konstanten Koeffizienten (c1) ist, abgibt und bei Erkennung einer Nichtsättigung bei jedem ungesättig ten Summenwert (yk) bewirkt, daß die Multiplikationsstufe (3) den Multiplikationswert (c1yk), der gleich dem Produkt aus diesem ungesättigten Summenwert (yk) und dem konstanten Koef fizienten (c1) ist, abgibt.
5. Filter einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet, daß die Multiplikationsstufe (3) einen
weiteren Speicher (32) zum Speichern eines abrufbar bereitge
stellten Multiplikationswertes (c1'(+S) , c1'(-S) , c1'yk) auf
weist.
6. Filter nach Anspruch 5, dadurch gekennzeichnet,
daß eine Übertragungseinrichtung (321) zum wahlweisen Über
tragen eines im weiteren Speicher (32) gespeicherten Multi
plikationswertes (c1'(+S), c1'(-S), c1'yk) von dem weiteren
Speicher (32) in den einen Speicher (31) und Speichern dieses
überführten Multiplikationswertes (c1'(+S), c1'(-S), c1'yk) in
dem einen Speicher (31) an der Stelle eines bisher in diesem
Speicher (31) gespeicherten Multiplikationswertes (c1(+S),
c1(-S), c1yk) vorgesehen ist.
7. Filter nach Anspruch 6, dadurch gekennzeichnet,
daß
- - der eine Speicher (31) eine Speicherzelle (31 m) zum Spei chern eines Bits eines in diesem Speicher (31) zu speichern den Multiplikationswertes und der weitere Speicher (32) eine Speicherzelle (32 m) zum Speichern eines dem Bit dieses Multi plikationswertes zugeordneten Bits eines im weiteren Speicher (32) zu speichernden Multiplikationswertes aufweist, und daß
- - die Übertragungseinrichtung (321) zum Übertragen eines Mul tiplikationswertes von dem weiteren Speicher (32) in den einen Speicher (31) und Speichern dieses Multiplikationswer tes in dem einen Speicher (31) eine die beiden Speicherzellen (31 m, 32 m) miteinander verbindende Übertragungsleitung (321 m) zum Übertragen des in der Speicherzelle (32 m) des weiteren Speichers (32) gespeicherten Bits in die Speicherzelle (31 m) des einen Speichers (31) und eine Einrichtung (321 m) zum wahlweisen Aktivieren dieser Übertragung aufweist.
8. Filter nach Anspruch 6 oder 7, dadurch gekenn
zeichnet, daß eine Einrichtung (33) zum erneuten Spei
chern eines Multiplikationswertes in dem weiteren Speicher
(32) nach einer Übertragung eines im weiteren Speicher (32)
gespeicherten Multiplikationswertes in den einen Speicher
(31) vorgesehen ist.
9. Filter nach Anspruch 7 und 8, dadurch gekenn
zeichnet, daß
- - eine zum Speichern eines Bits dienende Speicherzelle (32 m) des weiteren Speichers (32) zwei Transistoren (321, 322) mit je einem Steueranschluß (321 1, 322 1) und je zwei weiteren An schlüssen (321 2, 321 3; 322 2, 322 3) aufweist, wobei ein weite rer Anschluß (321 3) eines Transistors (321) mit dem Steueran schluß (322 1) des anderen Transistors (322) verbunden und ein weiterer Anschluß (322 3) des anderen Transistors (322) auf definiertem potential (0) liegt, und wobei der Steueranschluß (321 1) des einen Transistors (321) einen Eingang zum Zuführen eines Signals zum wahlweisen Leitendmachen und/oder Sperren dieses einen Transistors (321) und der andere weitere An schluß (321 2) des einen Transistors (321) einen Eingang zum Einlesen eines in dieser Speicherzelle (32 m) zu speichernden Bits in diese Speicherzelle (32 m) bildet, daß
- - die zum Speichern des dem einen Bit zugeordneten Bits die nende Speicherzelle (31 m) des einen Speichers (31) zwei Tran sistoren (311, 312) mit je einem Steueranschluß (311 1, 312 1) und je zwei weiteren Anschlüssen (311 2, 311 3; 312 2, 312 3) auf weist, wobei ein weiterer Anschluß (311 3) eines Transistors (311) mit einem weiteren Anschluß (312 2) des anderen Transi stors (312) der Speicherzelle (31 m) des einen Speichers (31) verbunden und der andere weitere Anschluß (312 3) dieses ande ren Transistors (312) auf definiertem Potential (0) liegt, und wobei der Steueranschluß (311 1) des einen Transistors (311) der Speicherzelle (31 m) des einen Speichers (31) einen Eingang zum Zuführen eines Signals zum wahlweisen Leitendma chen und/oder Sperren dieses einen Transistors (311) und der andere weitere Anschluß (311 2) dieses einen Transistors (311) einen Ausgang zum Auslesen eines in dieser Speicherzelle (31 m) gespeicherten Bits aus dieser Speicherzelle (31 m) bil det, daß
- - die Übertragungsleitung (321 m) zum Übertragen eines in der Speicherzelle (32 m) des weiteren Speichers (32) gespeicherten Bits in die Speicherzelle (31 m) des einen Speichers (31) den anderen weiteren Anschluß (322 2) des anderen Transistors (322) der Speicherzelle (32 m) des weiteren Speichers (32) mit dem Steueranschluß (312 1) des anderen Transistors (312) der Speicherzelle (31 m) des einen Speichers (31) verbindet, daß
- - die Einrichtung (321 m) zum wahlweisen Aktivieren der Über tragung zwei zusätzliche Transistoren (331, 332) mit jeweils einem Steueranschluß (331 1, 332 1) und je zwei weiteren An schlüssen (331 2, 331 3; 332 2, 332 3) aufweist, wobei ein weite rer Anschluß (332 3) eines zusätzlichen Transistors (332) mit dem anderen weiteren Anschluß (322 2) des anderen Transistors (322) der Speicherzelle (32 m) des weiteren Speichers (32) und der andere weitere Anschluß (332 2) des einen zusätzlichen Transistors (332) auf einem von dem einen Potential (0) ver schiedenen definierten anderen Potential (V) liegt, wobei der andere zusätzliche Transistor (331) derart in die Übertra gungsleitung (321 m) geschaltet ist, daß ein weiterer Anschluß (331 2) dieses anderen zusätzlichen Transistors (331) durch einen Abschnitt (321 m1) der Übertragungsleitung (321 m) mit dem anderen weiteren Anschluß (322 2) des anderen Transistors (322) der Speicherzelle (32 m) des weiteren Speichers (32) und der andere weitere Anschluß (331 3) des anderen zusätzlichen Transistors (331) durch einen anderen Abschnitt (321 m2) der Übertragungsleitung (321 m) mit dem Steueranschluß (312 1) des anderen Transistors (312) der Speicherzelle (31 m) des einen Speichers (31) verbunden ist, und wobei ein Steueranschluß (331 1, 332 1) eines zusätzlichen Transistors (331, 332) einen Eingang zum Zuführen eines Signals zum wahlweisen Leitendma chen und/oder Sperren dieses zusätzlichen Transistors (311, 332) bildet, das zugleich dem Steueranschluß (332 1, 331 1) des anderen zusätzlichen Transistors (332, 331) zugeführt ist.
10. Filter nach Anspruch 9, dadurch gekennzeichnet,
daß ein Transistor (311, 312, 321, 322, 331, 332) aus einem
CMOS-Feldeffekttransistor besteht.
11. Anwendung eines Filters nach einem der vorhergehenden An
sprüche als Entzerrer.
12. Speicherzelleneinheit zum Einlesen und Speichern eines
Bits und Auslesen eines gespeicherten Bits gekennzeich
net durch
- - eine Speicherzelle (31 m) zum wahlweisen Einlesen, Speichern und Auslesen eines gespeicherten Bits
- - eine weitere Speicherzelle (32 m) zum wahlweisen Einlesen, Speichern und Auslesen eines gespeicherten Bits
- - eine Zellen-Übertragungseinrichtung (321 m) zum Übertragen eines in der weiteren Speicherzelle (32 m) gespeicherten Bits aus der weiteren Speicherzelle (32 m) in die eine Speicher zelle (31 m) zum Speichern dieses Bits in der einen Speicher zelle (31 m) und
- - eine Einrichtung (321 m') zum wahlweisen Aktivieren dieser Übertragung.
13. Speichereinheit nach Anspruch 12, dadurch gekenn
zeichnet, daß
- - die weitere Speicherzelle (32 m) zwei Transistoren (321, 322) mit je einem Steueranschluß (321 1, 322 1) und je zwei weiteren Anschlüssen (321 2, 321 3; 322 2, 322 3) aufweist, wobei ein weiterer Anschluß (3213) eines Transistors (321) mit dem Steueranschluß (322 1) des anderen Transistors (322) verbunden und ein weiterer Anschluß (322 3) des anderen Transistors (322) auf definiertem Potential (0) liegt, und wobei der Steueranschluß (321 1) des einen Transistors (321) einen Ein gang zum Zuführen eines Signals zum wahlweisen Leitendmachen und/oder Sperren dieses einen Transistors (321) und der an dere weitere Anschluß (321 2) des einen Transistors (321) einen Eingang zum Einlesen eines in dieser Speicherzelle (32 m) zu speichernden Bits in diese Speicherzelle (32 m) bil det, daß
- - die eine Speicherzelle (31 m) zwei Transistoren (311, 312) mit je einem Steueranschluß (311 1, 312 1) und je zwei weiteren Anschlüssen (311 2, 311 3; 312 2, 312 3) aufweist, wobei ein wei terer Anschluß (311 3) eines Transistors (311) mit einem wei teren Anschluß (312 2) des anderen Transistors (312) der Spei cherzelle (31 m) des einen Speichers (31) verbunden und der andere weitere Anschluß (312 3) dieses anderen Transistors (312) auf definiertem Potential (0) liegt, und wobei der Steueranschluß (311 1) des einen Transistors (311) der einen Speicherzelle (31 m) einen Eingang zum Zuführen eines Signals zum wahlweisen Leitendmachen und/oder Sperren dieses einen Transistors (311) und der andere weitere Anschluß (311 2) die ses einen Transistors (311) einen Ausgang zum Auslesen eines in dieser Speicherzelle (31 m) gespeicherten Bits aus dieser Speicherzelle (31 m) bildet, daß
- - die Zellen-Übertragungseinrichtung (321 m) aus einer Über tragungsleitung besteht, die den anderen weiteren Anschluß (322 2) des anderen Transistors (322) der weiteren Speicher zelle (32 m) mit dem Steueranschluß (312 1) des anderen Transi stors (312) der einen Speicherzelle (31 m) verbindet, daß
- - die Einrichtung (321 m') zum wahlweisen Aktivieren der Über tragung zwei zusätzliche Transistoren (331, 332) mit jeweils einem Steueranschluß (321 1, 332 1) und je zwei weiteren An schlüssen (331 2, 331 3; 332 2, 332 3) aufweist- wobei ein weite rer Anschluß (332 3) eines zusätzlichen Transistors (332) mit dem anderen weiteren Anschluß (322 2) des anderen Transistors (322) der weiteren Speicherzelle (32 m) und der andere weitere Anschluß (332 2) des einen zusätzlichen Transistors (332) auf einem von dem einen Potential (0) verschiedenen definierten anderen Potential (V) liegt, wobei der andere zusätzliche Transistor (331) derart in die Übertragungsleitung (321 m) ge schaltet ist, daß ein weiterer Anschluß (331 2) dieses anderen zusätzlichen Transistors (331) durch einen Abschnitt (321 m1) der Übertragungsleitung (321 m) mit dem anderen weiteren An schluß (322 2) des anderen Transistors (322) der weiteren Speicherzelle (32 m) und der andere weitere Anschluß (331 3) des anderen zusätzlichen Transistors (331) durch einen ande ren Abschnitt (321 m2) der Übertragungsleitung (321 m) mit dem Steueranschluß (312 1) des anderen Transistors (312) der einen Speicherzelle (31 m) verbunden ist, und wobei ein Steueran schluß (331 1, 332 1) eines zusätzlichen Transistors (331, 332) einen Eingang zum Zuführen eines Signals zum wahlweisen Lei tendmachen und/oder Sperren dieses zusätzlichen Transistors (311, 332) bildet, das zugleich dem Steueranschluß (332 1, 331 1) des anderen zusätzlichen Transistors (332, 331) zuge führt ist.
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DE1997141969 DE19741969C2 (de) | 1997-09-23 | 1997-09-23 | Rekursives Filter und Anwendung des Filters |
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Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5402445A (en) * | 1992-08-06 | 1995-03-28 | Nec Corporation | Decision feedback equalizer |
EP0755141A2 (de) * | 1995-07-19 | 1997-01-22 | Sharp Kabushiki Kaisha | Adaptive, entscheidungsrückgekoppelte Entzerrung für Kommunikationssysteme |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4396938A (en) * | 1981-07-23 | 1983-08-02 | Rca Corporation | Controlled ram signal processor |
-
1997
- 1997-09-23 DE DE1997141969 patent/DE19741969C2/de not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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US5402445A (en) * | 1992-08-06 | 1995-03-28 | Nec Corporation | Decision feedback equalizer |
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DE19741969C2 (de) | 2001-04-12 |
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