DE3026230A1

DE3026230A1 - Analog/digital-wandlervorrichtung mit ausgangsstabilisierschaltung

Info

Publication number: DE3026230A1
Application number: DE19803026230
Authority: DE
Inventors: Kenjiro Endoh; Yoshiyuki Ishizawa; Koji Iwasaki; Masanori Tanaka
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1979-07-13
Filing date: 1980-07-10
Publication date: 1981-01-15
Also published as: GB2060293A; GB2060293B; DE3026230C2; JPS5613830A; US4353060A; JPS5952576B2

Description

Analog/Dlgital-Wandlervorriohtung mit Ausgangsstabilisierschaltung

Die Erfindung betrifft eine Analog/Digital-Wandlervorrichtung, insbesondere mit Ausgangsstabilisiersclialtung.

Der Analog/Digital- bzw. A/D-Wandler zur Umsetzung eines Analogsignals in ein Digitalsignal entsprechend dem Pegel des ersteren findet verbreitet Anwendung.

Eine Anwendung eines bisherigen A/D-Wandlers ist im folgenden anhand von Fig. 1 kurz beschrieben. Ein von einer variablen G-leichspannungsquelle 1 geliefertes analoges Eingangssignal χ wird durch einen A/D-Wandler 2 in ein Digitalsignal umgesetzt und einer nachgeschalteten Schaltung 3» z.B. einem Digitaldatenprozessor, eingespeist. Wenn in diesem Fall der Signalpegel des analogen Eingangssignals χ etwa einem der im A/D-Wandler 2 eingestellten Schwellenwertpegel (V^_n) entspricht, variiert das vom Wandler 2 gelieferte digitale Ausgangssignal» falls der Pegel dieses Analogsignals oder die Schwellenwertpegel V^_1x aufgrund von Temperaturschwankungen oder Induktionsrauschen (induction noise) und dergl. variieren. Dies führt zu einer fehlerhaften Arbeitsweise der nachgeschalteten Schaltung 3. Die Änderung oder Abweichung des Ausgangssignals eines bisherigen A/D-Wandlers ist nachstehend anhand von Fig. 2 er-

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läutert. Es sei angenommen, daß ein voller Bereich (scale) des dem A/D-Wandler 2 eingegebenen analogen Eingangssignals χ gleich Χ-,ο und die Zahl der Bits des digitalen Ausgangssignals gleich N sind. Wie durch die Ordinate in der graphischen Darstellung von Fig. 2 veranschaulicht, sind im A/D-Wandler 2 die Schwellenwertpegel V^j₁ von ..., X^₁, X^,

^Xi+1' ^Xi+2' *" ^von (²^"¹) ^mit Intervallen J\X=X-p_S/2^N eingestellt. Der Pegel des analogen Eingangssignals χ wird mit den Schwellenwertpegeln verglichen und dann in ein digitales Ausgangssignal umgesetzt. Es sei angenommen, daß die Periode (eine Reziprokzahl einer Abtastfrequenz eines analogen Eingangssignals x) eines nicht dargestellten Befehlsimpulses am A/D-Wandler 2 wesentlich kürzer ist als diejenige einer Änderung des Eingangssignals x. Unter dieser Voraussetzung wird das niedrigstwertige Bit (LSB) des digitalen Ausgangssignals invertiert oder geändert, sooft das analoge Eingangssignal χ den Schwellenwertpegel V^j₁ durchläuft, wie dies auf der den Zeitablauf angebenden Abszisse in Fig. 2 dargestellt ist. Di,ese Inversion bzw. Umkehrung des niedrigstwertigen Bits findet auch dann statt, wenn eine A/D-Umwandlung in einem Binärumwandlungsvorgang nicht durchgeführt wird. Bei der Inversion des niedrigstwertigen Bits wird mindestens ein Bit der N Bits invertiert bzw. geändert. Die Bit-Inversion findet statt, wenn sich das Eingangssignal χ mit einer langen, durch einen Bereich B1 angegebenen Periode ändert, sowie auch dann, wenn es sich aufgrund von Rauschen bzw. Störsignalen (noise) mit einer kurzen, durch einen Bereich B2 bezeichneten Periode ändert. Hierdurch wird aufgezeigt, daß der bisherige A/D-Wandler instabil arbeitet.

Aufgabe der Erfindung ist damit insbesondere die Schaffung einer Analog/Digital- bzw. A/D-Wandlervorrichtung, die in stabiler Weise und unabhängig von einer PegelSchwankung eines analogen Eingangssignals infolge von Temperaturänderung oder

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Störsignalen (noise) ein Digitalsignal zu liefern vermag, und zwar mit Hilfe einer AusgangsStabilisierschaltung, die derart arbeitet, daß die nachfolgende A/D-Umwandlung nicht durchgeführt wird (um dasselbe Ausgangssignal wie bei der vorhergehenden A/D-Umwandlung zu liefern), bis der A/D-Wandler eine solche Umwandlung bei einem ersten Pegel eines analogen Eingangssignals durchführt, falls sich das analoge Eingangssignal vom ersten Pegel aus ändert und einen vorgegebenen Pegel übersteigt.

Diese Aufgabe wird bei einer Analog/Digital- bzw. A/D-Wandlerschaltung mit Ausgangsstabilisierschaltung erfindungsgemäß gelöst durch eine Addierstufe zum Summieren eines analogen Eingangssignals und eines positiven Rückkopplungssi gnals, durch einen Analog/Digital- bzw. A/D-Wandler zur Umwandlung des Ausgangssignals von der Addierstufe in ein Digitalsignal, durch eine Digital/Analog- bzw. D/A-Wandlereinheit zur Lieferung eines analogen Rückkopplungssignals entsprechend dem Ausgangssignal des A/D-Wandlers nach mindestens einer Umwandlungsoperations-Periode desselben, wobei die D/A-Wandlereinheit einen D/A-Wandler und eine Signalverzögerungseinrichtung aufweist, und durch eine Rückkopplungskoeffizient-Multiplizierstufe zur Lieferung des positiven Rückkopplungssignals durch Multiplizieren eines vorgegebenen Rückkopplungskoeffizienten mit dem analogen Rückkopplungssignal.

Im folgenden sind bevorzugte Ausführungsformen der Erfindung im Vergleich zum Stand der Technik anhand der beigefügten Zeichnung näher erläutert. Es zeigen.

Fig. 1 ein Blockschaltbild zur Verdeutlichung einer Anwendung eines bisherigen A/D-Wandlers,

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Pig. 2 eine graphische Darstellung zur Verdeutlichung der Mangel in der Umwandlungscharakteristik beim Wandler nach Pig. 1,

Pig. 3 ein Blockschaltbild einer A/D-Wandlervorrichtung mit Merkmalen nach der Erfindung,

Fig. 4 bis 7 Wellenformendiagramme zur Erläuterung der Arbeitsweise der Schaltung nach Pig. 3»

Fig. 8 ein Blockschaltbild einer anderen Ausführungsform der erfindungsgemäßen A/D-Wandlervorrichtung,

Fig. 9 ein Blockschaltbild einer weiteren Ausführungsform der erfindungsgemäßen Wandlervorrichtung,

Fig.10 ein Blockschaltbild zur Verdeutlichung einer Anwendung der erfindungsgemäßen A/D-Wandlervorrichtung,

Fig.11 und 12A bis 12C graphische Darstellungen der Ansprech- oder Empfindlichkeitscharakteristik einer A/D-Wandlervorrichtung für ein analoges Eingangssignal bei Anwendung der Vorrichtung nach Fig. 3»

Fig.13 ein Blockschaltbild noch einer weiteren Ausführungsform der Erfindung

Fig.HA und HB Signalflußdiagramme für ein bei der Ausführungsform nach Fig. 13 grundsätzlich zu berücksichtigendes Signal,

Fig.15 ein Signalflußdiagramm für das Signal bei der Ausführungsform gemäß Fig. 13»

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Pig. 16 und Pig. 17A und 17B Wellenf ormdiagrainme zur Veranschaulichung der Ansprechcharakteristik der A/D-Wandler vorrichtung nach Pig. 13 für das analoge Eingangssignal,

Pig.18A ein Blockschaltbild noch einer weiteren Ausführungsform der Erfindung,

Fig.18B ein Signalflußdiagramm für ein Signal bei der Ausführungsform nach Pig. 18A»

Pig. 19 ein Schaltbild einer Ausgangskompensierschaltung bei der Vorrichtung nach Fig. 18A und

Pig. 20 ein Pließdiagramm zur Erläuterung eines Ausgangskompensationsvorgangs bei der Kompensierschaltung nach Pig. 18.

Die Pig. 1 und 2 sind eingangs bereits erläutert worden.

Bei der in Pig. 3 dargestellten Ausführungsform der erfindungsgemäßen A/D-Wandlervorrichtung wird ein Eingangs-Analogsignal χ an eine Eingangskoeffizient-Multiplizierstufe angelegt und in dieser mit einem Eingangskoeffizienten α multipliziert. In einem Multipliziervorgang erzeugt die Multiplizierstufe 11 ein Analogsignal α·χ, das von einer Addierstufe 12 mit einem positiven Rückkopplungssignal ß*y summiert und als summiertes bzw. Summensignal ζ einem A/D-Wandler 13 eingegeben wird. Letzterer wandelt das summierte Signal ζ in ein Digitalsignal Y.. mit z.B. N Bits um. Das Digitalsignal Y₁ wird als aus dem Eingangs-Analogsignal χ umgesetztes Digitalsignal einer entsprechenden! nicht dargestellten Schaltung sowie einer Verriegelungsschaltung H eingespeist. Letztere hält das Digitalsignal Y^ vom A/D-Wandler 13 während einer Zeitspanne entsprechend mindestens

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einer Umwandlungsoperation des A/D-Wandlers 13» welche einer Periode von einem ersten Befehlsimpuls bis zu einem Zeitpunkt zwischen dem ersten Befehlsimpuls und einem zweiten, nachfolgenden Befehlsimpuls entspricht. Sooft der Wandler 13 zur Aktualisierung des digitalen Ausgangssignals Υ., auf den zweiten Befehlsimpuls anspricht, speichert die Verriegelungsschaltung 14 das aktualisierte digitale Ausgangssignal. Mit anderen Worten: die Verriegelungsschaltung 14 hält das vorher verriegelte digitale Ausgangssignal» nachdem sie das digitale Ausgangssignal vom A/D-Wandler 13 verriegelt, bis der Wandler 13 im nächsten Umwandlungs- oder Umsetzvorgang ein neues Digitalsignal liefert. Das von der Verriegelungsschaltung 14 gehaltene (gespeicherte) digitale Ausgangssignal wird zu einem D/AWandler 15 geleitet und durch diesen in ein Analogsignal y umgewandelt. In Verbindung mit dem Digital/Analog- bzw. D/A-Wandler 15 kann die Verriegelungsschaltung 14 durch eine zwischen dem Wandler 15 und der Addierstufe 12 angeordnete Verzögerungseinrichtung zur Verzögerung des Ausgangssignals y vom D/A-Wandler 15 ersetzt werden. Das Analogsignal y vom D/A-Wandler 15 wird zu einer Rückkopplungskoeffizient-Multiplizierstufe 16 zurückgeführt und in dieser mit einem vorgegebenen Rückkopplungskoeffizienten β (O<B<1) multipliziert. Das multiplizierte Signal wird als positives Rückkopplungssignal ß*y der Addierstufe 12 eingespeist. Die Verriegelungsschaltung 14, der D/A-Wandler 15, die Multiplizierstufe 16 und die Addierstufe 12 bilden gemeinsam eine positive Rüokkopplungsschleife zur Stabilisierung des Ausgangssignals T₁ des A/D-Wandlers 13.

Der A/D-Wandler 13 wandelt somit das durch ζ = oc«x+ß^#y gegebene analoge Eingangssignal in ein entsprechendes Digitalsignal um.

Eine mit ΔΧ bezeichnete minimale Quantisiergenauigkeit

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(Breite des Umwandlungsschritts) des A/D-Wandlers 13 bestimmt sich wie folgt:

ΔΧ = X_ps/2^N

worin X₅₁₅ den vollen Bereich (full scale) des A/D-Wandlers 13 und N die Zahl der Bits des digitalen Ausgangssignals Y., bedeuten. Gemäß Fig. 4 ist der Pegel X. (i = O, 1, 2, 3» ...» 2 ) des digitalen Umwandlungs-Ausgangssignals wie folgt auf den Pegel des Analogsignals ζ bezogen:

X₁ £ ζ < X₁₊₁ = X₁ + ΔΧ

Genauer gesagt: wenn der Pegel des Analogsignals ζ zwischen X₁ und X₁₊₁ liegt, erzeugt der A/D-Wandler 13 ein digitales Umwandlungssignal entsprechend dem Pegel X₁. Die genannte Ausgangsstabilisierschaltung wirkt auf den A/D-Wandler 13 auf die im folgenden beschriebene Weise ein. In der Erläuterung der Arbeitsweise ist vorausgesetzt, daß der Eingangskoeffizient α und der Rückkopplungskoeffizient ß jeweils mit 0,5 gewählt sind.

Gemäß Fig. 4 ändert sich das Analogsignal χ zeitabhängig, und der A/D-Wandler 13 führt eine Umwandlungsoperation mit wesentlich höherer Geschwindigkeit als der Änderungsgeschwindigkeit des analogen Eingangssignals χ durch. Weiterhin sei angenommen, daß der Pegel des analogen Eingangssignals χ zu einem Zeitpunkt t in einem durch X < χ < X₁ umrissenen Bereich liegt und der Pegel des Ausgangssignals des A/D-Wandlers 13 X_Q entspricht. Unter diesen Bedingungen büstimmt sich das dem A/D-Wandler 13 über die Addierstufe eingespeiste Analogsignal ζ zu

ζ = 0,5x + 0,5X₀

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Ein Pegelbereich des Analogsignals ζ bestimmt sich wie folgt:

(0,5X₀ + 0,5X₀) 1 ζ <(0,5X₁ + 0,5X₀) (1)

Durch Umordnung von Formel (1) ergibt sich: X₀ < z< (X₀ + 0,5 ΔΧ) <X₁

Der A/D-Wandler 13 erzeugt somit als Anfangswert ein zu stabilisierendes Digitalsignal X_Q zum Zeitpunkt t_Q, wenn der Pegel des analogen Eingangssignals χ ansteigt und innerhalb des Bereichs X₁ < χ<X^ zu liegen kommt. Zu diesem Zeitpunkt besitzt das Ausgangssignal ζ der Addierstufe einen durch

ζ = 0,5x + 0'5X₀ bestimmten Pegel.

Der Pegel des Ausgangssignals ζ liegt innerhalb des im folgenden angegebenen Bereichs:

(0,5X₁ + 0,5X₀)< ζ < (0,5X₂ + 0,5X₀) Dies entspricht

(X₀ + 0,5 ΔΧ) £ ζ * (X₀ + ΔΧ) = X₁ (2)

Er erhöht sich mithin um die Hälfte der minimalen Quantisiergenauigkeit ΔΧ. Das Signal ζ übersteigt jedoch in keinem Fall den Pegel X1. Infolgedessen hält der A/D-Wandler 13 das digitale Ausgangssignal auf demselben Pegel wie der vorherige Pegel X . Mit anderen Worten: auch wenn das analoge Eingangssignal χ in der Anfangsstufe innerhalb eines Pegelbereichs X ·< χ < Xp ansteigt, wird das umgewandelte digitale Ausgangssignal auf X_Q gehalten.

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Wenn das analoge Eingangssignal χ in den Bereich von X₂ £ x<X₅ eintritt, läßt sich der Pegelbereich des addier ten Ausgangssignals ζ durch folgende Formel ausdrucken:

(X₀ + ΔΣ) f Z-C(I₀ + 1,5 Δ X) (3)

Dies entspricht

X₁ < ζ < (X₁ + 0,5 ΔΧ) < X₂ (4)

Der Pegel des umgewandelten Ausgangssignals des A/D-Wandlers 13 ändert sich auf X₁ (= X_Q + AX). Bei der Pegeländerung geht das positive Rückkopplungssignal ß*y auf 0,5X₁ über, und das addierte Ausgangssignal ζ entspricht

ζ = 0,5x + 0,5X₁

Dies bedeutet, daß sich der Pegelbereich des Signals ζ ausdrücken läßt als

X₁ < (X₁ + 0,5ΔΧ) < z< (X₁ + AX) = X₂ (5)

Das Signal ζ ändert sich somit diskontinuierlich um 0 Wenn sich das analoge Eingangssignal χ erhöht und in den mit X₅ £ χ < X. umrissenen Bereich fällt, ändert sich der Ausgangspegel des A/D-Wandlers 13 auf X₂ (= X₁ + ΔΧ). Nach dieser Änderung ändert sich das Signal ζ wiederum auf die beschriebene Weise diskontinuierlich um 0,5AX. Anschließend ändert sich der Ausgangspegel des A/D-Wandlers 13 mit ansteigendem Pegel des analogen Eingangssignals χ diskret um ΔΧ, so daß sich das addierte Ausgangssignal ζ diskret in Stufen von 0,5AX erhöht. Wenn sich das Signal ζ in einem Bereich ändert, in welchem es keine diskrete Änderung

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zeigt» beträgt die Änderungsgröße des addierten Ausgangssignals ζ die Hälfte der Änderung des analogen Eingangssignals. Wenn daher der Ausgangspegel des A/D-Wandlers X_1-1 ist, liegt der Bereich des Signals ζ innerhalb von X_1-1 £ ζ c T., auch wenn der Pegelbereich des analogen Eingangs signal s χ innerhalb von X_1-1 < x<X. .. liegt, weil in diesem Fall das analoge Eingangssignal x, der Ausgangspegel X_1-1 des A/D-Wandlers und das addierte Ausgangssignal ζ mit ζ = O,5x + 0'5X_1-1 aufeinander bezogen sind. Das Signal ζ kreuzt mithin nicht die Linie V., , und das Ausgangssignal des A/D-Wandlers 13 wird nicht geändert. Infolgedessen wird der Pegel Xj₁ beibehalten.

Wenn das analoge Eingangssignal die (Schwellenwert-)Linie V., von X_1-1 kreuzt, geht der Ausgang des A/D-Wandlers 13 auf X_1-O über, und das addierte Ausgangssignal ζ verringert sich diskontinuierlich um ΔΧ/2. Wenn in diesem Fall das analoge Eingangssignal χ innerhalb von X. ρ < x < X₁ liegt, liegt das addierte Ausgangssignal ζ ebenfalls innerhalb von X_1-O < ζ < X₁ _a » so daß das Ausgangssignal des A/D-Wandlers stabil auf X_1-O bleibt.

In Zusammenfassung läßt sich sagen, daß das an den A/D-Wandler 13 angelegte addierte Ausgangssignal ζ eine kontinuierliche Änderung mit der Hälfte der Größe einer Änderung des analogen Eingangssignals χ erfährt und außerdem eine diskontinuierliche Änderung von 0,5ΔΧ zeigt, sooft das addierte Ausgangssignal ζ den durch den Schwellenwertpegel, der am A/D-Wandler eingestellt ist, bestimmten Pegel kreuzt bzw. schneidet. Wenn sich das analoge Eingangssignal χ erhöht, erfolgt außerdem die diskontinuierliche Änderung des analogen Eingangssignals in ansteigender Richtung. Bei einem Abfall des Signals χ erfolgt die diskontinuierliche Änderung andererseits in absteigender Richtung. Entsprechend dem ana-

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logen Eingangssignal, das sich um - ΔΧ in "bezug auf den Schwellenwertpegel X_± (i = 0, 1, 2, ..., 2^N) des A/D-Wandlers 13 ändert, ändert sich somit das addierte Ausgangssignal ζ um - ZiX/2 in bezug auf den Mittelwert jedes Schwellenwertpegels V_th, d.h. (X_1-1 + X.j^/2, so daß das Signal ζ die Schwellenwertlinie V,, nicht schneidet. Infolgedessen ist das durch die Analog/Digital-Umwandlungsoperation des addierten Ausgangssignals ζ durch den A/D-Wandler 13 erhaltene Digitalsignal stabil. Wenn sich das Eingangssignal unter Überschreitung von - ΔΧ ändert, kreuzt das Signal ζ die Linie V., , wobei sich das digitale Ausgangssignal um einen Schritt ändert und das Signal ζ durch die positive Rückkopplung diskontinuierlich um ΛΧ/2 geändert wird. Infolgedessen besitzt der A/D-Wandler 13 einen Nichtansprechbereich von 0,5^X (in Abhängigkeit vom Befehlsimpuls liefert er ein Digitalsignal, welches demjenigen in der vorhergehenden Umwandlungsoperation gleich ist). Wenn sich somit das analoge Eingangssignal χ in kleinen Schritten gegenüber dem am A/D-Wandler eingestellten Schwellenwertpegel X. ändert, kommt es im Gegensatz zur bisherigen Konstruktion nie vor, daß das niedrigstwertige Bit des Ausgangssignals des A/D-Wandlers 13 invertiert oder geändert und damit grobkörniges Rauschen im digitalen Ausgangssignal erzeugt wird. Infolgedessen wird das digitale Ausgangssignal X₁ mit geringfügiger Änderung oder Variation des niedrigstwertigen Bits gemäß Fig.4 erhalten (vgl. die Darstellung von Fig. 4 mit derjenigen nach Fig. 2). Das addierte Ausgangssignal ζ entspricht stets dem analogen Eingangssignal x. Es ist somit ersichtlich, daß das Ausgangssignal Y₁ des A/D-Wandlers 13 dem analogen Eingangssignal χ entspricht. Bezüglich des Signalpegels kann das Ausgangssignal Y₁ als dem Pegel des Ausgangssignals y des D/A-Wandlers 15 gleich angesehen werden. Das Signal Y₁ ist somit in Fig. 4 dem Signal χ entsprechend dargestellt. Dasselbe gilt auch für die weiteren Figuren. Das Signal ζ ist als Mittelwert aus

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dem Signal χ und dem Signal Y.. ausgedrückt.

Gemäß der Darstellung von Fig. 4 liegen das analoge Eingangssignal χ und das Ausgangssignal Y. des A/D-Wandlers 13 in der Anfangszeit bzw. -phase t dicht beieinander. Selbst wenn das Eingangssignal χ und das digitale Ausgangssignal Y in der Anfangsphase t um etwa 10 Quantisierschritte beträchtlich voneinander getrennt sind, ist die erfindungsgemäße Wandlervorrichtung jedoch immer noch in der Lage, das Ausgangssignal zu stabilisieren. Wenn gemäß Pig. 5 Befehlsimpulse an den A/D-Wandler 13 zur Ansteuerung desselben angelegt werden, besitzt das addierte Ausgangssignal z, wie durch die gestrichelte Linie dargestellt, einen praktisch gemittelten Pegel gegenüber dem Pegel des analogen Eingangssignals χ und dem Ausgangssignal y des D/A-Wandlers 15. Aus diesem Grund wird der Ausgangspegel des A/D-Wandlers 13 in großen Schritten erhöht. Unabhängig von dieser großen schrittweisen Erhöhung des Ausgangspegels des A/D-Wandlers 13 erreicht der Pegel seines Ausgangssignals nicht den Pegel des analogen Eingangssignals χ (vgl. Befehlsimpuls 1). Wenn die Befehlsimpulse nacheinander an den A/D-Wandler 13 angelegt werden, erhöht sich dessen Ausgangspegel Y.. schrittweise, bis schließlich, z.B. am Befehlsimpuls 3» der Ausgangspegel des A/D-Wandlers 13 auf einen stabilisierten Punkt entsprechend dem analogen Eingangssignal χ übergeht. Wenn somit der Pegel des Signals χ und der Ausgangspegel Y₁ des A/D-Wandlers 13 in der Anfangsphase erheblich voneinander verschieden sind, kann durch diese konvergierende Wirkung ein stabiles digitales Ausgangssignal sichergestellt werden. Auch wenn das analoge Eingangssignal, wie in Pig. 5 in strichpunktierter Linie eingezeichnet, das analoge Eingangssignal x. darstellt, ist dieselbe Konvergenzwirkung zu erwarten. Die Konvergenzgröße hängt vom Pegelunterschied zwischen den Signalen χ und Y₁ in der Anfangsphase ab. Wenn beispielsweise ß = 0,5 gilt, bewirkt eine viermalige Umwand-

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lungsoperation die Konvergenz für etwa zehn Quantisierschritte des Pegelunterschieds. Etwa acht Umwandlungsoperationen ergeben die Konvergenz für 256 Quantisierschritte des Pegelunterschieds.

Die Figuren 6 und 7 veranschaulichen graphisch die Änderungen der Ansprechcharakteristik des A/D-Wandlersystems bei einer Änderung des Eingangskoeffizienten α und des Rückkopplungskoeffizienten ß. In Fig. 6 ist das analoge Eingangssignal χ in Dreieckswellenform eingezeichnet. Dabei bedeutet z_ ein Ausgangssignal der Addierstufe 12, wenn

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ß = 0,5 gilt, z, steht für ein Ausgangssignal der Addierstufe 12 im Falle von ß = 0,2, und y bedeutet ein Ausgangssignal des D/A-Wandlers 15 für den Fall ß = 0,5. Weiterhin steht y, für ein Ausgangssignal des D/A-¥andlers 15» wenn ß = 0,2 gilt. In diesem Fall gilt α = 1-ß. Gemäß Fig. 7 ist das Signal χ ein stufenförmiges analoges Eingangssignal, wobei ζ , ζ-., y und y, eine ähnliche Bedeutung besitzen wie in Fig. 6. Da gemäß den Fig. 6 und 7 der Rückkopplungskoeffizient ß kleiner ist, folgt der Ausgangspegel des A/D-Wandlers 13 einwandfrei einer Änderung des analogen Eingangssignals x, wobei die Konvergenzgröße (converging rate) des Ausgangspegels hoch und die Verzerrung der Wellenform des Ausgangssignals des A/D-Wandlers gleichfalls klein ist. Mit anderen Worten: die Anstiegscharakteristik des A/D-Wandlers 13 ist gut.

Wenn das analoge Eingangssignal χ in einer Richtung einen im A/D-Wandler 13 eingestellten Schwellenwertpegel, z.B. Xjt, kreuzt oder schneidet, und bei der Rückkehr auf den ursprünglichen Pegel diesen Schwellenwertpegel erneut in der entgegengesetzten Richtung kreuzt, beträgt die tote Zone des A/D-Wandlers 13 ß ΔΧ, und die Größe der toten Zone der A/D-Wandlervorrichtung entspricht (β/α)·ΛΧ. Bis zum Überschreiten des nächsten Schwellenwertpegels durch das analoge

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Eingangssignal χ entspricht die tote Zone der A/D-Wandlervorrichtung {(ΐ-β)/α3· ΔΧ. Bei einem Rückkopplungskoeffizienten ß von 0,5 ist die Breite der toten Zone der A/D-Wandlervorrichtung an der einen Seite dem Bereich an der anderen Seite des einen Schwellenwertpegels gleich. Die Breite der toten Zone an jeder Seite beträgt (0,5/a)· ΔΧ.

Das Beispiel gemäß Fig. 4 wurcts- vorstehend unter der Voraussetzung beschrieben, daß α = ß = 0,5 entspricht. Der Eingangskoeffizient α kann eine beliebige Größe besitzen, da er ein Umwandlungskoeffizient zur Bestimmung der Verstärkung (gain) zwischen Eingang und Ausgang des A/D-Wandlers ist. Wenn jedoch α und ß mit der gegenseitigen Beziehung α s= 1-ß gewählt werden, kann die Verstärkung zwischen Eingang und Ausgang der A/D-Wandlervorrichtung derjenigen des einzigen A/D-Wandlers 13 angeglichen werden.

Wie vorstehend beschrieben, kann mit der Erfindung die tote Zone des A/D-Wandlers für eine sehr kleine Änderung des analogen Eingangssignals bestimmt werden. Selbst wenn das analoge Eingangssignal aufgrund des überlappten bzw. überlagerten Störsignals sehr kleine Pegeländerungen erfährt, ist aus diesem Grund im Ausgangssignal des A/D-Wandlers kein grobkörniges Rauschen enthalten. Weiterhin kann die positive Rtickkopplungsschleife einfach konstruiert sein, so daß sich die erfindungsgemäße A/D-Wandlervorrichtung einfach realisieren läßt.

Bei der in Pig. 8 dargestellten zweiten Ausführungsform der Erfindung werden mehrere analoge Eingangssignale im Zeitmultiplexbetrieb nacheinander durch einen einzigen A/D-Wandler in Digitalsignale umgesetzt. Gemäß Pig. 8 werden analoge Eingangssignale X₁, X₂» ...» X_n aufeinanderfolgend bzw. selektiv über einen Multiplexer 17 der Eingangskoeffizient-Multiplizierstufe 11 eingegeben. Das Ausgangssignal

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der Multiplizierstufe 11 gelangt über eine Addierstufe 12 zu einem A/D-Wandler 13» in welchem das Signal einer Analog/-Digital-Umwandlung unterworfen wird. Dieses umgewandelte Digitalsignal Y. wird in die Speicherplätze eines Speichers 18 geladen, dessen Adressen den Eingangssignalen X₁, x₂> ..., X_n entsprechen. Eine Zeit- bzw. Taktsteuerschaltung koppelt den Multiplexer 17 mit dem Speicher 18 bei Einschreib- und Lesebetrieb. Wenn eine Steuerschaltung 19 den Betrieb des Multiplexers z.B. für das analoge Eingangssignal X₁ anweist, wird das dem Signal X₁ in der vorhergehenden Umwandlungsoperation entsprechende Ausgangssignal des A/D-Wandlers aus der betreffenden Adresse des Speichers 18 ausgelesen und dem D/A-Wandler 15 eingegeben. Das Ausgangssignal des D/A-Wandlers 15 wird in der Rückkopplungskoeffizient-Multiplizierstufe 16 mit dem Koeffizienten ß multipliziert. Das multiplizierte Signal wird der Addierstufe 12 eingespeist, in welcher es zum Ausgangssignal α·χ der Eingangskoeffizient-Multiplizierstufe entsprechend dem Eingangssignal X₁ addiert wird. Das Ausgangssignal ζ wird sodann durch den A/D-Wandler 13 einer Analog/Digital-Umwandlung oder -Umsetzung unterworfen. Diese Operationen sind genau dieselben wie bei der vorher beschriebenen Ausführungsform gemäß Fig. 3. Die Verarbeitungsoperationen der Eingangssignale Xp» ...» X_n sind dieselben wie im Fall des Eingangssignals X₁.

Bei den Ausführungsformen nach Fig. 3 und 8 wird das Ausgangssignal vom A/D-Wandler 13 gespeichert, und die gespeicherten Daten werden nach einer Umwandlungsoperationsperiode des A/D-Wandlers 13 ausgelesen und für die nächste A/D-Umwandlung benutzt. Bei der dritten Ausführungsform gemäß Fig. 9 wird das Ausgangssignal des A/D-Wandlers 13 durch den D/A-Wandler 15 unmittelbar einer Digital/Analog-Umwandlung unterworfen. Das Ausgangssignal y des D/A-Wandlers 15 wird durch eine Verzogerungsschaltung 20 um minde-

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stens eine Umwandlungsoperationsperiode des A/D-Wandlers verzögert. Das verzögerte Signal wird über eine Rüekkopplungskoeffizient-Multiplizierstufe 16 einer Addierstufe 12 eingegeben.

Fig. 10 ist ein Blockschaltbild einer Pegelanpaßeinheit» auf welche sich die Erfindung bezieht. Beispielsweise wird ein kodiertes bzw. verschlüsseltes Audiosignal 25 in einer digitalen Multiplizierstufe 24 mit einem digitalen Steuersignal 27 mit einer vorgegebenen Zahl von Bits multipliziert. Das multiplizierte Signal wird als Pegelanpaß-Digitalaudiosignal 26 benutzt. Das Digitalsignal 27 der erfindungsgemäßen A/D-Wandlervorrichtung mit einer Gleichstromquelle 22, einem Spannungsteilerwiderstand 23» einem A/D-Wandler 13 und einer Ausgangsstabilisierschaltung 21 wird als digitales Ausgangssignal entsprechend einer durch den Spannungsteilerwiderstand 23 geteilten analogen Spannung abgegeben und in der Digitalmultiplizierstufe 24 mit dem digitalen Eingangssignal 25 multipliziert. Es sei angenommen» daß das digitale Eingangssignal 25 aus 12 bis 16 Bits zusammengesetzt ist. Bei der Durchführung der Multiplikation in der Multiplizierstufe 24, die eine vorgegebene Zahl signifikanter Ziffern oder Stellen enthält, benötigt das Steuersignal 27 ebenfalls 12 bis 16 Bits. Wenn das Steuersignal instabil ist, besteht die Gefahr dafür, daß die durch die verschiedenen unteren Bits des Eingangssignal 25 bestimmte Information verlorengeht. Wenn das digitale Ausgangssignal 27 der erfindungsgemäßen Wandlervorrichtung als Steuersignal der Multiplizierstufe 24 eingegeben wird, ist es möglich» die Pegeleinstellung bzw. -anpassung des digitalen Eingangssignals 25 unter Beibehaltung der vorgegebenen Zahl signifikanter Ziffern bzw. Stellen durchzuführen, auch wenn etwa 8 Bits für das Steuersignal 27 benutzt werden. Der Grund hierfür besteht darin, daß das Steuersignal 27 auch dann stabil ist, wenn in ihm eine Störsignalkomponente auf-

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grund von Instabilität der Stromquelle 22 und des Widerstands 23 enthalten ist.

Wie erwähnt, kann mit der Ausführungsform gemäß Pig. 3 ein stabiles digitales Ausgangssignal unabhängig vom Vorhandensein einer kleinen Abweichung des analogen Eingangssignals χ oder eines überlagerten Störsignals gewährleistet werden. Diese Ausführungsform ist jedoch mit zwei Nachteilen behaftet. Wenn mämlich erstens das analoge Eingangssignal χ eine stufenförmige Wellenform besitzt, wird das Ansprechen der A/D-Wandlervorrichtung in der Nähe bzw. im Bereich des Stufenabschnitts der Wellenform verzögert. Wenn andererseits - wie erwähnt - das analoge Eingangssignal χ beispielsweise eine Dreieckswellenform besitzt, wird die Wellenform des digitalen Ausgangssignals gegenüber derjenigen des analogen Eingangssignals verzerrt. Diese beiden Mängel lassen sich durch eine noch zu beschreibende Ausführungsform der Erfindung vermeiden.

Die folgende Beschreibung bezieht sich auf eine Analyse der Ansprechverzögerung der A/D-Wandlervorrichtung gemäß Fig.3 auf ein stufenförmiges analoges Eingangssignal χ unter der Voraussetzung, daß der Eingangskoeffizient α und der Rückkopplungskoeffizient ß jeweils 0,5 betragen. In der graphischen Darstellung von Fig. 11 sind auf der Ordinate die Quantisierschrittzahl QN und auf der Abszisse die Zeit T aufgetragen. Die Größen χ, ζ und Y₁ sind dieselben wie in Fig. 3. Zur Vereinfachung der Erläuterung sei angenommen» daß das Ausgangssignal Y₁ des A/D-Wandlers 13 zum Zeitpunkt des Befehlsimpulses 1 ansteigt. Wenn der A/D-Wandler 13 in Abhängigkeit vom Befehlsimpuls 1 arbeitet, liefert er ein Ausgangssignal mit dem Pegel Y₁. Zu einem Anfangszeitpunkt t_Q besitzt das addierte Ausgangssignal ζ eine etwa mittlere Größe des analogen Eingangssignals χ (Schritt 100,5) und des Ausgangssignals y des D/A-Wandlers 15» so daß das Si-

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gnalY.. bis zum Schritt 50 ansteigt. Das Signal Y₁ erreicht jedoch nicht den Pegel entsprechend dem Signal x. Mit anderen Worten: das Ansprechen der A/D-Wandlervorrichtung wird in bezug auf das Eingangssignal χ verzögert. Bei Anlegung aufeinanderfolgender Befehlsimpulse ändert sich der Ausgangspegel des A/D-Wandlers 13 fortlaufend in der Reihenfolge der Schritte (QN) 75» 87» 93» ... . Schließlich, d.h. wenn z.B. der Befehlsimpuls 7 angelegt wird, steigt der Signalpegel Y₁ auf QN = 99 an, um auf einen stabilen Punkt (QN =99) abzuflachen bzw. zu konvergieren. In diesem Beispiel» in welchem das analoge Eingangssignal χ 100 Quantisierschritten entspricht, konvergiert der Signalpegel Y₁ erst dann auf x, wenn die A/D-Umwandlungsoperationen siebenmal wiederholt worden sind. Wenn der Schritt bzw. Pegel des Signals χ 256 Quantisierschritten entspricht, müssen die A/D-Umwandlungsoperationen achtmal wiederholt werden, bis der Signalpegel Y₁ auf χ konvergiert.

Im folgenden soll die Wellenformverzerrung anhand von Pig. 12A untersucht werden. In Pig. 12A sind auf der Ordinate die Quantisierschritte (ohne zugeordnete Ziffern) und auf der Abszisse die Zeit aufgetragen. Die Größen χ, ζ und Y₁ sind dieselben wie in Pig. 11. Der A/D-Wandler 13 besitzt bei der A/D-Umwandlung eine Hysterese-Charakteristik, weil er eine Analog/Digital-Umwandlung des Mittelwerts des addierten Ausgangssignals ζ oder des analogen Eingangssignals χ und des Ausgangssignals y des D/A-Wandlers bewirkt. Aus diesem Grund erfährt die Wellenform Y₁ eine Verzerrung. Gemäß Fig. 12A wird die Hysterese-Charakteristik durch die unterschiedlichen A/D-Umwandlungsoperationen für Erhöhung und Verkleinerung von χ hervorgerufen. Pig.12C veranschaulicht eine Wellenform der Verzerrungskomponente von Y₁, und Pig. 12B veranschaulicht eine Wellenform für den Pail, daß der Verzerrungskomponente gemäß Pig. 12C ein Quantisierstörsignal überlagert ist.

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Die Ansprechverzögerung und die Wellenformverzerrung können mit der vierten Ausführungsform gemäß Fig. 13 verbessert werden. Vor der Beschreibung von Fig. 13 sollen die beiden Signalflußdiagramme gemäß Fig. 14A und 14B erläutert werden. In diesen Figuren sind mit einem ausgefüllten Punkt bzw. einem offenen Punkt Knotenpunkte (nodes) bezeichnet, wobei die den Knotenpunkten zugeordneten Ziffern Knotenpunktgrössen angeben. Ein zwischen benachbarten Knotenpunkten liegendes Liniensegment mit einem Pfeil gibt eine Verzweigung an. Eine der Verzweigung zugeordnete Ziffer bezeichnet deren Übertragungsfunktion. Es sei nun angenommen, daß bei der Ausführungsform gemäß Fig. 13 gilt α = ß = 0,5» und daß im A/D-Wandler 13 keine Quantisierung erfolgt. In diesem Fall bildet die Schaltung gemäß Fig. 3 ein Rekursiv-Filter gemäß Fig. 14A. Dabei beträgt die Übertragungsfunktion zwischen Eingangsklemme von χ und Addierstufe 12 0,5. Die Übertragungsfunktion zwischen Addierstufe 12 und D/A-Wandler entspricht 1. Z~ steht für einen Verzögerungs-Operator, um das Signal ζ um eine Abtastperiode zu verzögern. Das verzögerte Signal wird zur Addierstufe 12 mit der Übertragungsfunktion 0,5 zurückgeführt. Hierbei gilt Z = exp(j27^f), worin f eine Abtastfrequenz bedeutet. Die Übertragungsfunktion [H(z)J der Schaltung gemäß Fig. 14A läßt sich somit wie folgt ausdrücken:

H(z) = 0,5/(1 - 0,5Z~¹)

Wenn das Signalflußdiagramm gemäß Fig. 14B konstruiert wird, besitzt die Schaltung gemäß Fig. 14B die gegenüber Fig. 14A umgekehrte oder reziproke Übertragungsfunktion G(z) = (1-O,5Z~ )/0,5. Wenn die Schaltungen gemäß Fig.14A und 14B in Reihe geschaltet sind, entspricht die Übertragungsfunktion der Reihenschaltung H(z)*G(z) = 1. Die erwähnte Ansprechverzögerung und die Verzerrung der Ausgangswellenform kann somit verbessert werden.

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Fig. 13 veranschaulicht eine Ausführungsform der Erfindung, auf welche die Signalflußdiagramme gemäß Fig. 14A und Fig. HB anwendbar sind. Fig. 15 ist ein Flußdiagramm eines Signals in der Schaltung gemäß Fig. 13. In Fig. 15 "bezeichnet die ausgezogene Linie den Fluß eines Analogsignals, während die gestrichelte Linie den Fluß eines Digitalsignals bezeichnet. Die den Pfeilen einer Verzweigung zugeordneten Ziffern geben die Übertragungsfunktion der betreffenden Verzweigung an. Der Buchstabe Q steht für eine Quantisieroperation oder die A/D-Umwandlung, während mit Q~ ein invertierter Quantisier-Operator bzw. die D/A-Umwandlung bezeichnet ist. Z~ steht für einen Verzögerungsoperator einer Abtastperiode des Ausgangs Y.., wie in Verbindung mit Fig. 14A und 14-B beschrieben. Z entspricht exp(j2'JTf), worin f eine Abtastfrequenz bedeutet. Wenn keine Quantisieroperation durchgeführt wird, d.h. Q = Q = 1» ist das Flußdiagramm gemäß Fig. 15 der Kaskadenschaltung oder -verbindung der Schaltungen gemäß Fig. 14A und 14B mit für beide Schaltungen gemeinsam benutztem Faktor Z~ äquivalent, und die Übertragungsfunktion der Schaltung gemäß Fig. 15 entspricht 1. Tatsächlich gilt jedoch Q Φ 1 und Q~ Φ 1 (d.h. die Übertragungsfunktion entspricht nicht 1), so daß die Übertragungsfunktion gemäß Fig. 15 nicht 1 ist und somit ein Fehler erzeugt wird.

In Fig. 13 ist die Anordnung aus der Eingangskoeffizient-Multiplizierstufe 11, der Addierstufe 12, dem A/D-Wandler 13» der Verriegelungsschaltung 14» dem D/A-VTandler 15 und der Rückkopplungskoeffizient-Multiplizierstufe 16 dieselbe wie in Fig. 3. Eine nähere Erläuterung dieser Anordnung erübrigt sich daher. In diesem Ausführungsbeispiel sind der Eingangskoeffizient α der Multiplizierstufe 11 und der Rückkopplungskoeffizient ß der Multiplizierstufe 16 mit O»5 gewählt. Die Ausführungsform gemäß Fig. 13 verwendet weiterhin eine Addierstufe 31 und eine Koeffizient-Multi-

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OC

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plizierstufe 30. Letztere erzeugt ein. Ausgangssignal» welches das Produkt aus dem Ausgangssignal der Verriegelungsschaltung 14 und dem Koeffizienten 0,5 ist. Die Addierstufe 31 addiert das Aus gangs signal Y.. des A/D-Wandlers 13 und das Ausgangssignal von der Multiplizierstufe 30 zur Erzeugung eines Digitalsignals Yp.

Fig. 16 veranschaulicht die Ansprechcharakteristik für den Fall» daß das analoge Eingangssignal χ gemäß Fig. 11 mittels der A/D-Wandlervorrichtung gemäß Fig. 13 einer Analog/— Digital-Umwandlung unterworfen wird. Gemäß Fig. 16 steigt das Ausgangssignal Yp bei einem ersten Befehlsimpuls 1 entsprechend dem Anstieg des Signals χ scharf an. Während einer Zeitspanne zwischen den Befehlsimpulsen 1 bis 8 ist eine Schwingung der Größe eines Quantisierschritts im Ausgangssignal Y₂ zu beobachten. Die Schwingung wird - wie erwähnt durch den Quantisierfehler bewirkt, wenn nämlich Q 4- 1 und Q Φ 1 ist. Es hat sich gezeigt, daß mit der in Fig. 13 dargestellten Konstruktion der A/D-Wandlervorrichtung das Ansprechen auf sich stufenweise ändernde analoge Eingangssignale erheblich verbessert wird. Das Ausgangssignal Y, gemäß Fig. 16 wird später noch näher erläutert werden.

Die folgende Beschreibung der Fig. 17A und 17B bezieht sich auf eine Auswertung des Ansprechverhaltens der Vorrichtung gemäß Fig. 13 auf das analoge Eingangssignal χ, nämlich auf eine Dreieckswelle χ mit derselben Wellenform wie in Fig. 12A. Dabei stehen Y₁ für ein Ausgangssignal des A/D-Wandlers 13 gemäß Fig. 13 und Y₂ für ein. Ausgangs signal der Addierstufe 31 gemäß Fig. 13. Das Signal Y, wird noch näher beschrieben werden. Wenn sich das Signal χ in ansteigender Richtung ändert, zeigt das Ausgangssignal Y₂ zum Zeitpunkt des Befehlsimpulses 5 eine richtige Größe. Zum Zeitpunkt des nächsten Befehlsimpulses 6 besitzt das Ausgangssignal Y₂ eine um einen Quantisierschritt kleinere

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Größe als die richtige Größe. Wenn sich andererseits das Signal χ in anfallender Richtung ändert, verringert sich das Signal Y₂ zum Zeitpunkt des Befehlsimpulses 24 um zwei Quantisierschritte» während es sich zum Zeitpunkt des nächsten Befehlsimpulses 25 um einen Quantisierschritt erhöht. Die Größe des Signals Y₂ zum Zeitpunkt des Befehlsimpulses 25 entspricht der richtigen Größe. Vie aus Fig. 17A hervorgeht, zeigt das Signal Y₂ ein korrekteres Ansprechen auf das analoge Eingangssignal als das Signal Y₁.

Pig. 18A ist ein Blockschaltbild einer fünften Ausführungsform der Erfindung. Fig. 18B ist ein Signalflußdiagramm für ein Signal in der Vorrichtung gemäß Pig. 18A. Zusätzlich zu den Schaltungsbauteilen gemäß Fig. 13 enthält die Vorrichtung gemäß Fig. 18A eine Ausgangskompensierschaltung 32 und eine Addierstufe 33. Die Ausgangskompensierschaltung 32 nimmt das Ausgangssignal Y₁ vom A/D-Wandler 13 und das Ausgangssignal Y..Z von der Verriegelungsschaltung 14 ab und liefert auf einer Leitung 34 ein Kompensiersignal. Die Addierstufe 33 addiert das Kompensiersignal bzw. -bit 34 zum Ausgangssignal Y₂ der Addierstufe 31 zwecks Erzeugung eines digitalen Ausgangssignals Y^ als Ausgangssignal der A/D-Wandlervorrichtung. Mit der Ausführungsform gemäß Fig.18A wird der Fehler des Ausgangssignals Y₂ gemäß Fig. 17A verbessert, d.h. eine Schwankung oder Schwingung des Quantisierschritt s, bei welcher das Signal Y₂ beim Befehlsimpuls 5 die richtige Größe besitzt, während sich seine Größe am Befehlsimpuls 6 um einen Quantisierschritt verringert, beim Befehlsimpuls 24 um zwei Quantisierschritte abfällt und dann wieder um einen Quantisierschritt ansteigt und wiederum die richtige Größe zeigt. Die genannten Nachteile lassen sich dadurch vermeiden, daß in der Addierstufe 33 eine Größe, d.h. ein Bit, entsprechend einem Quantisierschritt zum Ausgangssignal Y₂ hinzuaddiert wird.

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Ein Beispiel für eine Kompensierschaltung ist in Pig. 19 dargestellt, bei welcher ein Komparator 38 das Ausgangssignal Y, des A/D-Wandlers 13 und das Ausgangssignal (Y₁Z" ) empfängt, welches dem um mindestens eine Umwandlungsoperation des A/D-Wandlers 13 verzögerten AusgangssignalsY.. entspricht. Wenn (Y₁ - Y₁Z" ) > 0 gilt, d.h. wenn das Signal χ ansteigt, liefert der Komparator 38 auf einer Leitung "POSITIV" eine "1". Wenn Y₁ - Y₁Z"¹ = O gilt, d.h. wenn das Signal χ unverändert bleibt, liefert der Komparator auf einer Leitung "NULL" eine "1". Im Fall von (Y₁ - Y₁Z"¹) < O liefert er auf einer Leitung "NEGATIV" eine "1". Ein Kennzeichenregister 39 wird an der Stell- bzw. Setzklemme S mit dem POSITIV-Signal und an der Rtickstellklemme R mit einem NEGATIV-Signal gespeist. Im gesetzten Zustand ist das Ausgangssignal E an der Q-KLemme eine "1". Bei der Rückstellung ist das Ausgangssignal P eine'"O". An ein UND-Glied 40 werden das Ausgangssignal P und das NULL-Ausgangssignal vom Komparator 38 angelegt. Einem ODER-Glied 41 werden das Ausgangssignal vom UND-Glied 40 und das NEGATIV-Ausgangssignal vom Komparator 38 eingegeben. Das Ausgangssignal W des ODER-Glieds 41 wird einer Addierschaltung 33 zugeführt. Die vorstehend beschriebenen Operationen sind nachstehend tabellarisch zusammengefaßt.

Bedingung/ POSIT. NULL NEGAT. P W Zustand

Y₁ > Y₁Z ¹	1	O	O	1	O
Y₁ = Y₁Z"¹	O	1	O	Q	W=Q
Y₁^ Y₁Z"¹	O	O	1	O	1

In der obigen Wahrheits- bzw. Punktionstabeile stellt Q eine Größe dar, die vom Kennzeichenregister 39 gehalten bzw. gespeichert wird, bevor sich der Ausgangszustand des Komparators

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38 ändert. Das Ausgangssignal W läßt sich wie folgt ausdrücken :

W = (NEGAT. + NULL χ F) χ POSIT.

Wie aus obiger Funktionstabelle hervorgeht» tritt niemals der Fall ein, daß zwei oder mehr Positionen POSITIV, NULL und NEGATIV gleichzeitig "1" sind. Das Ausgangssignal W bestimmt sich somit zu

¥ = NEGAT. + NULL χ F.

Wenn, genauer gesagt, das Analogsignal χ gemäß Fig. 17A ansteigt (d.h. das Ausgangssignal des Komparators 38 POSITIV ist), addiert die Addierstufe 33 die Größe "O" zum Ausgangssignal Y2 · Wenn das Signal χ abfällt (d.h. das Ausgangssignal des Komparators 38 NEGATIV ist), addiert die Addierstufe die Größe "1" zum Ausgangssignal Yp. Wenn das Ausgangssignal des Komparators 38 NULL ist und vor dem Übergang auf den NULL-Zustand POSITIV war, wird zum Ausgangssignal Yp die Größe "1" hinzuaddiert. Wenn dieses Signal unter denselben Bedingungen (vorher) NEGATIV war, wird zum Signal Yp die Größe "0" hinzuaddiert. Gemäß den Fig. 16 und 17A ergibt sich somit das Ausgangssignal Y, der Addierstufe 33 auf die durch die strichpunktierte Linie angedeutete Weise. Wenn das analoge Eingangssignal χ ein Dreieckswellensignal ist, entstehen Quantisier-Störsignal und Verzerrung, wie in Fig. 17B mit Y~ - χ angedeutet, wobei ein mit E bezeichneter Abschnitt einen Fehler enthält. Es ist jedoch darauf hinzuweisen, daß im Vergleich zur Ausführungsform gemäß Fig. 3, wie durch Y^ - χ in Fig. 17B angedeutet, die Verzerrung erheblich verringert wird.

Fig. 20 ist ein Fließdiagramm zur Veranschaulichung der Arbeitsweise der Kompensierschaltung 32. Bei "START" beginnt

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gemäß i"ig. 20 die A/D-Wandl error richtung (Fig. 18A) zu arbeiten. Eine linie 43 zeigt, daß das Ausgangssignal Y, der Addierstufe 33 als Signal Yq erzeugt wird. Eine Linie 44 zeigt, daß das Ausgangssignal Y^ der Addierstufe 33 als Summe aus "1" und dem Signal Yp erzeugt wird.

Bei den Ausführungsformen gemäß Fig. 15 und 18B wird der Verzögerungs-Operator Z~ gemäß beiden Figuren 14A und 14B gemeinsam benutzt. Wahlweise können beispielsweise ein Speicher und eine Übertragungsschaltung zwischen die Schaltungen entsprechend den Fig. 14A und 14B eingeschaltet werden. Der volle Maßstab bzw. Bereich Xj₁₃ des A/D-Wandlers, d.h. der höchstzulässige Eingangspegel, die Zahl N der Umwandlungsbits und der Umwandlungskode können nach Bedarf entsprechend gewählt werden. Der Eingangskoeffizient α bestimmt einen Umwandlungskoeffizienten zwischen dem analogen Eingangssignal χ und dem digital umgesetzten Ausgangssignal, so daß er gemäß den Figuren 3» 8 und 9 entsprechend bzw. zweckmäßig eingestellt werden kann. Der Rückkopplungskoeffizient ß bestimmt die Breite der toten Zone des A/D-Wandlers 13» und er verändert außerdem das Ansprechen auf das digitale Eingangssignal x. Falls das Ansprechverhalten als wichtig angesehen wird, wird der Koeffizient ß auf 0,1 eingestellt. Zur Behebung eines Störsignalproblems wird dieser Koeffizient auf einen hohen Wert, z.B. 0,7 eingestellt. Ersichtlicherweise kann eine Abtast/-Halteschaltung an der Eingangsstufe des A/D-Wandlers 13 vorgesehen sein.

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Claims

Henkel, Kern, Feiler & Hänzel Patentanwälte

3Ü2623Q

Möhlstraße 37 D-8000 München 80

TOKYO SHIBAURA DENKI KABUSHIKI KAISHA, _ . _nRQ,_Q!„_n(!, _Q7

Kawasaki, Japan _Tei_ex:0529so2hnkld

Telegramme: ellipsoid

KM-55P283-3 10. Juli 1980

PATENTANSPRÜCHE

vjU Analog/Digital- bzw. A/D-Wandlerschaltung mit Ausgangsstabilisierschaltung, gekennzeichnet durch eine Addierstufe (12) zum Summieren eines analogen Eingangssignals (x) und eines positiven Rückkopplungssignals (ß*y), durch einen Analog/-Digital- bzw. A/D-Wandler (13) zum Umwandlung des Ausgangssignals von der Addierstufe in ein Digitalsignal, durch eine Digital/Analog- bzw. D/A-Wandlereinheit (14» 15) zur Lieferung eines analogen Rückkopplungssignals (y) entsprechend dem Ausgangssignal des A/D-Wandlers nach mindestens einer Umwandlungsoperations-Periode desselben, wobei die D/A-Wandlereinheit einen D/A-Wandler (15) und eine Signalverzögerungseinrichtung (14) aufweist, und durch eine Rückkopplungskoeffizient-Multiplizierstufe (16) zur Lieferung des positiven Rückkopplungssignals (ß*y) durch Multiplizieren eines vorgegebenen Rückkopplungskoeffizienten (ß) mit dem analogen Rückkopplungssignal (y).
2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die

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Signalverzögerungseinrichtung das Ausgangssignal vom A/D-Wandler (13) verzögert und das verzögerte Signal an den D/A-Wandler (15) anlegt oder ein Analogsignal verzögert, das durch Umwandlung des Ausgangssignals vom A/D-Wandler durch den D/A-Wandler erhalten wurde.
3. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet» daß der vorgegebene Rtickkopplungskoeffizient (ß) in der Rückkopplungskoeffizient-Multiplizierstufe (16) kleiner ist als 1.
4. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß eine Eingangskoeffizient-Multiplizierstufe (11) vorgesehen ist, die ein erstes analoges Eingangssignal (x) mit einem vorgegebenen Eingangskoeffizienten (α) multipliziert und das erste analoge Eingangssignal als zweites, der Addierstufe (12) zuzuführendes analoges Eingangssignal (α·χ) liefert, und daß die Summe aus dem Eingangskoeffizienten (α) und dem vorgegebenen Rückkopplungskoeffizienten (ß) 1 ist.
5. Vorrichtung nach Anspruch 1, gekennzeichnet durch einen Multiplexer (17) zur Anlegung eines aus einer Anzahl von Analogsignalen (x^, ..., X_n) ausgewählten Signals als analoges Eingangssignal (x) an die Addierstufe (12), durch einen eine Anzahl von entsprechend den Ausgangssignalen vom Multiplexer bestimmten Adressen aufweisenden Speicher (18), welcher das dem gewählten Analogsignal in einer zugeordneten Adresse entsprechende Ausgangssignal vom A/D-Wandler (13) vorübergehend speichert bzw. zwischenspeichert und welcher an den D/A-Wandler (15) die zwischengespeicherte Dateneinheit nach mindestens einer Umwandlungsoperation des A/D-Wandlers anlegt, und durch eine mit dem Multiplexer und dem Speicher gekoppelte Takt- oder Zeitsteuerschaltung (19) zur Steuerung eines

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Zeitpunkts für die Anlegung (supplying timing) des analogen Eingangssignals an die Addierstufe (12) und des Zeitpunkts des Auslesens (read timing) für die im Speicher zwischengespeicherten Daten.
6. A/D-Wandlervorrichtung mit Ausgangsstabilisierschaltung, insbesondere nach einem der vorangehenden Ansprüche» gekennzeichnet durch eine erste Addierstufe (12) zum Addieren eines analogen Eingangssignals (α·χ) und eines positiven Rückkopplungssignal3_s durch einen Analog/Digitalbzw. A/D-Wandler (13) zur Umwandlung des Ausgangssignals (z) der ersten Addierstufe in ein Digitalsignal, durch eine Verzögerungseinrichtung (14) zur Verzögerung des Ausgangssignals (Y.) des A/D-Wandlers um eine Abtastperiode (sampling period) des analogen Eingangssignals (α·χ), durch einen Digital/Analog- bzw. D/AWandler (15) zur Umwandlung des Ausgangssignals von der Verzögerungseinrichtung in ein analoges Rückkopplungssignal (y), durch eine erste Koeffizient-Multiplizierstufe (16) zum Multiplizieren des analogen Rückkopplungssignals (y) mit einem Rückkopplungskoeffizienten von 0,5 zur Bildung des positiven Rückkopplungssignals, durch eine zweite Koeffizient-Multiplizierstufe (30) zur Lieferung eines Ausgangssignals als Produkt aus dem Ausgangssignal der Verzögerungseinrichtung (14) und dem Koeffizienten 0,5 und durch eine zweite Addierstufe (31)» welche das Ausgangssignal (Y₁) des A/D-Wandlers und das Ausgangssignal der zweiten Koeffizient-Multiplizierstufe (30) addiert und dabei ein Ausgangssignal (Yp) der A/D-Wandlervorrichtung erzeugt.
7. Vorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß eine dritte Koeffizient-Multiplizierstufe (11) vorgesehen ist, die ein zweites Analogsignal (α·χ), durch MuI-

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tiplikation eines ersten analogen Eingangssignals (x) mit dem Eingangskoeffizienten von 0,5 gebildet, als Analogsignal zur ersten Addierstufe (12) liefert.
8. Vorrichtung nach Anspruch 6, gekennzeichnet durch eine Kompensierschaltung (32) zum Kompensieren eines Ausgangssignals der zweiten Addierstufe (31) und einer dritten Addierstufe (33) zum Addieren des Signals von der Kompensierschaltung zum Ausgangssignal der zweiten Addierstufe zwecks Erzeugung eines Ausgangssignals (Y~) der A/D-Wandlervorrichtung, sowie dadurch, daß die Kompensierechaltung (a) eine Vergleichsschaltung (38), welche das Ausgangssignal (J,) vom A/D-Wandler (13) als erstes Eingangssignal und das Aus gangs signal (Y.. Z) der Verzögerungseinrichtung (14) als zweites Eingangssignal abnimmt und welche ein POSITIV-Ausgangssignal, wenn das erste Eingangssignal größer ist als das zweite, ein NEGATIV-Signal, wenn ersteres kleiner ist als letzteres, und ein NULL-Signal erzeugt, wenn beide Eingangssignale gleich groß sind, und (b) eine Logikschaltung mit einem Kennzeichenregister (39) zur Zwischenspeicherung des POSITIV- oder des NEGATIV-Ausgangssignals aufweist, wobei die mit der Vergleichsschaltung bzw. dem Komparator verbundene iogikschaltung bei einem positiven Ausgangssignal der Vergleichsschaltung eine "0", bei einem negativen Ausgangssignal eine "1", bei einem NULL entsprechenden Ausgangssignal, und wenn im im Kennzeichenregister die positive Größe gespeichert ist, eine "1" und bei einem NULL entsprechenden Ausgangssignal, und wenn im Kennzeichenregister eine negative Größe gespeichert ist, eine "O" erzeugt und das betreffende Signal als Additionssignal der dritten Addierstufe (33) eingibt.

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Vorrichtung nach Anspruch 8, dadurch gekennzeichnet» daß das POSITIV-Ausgangssignal des Komparators an die Setzklemme (S) des Kennzeichenregisters (39) der Logikschaltung und das NEGATIV-Ausgangssignal an seine Rückstellklemme (R) angelegt werden und daß die Logikschaltung weiterhin ein UND-Glied (40) zur Abnahme des Ausgangssignals (i¹) des Kennzeichenregisters (39) sowie des NULL-Ausgangssignals von der Vergleichsschaltung "bzw. vom Komparator und ein ODER-Glied (41) aufweist, welches das Ausgangssignal vom UND-Glied und das NEGATIV-Ausgangssignal der Vergleichsschaltung abnimmt und ein Ausgangssignal an die dritte Addierstufe (33) anlegt.

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