JPS5952576B2 - Ａ／ｄ変換器の安定化回路 - Google Patents

Description

【発明の詳細な説明】 本発明はＡ／Ｄ変換器の各閾値近傍のアナログ入力信号
の変動や雑音に対して安定なデジタル変換出力を得るこ
とのできるＡ／Ｄ変換器の安定化回路に関する。

Ａ／Ｄ変換器はアナログ信号をその信号レベルに対応し
たテ゛ジタル信号に変換するものとして各種装置に広く
用いられている。

その一例として第１図に示す如き装置についてみると、
信号発生源（ＤＣ）１で設定されたレベルのアナログ信
号をＡ／Ｄ変換器２でデジタル信号に変換し、テ゛ジタ
ル信号処理を行う次段回路３に入力するものとする。

この場合、Ａ／Ｄ変換器２のスレッショルドレベル（閾
値）近傍にアナログ入力信号レベルがあるとその直流レ
ベルやＡ／Ｄ変換器２のスレッショルドレベルが温度変
化、電源変動、誘導雑音等によって変動することによっ
てデジタル変換出力が変動し、ひいては次段回路３の誤
動作を招く等の問題を有している。

即ち、Ａ／Ｄ変換器２の入力信号のフルスケールをＸＦ
Ｓ、デジタル信号のビット数がＮの場合、Ａ／Ｄ変換器
２は 毎に（２Ｎ−１）個のスレッショルドレベル・・・・・
・・・・Ｘｌ−１、Ｘｌ、ＸＩ＋Ｉ、Ｘ＋２・・・・・
・・・・を第２図に示すように設定されている。

ここに図中Ａのようなレベルのアナログ信号が入力され
ると、上記スレッショルドレベルとのレベル比較によっ
てデジタル信号に変換出力される。

このときＡ／Ｄ変換器２のコマンドパルスの周期（サン
プリング周波数の逆数）が入力信号の変動周期に比して
十分短いとすると、デジタル信号のＬＳＢは同図に示す
ようにアナログ信号が各スレッショルドレベルを越える
毎に反転する。

これは変換がバイナリに行われないときも同様であり、
この場合、Ｎビット出力のうち少くとも１つのビットが
反転する。

このビット反転は雑音等によってアナログ信号が長周期
、または短周期で変動する場合（図中Ｂ１およびＢ２に
示す）にも同様であり、Ａ／Ｄ変換器２にとっては好ま
しくないことである。

本発明はこのような事情を考慮してなされたもので、そ
の目的とするところは、アナログ入力信号が所定のレベ
ル以上変化しないと変換動作が行われないようにするこ
とにより、レベル変動や雑音等による誤動作を未然に防
ぎ、小さな雑音成分を含むアナログ入力信号に対しても
常に安定したデジタル信号変換を行い得るＡ／Ｄ変換器
の安定化回路を提供することにある。

以下、図面を参照して本発明の一実施例を説明する。

第３図は同実施例の概略構成図で、第４図はその作用を
説明する為の図である。

第３図において、アナログ入力信号Ｘは第１の係数器１
１を介して人力係数αが乗ぜられたのち加算器１２に導
びかれて後述する正帰還信号と加算される。

Ａ／Ｄ変換器１３は上記加算器１２による加算信号２を
人力し、これを例えばバイナリＮビットのデジタル信号
に変換して出力する。

このテ゛ジタル信号は前記アナログ入力信号Ｘのデジタ
ル変換出力として図示しない所定の回路に導びかれると
共に、ラッチ回路１４に供給される。

ラッチ回路１４は上記デジタル信号を、少くとも前記Ａ
／Ｄ変換器１３の一変換動作期間中保持するもので、Ａ
／Ｄ変換器１３がそのテ゛ジタル出力信号を更新する都
度、これを新たに記憶する。

つまりラッチ回路１４はＡ／Ｄ変換器１３のテ゛ジタル
出力をラッチしたのち、上記Ａ／Ｄ変換器１３が次の変
換動作にて新たな変換デジタル出力を得る迄、先にラッ
チしたテ゛ジタル出力を保持することになる。

しかしてラッチ回路１４にて保持されたテ゛ジタル出力
はＤ／Ａ変換器１５に導びかれてアナログ信号ｙに変換
される。

尚、このＤ／Ａ変換器１５は前記ラッチ回路１４と共に
、遅延機能を有する局部Ｄ／Ａ変換器として作用するも
のである。

そして、上記アナログ信号ｙは第２の係数器１６に導び
かれて所定の帰還係数β （０〈β〈１）が乗ぜられ、
（β・ｙ）なる正帰還信号として前記加算器１２に供給
される。

これらのラッチ回路１４、Ｄ／Ａ変換器１５、係数器１
６そして加算器１２にて前記Ａ／Ｄ変換器１３に対する
安定化回路の正帰還ループが構成される。

そしてＡ／Ｄ変換器１３は２＝α・Ｘ＋β・ｙ なるアナログ信号２に対してデジタル変換動作を行うこ
とになる。

さて、Ａ／Ｄ変換器１３の最小量子化精度（変換ステッ
プ幅）ΔＸが、そのフルスケールをＸＦＳとしたとき ΔＸ＝ＸＦＳ／２ Ｎ（Ｎ：デジタルピッ数）で示され
るものとする。

そして、デジタル変換出力のレベルＸ１（ｉ＝０．１．
２．３、〜．２りは、アナログ信号２のレベル範囲 Ｘ＋＜ ｚ ＜ Ｘ、＋ｚ ＝ Ｘ＋十ΔＸに対して出
力されるものとする。

換言すれは゛、アナログ信号２のレベル範囲が上記Ｘ１
からＸＩ＋１なる範囲にあるとき、Ａ／Ｄ変換器１３は
レベルＸ１に相当したデジタル変換信号を出力する。

このＡ／Ｄ変換器１３に対して上述した安定化回路は次
のように作用する。

但し、ここでは前記入力係数αと帰還係数βが共に０．
５に設定されているとする。

今、第４図に示すようにアナログ入力信号Ｘが変化し、
Ａ／Ｄ変換器１３は上記アナログ入力信号Ｘの変化率に
比して十分速い変換動作を行うものとする。

初期時においてアナログ入力信号Ｘのレベル範囲が（Ｘ
ｏ＜ｘ ＜ Ｘｓ ）にあり、Ａ／Ｄ変換器１３の出力
レベルがＸ。

であると、このとき加算器１２を介してＡ／Ｄ変換器１
３に入力されるアナログ信号２工は ｚｌ−０，５ｘ＋０．５Ｘ。

となる。

このアナログ信号ｚ１のとり得るレベル範囲は ０−５Ｘｏ＋０．５Ｘｏ≦ｚｔ＜０．５Ｘ１＋０−５Ｘ
ｏ ”（１）書き改めて Ｘｏ＜ｚｌ＜ Ｘｏ ＋ ｏ、５ΔＸ＜Ｘｌで示される
。

従ってＡ／Ｄ変換器１３は先の初期値Ｘ。

なるデジタル信号を出力して安定化する。しかして前記
アナログ入力信号Ｘのレベルが増大して、そのレベル範
囲が（Ｘｌ＜Ｘ＜Ｘ２）となると、加算器１２の出力信
号ｚ２は Ｚ２ ＝ ０．５ｘ ＋ ０．５Ｘ。

となり、そのレベル範囲が と最小量子化精度ΔＸの半分だけ変化する。

然乍ら、信号ｚ２はレベルＸ１を越えることがないので
、Ａ／Ｄ変換器１３は前記レベルＸ。

なるデジタル信号出力を維持する。

つまり、初期時においてアナログ入力信号Ｘが（Ｘｏ＜
ｘ＜Ｘ２）なるレベル範囲で変化しても、テ゛ジタル変
換出力は何ら変化することがない。

更にアナログ入力信号Ｘのレベル範囲が（Ｘ２≦Ｘ＜Ｘ
３）となったとき、加算信号ｚ３のレベル範囲は となり、Ａ／Ｄ変換器１３の変換出力レベルはＸｌ−（
＝Ｘｏ＋ΔＸ）に変化する。

これによって正帰還信号は０．５Ｘ、に変化し、加算信
号ｚ′３はで示され、結局そのレベル範囲は となる。

つまり加算信号２は０．５ΔＸ分だけ不連続的に変化す
ることになる。

そして、アナログ入力信号Ｘが（Ｘ３＜Ｘ ＜ Ｘ４）
なる範囲に増大すると、同様にしてＡ／Ｄ変換器１３の
出力レベルがＸ２ （−Ｘ１＋ΔＸ）に変化し、これに
追従して加算信号２が再び０，５ΔＸだけ不連続的に変
化する。

以下同様にしてアナログ信号Ｘのレベル増大に伴って出
力レベルがΔχづつ変化し、また加算信号２は０．５Δ
Ｘの不連続的な変化を伴って増加する。

尚、加算信号２はアナログ入力信号ＸがＸｏ、 Ｘ、、
Ｘ２・・・・・・・・・なるレベルを越えない範囲にて
変化する場合、上記信号Ｘの変化に対して０．５の割合
で、つまり０．５Ｘなる変化を示すことは云うまでもな
い。

一方、上記変化により、アナログ入力信号Ｘのレベルが
（ｘ＋＜ｘ＜ｘ＋） ＋１）なる範囲にあり、そのとき
のＡ／Ｄ変換器１３の出力レベルがＸｌ−１に定まった
とする。

このときの加算信号Ｚ’ｉ−１はＺ’ｉ−に〇、 ５ｘ
＋０．５Ｘｉ−１・・・・・・（６）で与えられること
になる。

そしてアナログ入力信号Ｘのレベルが（Ｘ＋ 、＜Ｘ
＜ Ｘ＋）なる範囲に変化すると、先ずＺ’ｉ−１がＸ
ｌ−１のレベルを低い方へ過ぎるため信号Ｘのレベルが
Ｘｌよりも小さくなった時点で変換出力レベルがＸｌ−
１からＸｌ−２に変化する。

その結果、加算信号２が０．５ΔＸだけ不連続的に低下
する。

そしてその変化点から信号Ｘの変化に対応して０．５ｘ
の変化を示す。

以上を要約するに、Ａ／Ｄ変換器１３に与えられる加算
信号２は、アナログ入力信号Ｘの変化に対応して、０．
５Ｘなる連続的な変化を示すと共にＡ／Ｄ変換器１３の
閾値により規定されるレベルを横切る毎に０．５ΔＸな
る不連続的な変化を示すことになる。

しかも上記０．５ΔＸの不連続的な変化は、アナログ人
力信号が増加するとき、その増加の向きに生じ、逆に減
少するときには減少の向きに生じる。

つまり、Ａ／Ｄ変換器１３の閾値により規定されるレベ
ルＸ、（ｉ＝０．１．２、・・・・・・・・・、ｎ）の
各中間レベルを中心としてアナログ入力信号Ｘに対応し
て変化する加算信号２に対してＡ／Ｄ変換器１３が変換
動作する。

従ってＡ／Ｄ変換器１３に対して０．５ΔＸなる不感帯
が付与されることになる。

故に、アナログ人力信号Ｘが上記閾値により規定される
レベルを中心として微少変化してもＡ／Ｄ変換器１３の
最少ビット（ＬＳＢ）の変動による、所謂ばたつきを生
じることがない。

そして第４図に示す如く安定にその状態を保つ。

また加算信号２は常に入力信号Ｘに対応したものである
から、Ａ／Ｄ変換器１３の出力としてアナログ入力信号
に対応したものを得ることができる。

さて、上述した説明では初期時においてアナログ入力信
号Ｘのレベルと、Ａ／Ｄ変換器１３の出力レベルｙとが
近接している場合を仮定したが、例えば第５図に示すよ
うに１０量子化ステツプと大幅にずれている場合にあっ
ても同様に機能する。

即ち今、コマンド信号（ＣＯＭＮＤ）を与えてＡ／Ｄ変
換器１３を動作させると、初期時において加算信号２は
入力信号Ｘと出力ｙの略平均レベルを示すからＡ／Ｄ変
換器１３の出力レベルが大幅にステップアップする。

しかしこのＡ／Ｄ変換器１３の出力変化によっても未だ
入力信号Ｘに対応するに至らない。

そこでコマンド信号を繰り返して与えれば、その差分に
対応してＡ／Ｄ変換器１３の出力レベルが順次変化し、
最終的にはアナログ入力信号Ｘに対応した安定点に収束
する。

故に、例え初期時においてアナログ入力信号Ｘのレベル
とＡ／Ｄ変換器１３の出力レベルｙとが大幅に異ってい
ても、その収束作用によって安定な変換出力を得ること
ができる。

これは第５図中一点鎖線で示す如くステップ状のアナロ
グ入力信号Ｘ８が与えられた場合でも同様である。

尚、収束速度は上記したレベル差によって異なるが、β
＝０．５のときには１０量子化ステツプ差がある場合４
回の変換動作で収束し、また２５６量子化ステツプ差が
ある場合には８回の変換動作を繰り返すことにより収速
する。

第６図および第７図は前記した係数α、βの値により変
化する応答の違いを示したものである。

第６図はアナログ入力信号Ｘが三角波信号であるとき、
また第７図はアナログ入力信号Ｘがステップ信号である
ときを示したもので、各図においてｙａ、ｚａは係数β
が０．５なる場合、そしてｙｂ、 Ｚｂは係数βが０
．２なる場合を示している。

これら変化特性から解るように、帰還係数βが小さい程
、アナログ入力信号Ｘの変化に対する追従性が良く、ま
た収束速度も早く、波形歪も小さい。

つまり立上り特性が良くなる。

またアナログ入力信号Ｘが、あるスレッショルドレベル
を一度越えたのち、再び上記スレッショルドレベルを逆
に越えて元のレベル範囲に戻る場合、その不感帯の大き
さは で示される。

そして、更に次のスレッショルドレベルを越える迄の不
感帯の大きさは で示される。

従って前記帰還係数βが０．５であるとき、不感帯の大
きさは１つのスレッショルドレベルに対して、その両サ
イドに等しい大きさとなる。

上記実施例にあっては、α＝β＝０．５として説明した
が、入力係数αはＡ／Ｄ変換器１３に対する入出力間の
変換係数を決定するものであり、何れの値でもよい。

特に、上記実施例のようにα＝１−βと定めておけば、
上記変換係数を１とすることができる。

かくして本発明に係る安定化回路によれば、Ａ／Ｄ変換
器１３に対して不感帯を設定することができ、雑音等に
よって微小変化するアナログ入力信号Ｘによる変換出力
のばたつきを阻止し、安定化をはかり得る。

しかも上述した如く非常に簡易な正帰還ループを構成す
ることにより為し得、実現が容易である等の効果を奏す
る。

第８図は本発明の他の実施例を示すもので、１つのＡ／
Ｄ変換器１３にて多入力アナログ信号を順次時分割的に
デジタル変換するものである。

この場合、アナログ入力信号Ｘ１．ｘ２．〜．ｘｏをマ
ルチプレクサ１７を介して選択的に入力し、またＡ／Ｄ
変換器１３の変換出力をメモリ回路１８にアドレス対応
させて書き込むことにより目的が達せられる。

即ち、マルチプレクサ１７とメモリ回路１８をタイミン
グ制御回路１９にて連動させ、マルチプレクサ１７にて
アナログ入力信号Ｘのチャンネルを特定したとき、これ
に対応した変換出力をメモリ回路１８から選択的に読み
出し、これをＤ／Ａ変換器１５によってアナログ信号に
変換してマルチプレクサの出力と加算してＡ／Ｄ変換を
行うことによって前の実施例と同様の動作により特定さ
れたチャンネルの変換出力を得ることができる。

これを各選択チャンネル毎に行わしめることによってＡ
／Ｄ変換器１３を時分割的に用いて複数のアナログ入力
信号Ｘのデジタル変換を行い得る。

尚、第３図および゛第８図に示す回路にあっては、Ａ／
Ｄ変換器１３の出力を記憶し、これを上記Ａ／Ｄ変換器
１３の変換動作期間が終了したのち読み出して次のタイ
ミングにおける変換に用いるように構成した。

然乍ら、上記目的を果すには、例えばメモリの代りに第
９図に示すように遅延回路２０を用いて、実質的に正帰
還信号か少くとも一変換動作期間だけ遅れるようにすれ
ば令く同様な作用を奏し得る。

次に本発明回路の応用例について説明する。

第１０図はレベル調整器に応用した概略構成図で、本発
明に係るＡ／Ｄ変換器及びその安定化回路は図中破線で
示すブロック２１で表わしである。

このブロック２１には直流電源２２の電位を可変抵抗２
３によって分圧した任意のアナログ電圧値が与えられる
。

このアナログ電圧値を入力したブロック２１は前述した
ように上記電圧値に相当したテ゛ジタル信号を出力し、
これをテ゛ジタルマルチフ。

ライヤ（乗算器）２４に与えている。

このマルチプライヤ２４は、例えばデジタル符号化した
オーディオ信号を入力とするもので、このテ゛ジタル入
力信号に先のデジタル信号、即ち係数値を乗算して出力
するもので゛ある。

ここで今、上記デジタル符号化された入力信号が１２〜
１６ビツトで表現されるものとすると有効桁を保って乗
算を行う場合、一般にブロック２１からの制御信号も１
２〜１６ビツト必要とする。

これを８ビツトの制御信号で乗算を行い、且つその制御
信号が不安定であるとすると、入力信号の下位数ビット
の持つ情報が全く失なわれて無意味なものとなる虞れが
ある。

しかるに本発明回路（ブロック２１）によって安定化さ
れたデジタル制御信号によって乗算制御する場合、その
信号が安定であるが故に高々８ビット程度で十分にその
目的を達することができる。

またこのとき、電源２２の不安定さや、抵抗２３による
雑音成分等によって乗算処理に悪影響を与えることがな
く、デジタル制御型レベル調整器として絶大なる効果を
奏する。

しかも高いビット数の信号を少いビット数のデジタル信
号で安定に制御することができ、安価に且つ簡易に構成
することができる利点もある。

以上説明したように本発明によれば、レベル変動や雑音
成分を含むアナログ入力信号を誤動作を招くことなく極
めて安定にデジタル変換することができる。

そして、安定化制御も容易であり、簡単な構成で実現す
ることができ絶大なる効果を奏することができる。

尚、本発明は上記各実施例、及び応用例に限定されるも
のではない。

例えばＡ／Ｄ変換器の許容最大入力レベルＸＦＳや変換
ビット数Ｎ、及びその変換コードは仕様に応じて定めれ
ばよいものである。

また係数αは、アナログ入力信号Ｘとデジタル変換出力
との変換係数を定めるものであるから、仕様に応じて適
宜定めればよいことは勿論のことである。

更には係数βは前述したように不感帯幅を定めると共に
応答性をも変化させるものであるから、応答性を重要視
する場合には０．１の如く小さくし、逆に雑音等に対処
する場合には０．７の如く大きく設定する等、適宜定め
ればよい。

また特に図示しなかったがＡ／Ｄ変換器１３の入力段に
サンプル・ホールド回路を設けてもよいことは当然のこ
とである。

要するに本発明は、その要旨を逸脱しない範囲で種々変
形して実施することができる。

【図面の簡単な説明】

第１図はＡ／Ｄ変換器の機能を説明する為の概略図、第
２図はＡ／Ｄ変換動作を説明する為の信号レベル図、第
３図は本発明の一実施例を示す概略構成図、第４図から
第７図はそれぞれ同実施例の作用を説明する為の信号レ
ベル図、第８図および第９図はそれぞれ本発明の他の実
施例を示す概略構成図、第１０図は本発明回路をレベル
調整器に応用した例を示す図である。 １１・・・・・・第１の係数器（α）、１２・・・・・
・加算器、］３・・・・・・Ａ／Ｄ変換器、１４・・・
・・・ラッチ回路、１５・・・・・・局部Ｄ／Ａ変換器
、１６・・・・・・第２の係数器（β）。

Claims (1)

【特許請求の範囲】
1. １ アナログ入力信号と正帰還信号とを加算してＡ／Ｄ
   変換器に与える加算器と、遅延部とＤ／Ａ変換部とから
   なり上記Ａ／Ｄ変換器にて変換出力されたデジタル信号
   を少なくとも前記Ａ／Ｄ変換器の一変換動作期間だけ遅
   れたタイミングでアナログ信号に変換して出力するもの
   で、上記Ａ／Ｄ変換器の出力テ゛ジタル信号を遅延させ
   たのちアナログ変換するか、あるいはデジタル信号をア
   ナログ変換したのち遅延して出力する局部Ｄ／Ａ変換器
   と、この局部Ｄ／Ａ変換器の出力するアナログ信号に所
   定の帰還係数を乗じて前記正帰還信号を生成する係数器
   とを具備したことを特徴とするＡ／Ｄ変換器の安定化回
   路。