DE2611906A1

DE2611906A1 - Verfahren und schaltungsanordnungen zur blockquantisierung eines elektrischen signals

Info

Publication number: DE2611906A1
Application number: DE19762611906
Authority: DE
Inventors: Daniel Esteban; Jean Menez
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1975-05-27
Filing date: 1976-03-20
Publication date: 1976-12-09
Also published as: FR2312884B1; GB1506361A; JPS51144562A; FR2312884A1; US4051470A; JPS6056334B2

Description

Verfahren und Schaltungsanordnungen zur Blockquantisierung eines elektrischen Signals

Die Erfindung betrifft ein Verfahren und Schaltungsanordnungen zur Blockguantisierung eines elektrischen Signals entsprechend dem Oberbegriff des Patentanspruchs 1.

Wegen der damit erreichbaren Vorteile setzen sich digitale Verfahren und Schaltungsanordnungen mehr und mehr auf dem Gebiete der Nachrichtenübertragung durch. Informationen darstellende Analogsignale werden abgetastet und der Amplitude nach quantisiert Die fortlaufend abgetasteten Signalwerte werden durch diskrete Werte ersetzt, die ihrerseits binär codierbar sind. Das zu übermittelnde Signal wird dabei in Form einer Binärfolge dargestellt, j was sich insbesondere bei der Übertragung über lange übertragungs-

strecken günstig auswirkt. Die einzelnen auf der übertragungsstrecke angeordneten Verstärker und Übertragungsglieder brauchen nur binäre Funktionen zu verarbeiten; dies gestaltet die Durchführung ihrer Aufgaben relativ einfach. Des weiteren ist die digitale Verarbeitung der Signale günstig bei der Durchführung einer einfachen und wirtschaftlichen Multiplextechnik in Telefonnetzen. Schließlich ist es damit auch möglich, die gewonnenen Abtastwerte in einen Computerspeicher einzugeben, aus dem sie dann je nach Bdarf selektiv wieder herausgenommen werden können.

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I

Die meisten Verfahren, die mit Signalquantisierungen arbeiten, gründen sich auf Pulscodemodulation (PCM), Deltamodulation oder

: Differentialpulscodemodulation (DPCM). Bei diesen Verfahren wird entweder der Abtastwert oder die Signalvariation von Abtastwert zu Abtastwert benutzt und dabei jeweils der zu codierende Wert entsprechend dem nächstliegendsten Quantisierungspegel eingestuft.

i
Wie auch gearbeitet wird, ergibt sich bei der Quantisierung jeweils eine Abweichung zwischen dem codierten Signal und dem Ursprungssignal. Diese Differenz erscheint als Quantisierungsrauschen, das möglichst klein zu halten ist, um die bestmögliche Wiedergabe des zu codierenden Signals zu erzielen.

Verschiedene Systeme und Verfahren zur Einschränkung dieses Rauschens sind nach dem Stande der Technik bekannt. Im allgemeinen werden dabei jedoch keine einfachen und wirtschaftlichen Quantisierer benutzt, die im Echtzeitbetrieb mit den laufenden Informationssignalen verfahren, wie es der eigentliche Gegenstand der vorliegenden Erfindung ist.

; Die Aufgabe der vorliegenden Erfindung ist die Codierung von j Abtastwerten mit einer relativ niedrigen Bitfolgefrequenz, wobei jedoch ein möglichst geringes Quantisierungsrauschen erzielbar ist; die Bitfolgegeschwindigkeit bei der blockweisen Codierung von Abtastwerten soll klein sein und jeder einzelne Block einen Abschnitt für das zu codierende Signal darstellen.

Die Lösung dieser Aufgabe ist im Patentanspruch 1 gekennzeichnet. Vorteilhafte Ausgestaltungen und Schaltungsanordnungen zur Ausführung sind in den Unteransprüchen beschrieben.

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Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden im folgenden näher erläutert. Es zeigen:

Fig. 1 das Blockschaltbild für eine Ein-Bit-Codierung

entsprechend der Erfindung,

Fign. 2 und 3 Einzelheiten zum Blockschaltbild gemäß Fig. 1,

Fig. 4 Diagramme zur Erläuterung einer Mehr-Bit-

Codierung und

Fig. 5 ein Blockschaltbild für die Anwendung der

vorliegenden Erfindung auf einen Differentialcodierer .

Das zu codierende Signal erscheint in der Form von Abtastwertblöcken. Bei Sprache z.B. werden die Abtastwerte mit einer Frequenz von 8000/sec in den Codierer in Form von Blöcken mit 64 Einheiten (N = 2 ) eingegeben. Vor allem wird dabei vorgegeben, daß jeder einzelne Abtastwert als ein Bit zu codieren ist und daß dabei eine möglichst gute Annäherung der zu übertragenden Bitfolge an jeweils einen Block von N Abtastwerten erzielt wird. Es soll -angenommen werden, daß Sn (n = 1 ... N) die Abtastwerte des zu quantisierenden ürsprungssignals (in direkter oder differentieller Form), Sn die Werte eines gebildeten Signals, Q der gewählte Quantisierungsschritt, Fn die die Quantisierung eines Abtastblocks definierende Wertefolge und Cn der Wert eines Bezugspolynoms sind, wobei:

Sn = Cn + Q . Fn

Es sollen die Werte Cn, Q und Fn für eine optimale Quantisierung jeweils eines Blockes bestimmt werden, wobei unter Beachtung

eines gegebenen Kriteriums der Gesamtfehler E zwischen dem Ursprungssignal und dem gewonnenen Signal, wie nachstehend an-

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gegeben, minimal ist:

E= Σ j Sn - Sn j ^ρ

ι η=1

^; Das Symbol | | steht dabei als Modul des betrachteten Ausdrucks, ρ kann theoretisch ein ganzzahliger Wert sein, der gleich 1 oder größer ist. Praktisch reicht es aus, mit dem quadratxschen

S Mittelwert des Fehlers zu arbeiten, für den ρ = 2 gilt:

• N ~ ₂ N ₂

E = Σ (Sn-Sn) = Σ (Sn - Cn - Q . Fn)

N	(Sn	- Sn)	N	(Sn -	Cn	- Q
Σ			Σ
η=1		η=1

E ist somit eine konvexe Funktion mit den Parametern Cn und Q. Es ergibt sich dabei ein minimaler Fehler, wenn die Ableitungen gleich O sind:

= O und 3E

3 Cn 3Q

Damit ergeben sich

Σ (Sn - Cn - Q . Fn) = O (1)

n=1

Σ Fn . (Sn - Cn - Q . Fn) =0 (2) n=1

Dieses Gleichungssystem mit Cn, Q und Fn ist nichtlinear, da die Werte Fn ihrerseits von Cn und Q abhängen. Die Gleichungen

■ (1) und (2) können auf iterative Weise unter Anwendung von Substitutionen für Cn und Q gelöst werden.

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Fig. 1 stellt, das Blockschaltbild einer entsprechenden Anordnung dar _r mit deren Hilfe eine optimale Quantisierung der Signale Sn durchführbar ist. Die Äbtastwerte jedes einzelnen zu codierenden Blocks werden dem Eingang einer Verzögerungsleitung DL1 der Länge MT zugeführt und zwar über ein UND-Glied Al und ein ODER-Glied 01< T ist dabei die Äbtastperiode des zu codierenden Signals. Die \ Äusgangssignale von DLI werden zum Eingang über ein zweites QBB-Glied A2 und das bereits genannte ODER-Glied OI zurückgeführt. Ein Steuersignal G ermöglicht die Öffnung von A1, wenn j G=I ist, und von A2 über einen Inverter I_P wenn G=O ist. Mit dieser Anordnung ist die Eingabe von M Abtastwerten eines Blocks in die Verzögerungsleitung DL1 und eine fortwährend durchgeführte Wiederholung dieser Eingabe sooft möglich, wie j

sie für die Durchführung des iterativen Verfahrens erforder- j lieh ist. Sn sind die nichtcodierten Orsprungsabtastwerte, die zuerst dem Eingang eines Addierers ADDI zugeführt werden, I

rt 1

der die Subtraktion eines Bezugswertes Cn von Sn° durchführt, wobei anfangs Cn = O ist. Daraufhin gibt ADDI eine Folge Sn in den Quantisierer OJiAKT. ein, der daraus eine Folge Fn bildet. Anfangs ist Cn° = O. Fn entspricht z.B. dem Vorzeichen von Sn¹. Die beiden Folgen Fn und Sn werden einem Vergleicher VGL. CC_f Q) zugeführt, der die Werte der Parameter Cn¹ und Q entsprechend den Gleichungen (1) und (2) bestimmt:.

• natürlich können diese Parameter entweder unter Verwendung j eines speziellen oder mikrocodlerten Computers oder unter

j. Verwendung noch zu beschreibender Schaltkreise bestimmt werden.

Die gewonnenen neuen Werte für Cn und Q, d.h. Cn und Q , werden in Verzögerungsleitungen DL2 und DI3 eingegeben, die die Parameter Q und Cn einer Verzögerung Wl unterziehen.

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Während die Folge Sn⁰ wiederholt dem Addierer ADD1 eingegeben wird, empfängt dieser dabei über den anderen Eingang Cn und gibt Sn = Sn - Cn ab; Sn wird wiederum dem Quantisierer QUANT, zugeführt, der daneben die Information Q eingegeben

ο
erhält. QöÄNT. gibt eine Folge Fn ab, z.B. unter Erkennung

des Vorzeichens von Sn - Cn . Die Folgen Fn und Sn dienen

2 2
zur Bestimmung von Q und Cn . Dieses Verfahren wird bis zum (H-i)-tem tläherungs schritt durchgeführt;

i-M _{= s}0 _ i

η η η

Die Folgen S^¹ und Fⁱ⁺¹ ergeben Q¹⁺¹ und Cⁱ⁺¹.

Nach einigen Näherung s schritten verändert sich Cn nur noch sehr wenig j dann darf unterstellt werden _z daß eine optimale Quantisierung erreicht ist. Die Folge Fn und die endgültigen Werte Cn und Q definieren in digitaler Form die Parameter des codierten Signals mit einem geringstmöglichen quadratischen Fehlennittel+

ι wert. ;

Es raäre Kläglich _r die Näherungs schritte unter Anwendung der folgenden Beziehung durchzuführen: \

sⁱ⁺¹ = s¹ - c¹ !

η η η j

In diesem Falle wird der Ausdruck Cn für die endgültige Folge von i Fn und Q ermittelt unter Akkumulierung der Cn der einzelnen aufeinanderfolgenden Näherungsschritts. Ba übrigen können die Käherortgsschritte zu einem endgültigen Cn=O führen _t was noch interessanter wäre. Praktisch kann jedoch das Verfahren nach einer vorgegebenen Zahl von Näherungsschritten (z„ B- von IO Schritten) abgebrochen werden.

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Es war genannt worden, daß Cn ein Bezugspolynom ist. Ein Polynom der Ordnung O (Cn = C mit C in Form einer Konstanten) oder ein Polynom erster Ordnung (Cn = η . C) ist hinreichend. Im ersten Falle ergeben die Gleichungen (1) und (2):

Σ n=1

Sn

Σ n=1

Fn

N «Si

Sn

Fn - C

j; n=1

Mit anderen Worten sind:

jSn . Fn - j Sn . Σ Fn η η η

Σ η

- (Σ Fn) η

Σ
η

Sn

Σ Fn η

«,- Σ Fn η

Σ Sn η

Σ Fn² - (σ Fn)² η η

Fn

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Der Vergleicher VGL. (C, Q) kann wie in Fig. 2 dargestellt ausgeführt sein. Dabei ist zu bemerken, daß in den Fign. 2 und 3 die Symbole M jeweils für einen Serien-Parallelmultiplizierer, Ad für einen Serienaddierer, D für einen Serien-Paralleldividierer und T für ein Verzögerungselement mit der Verzögerung T verwendet werden. Der Sn¹ empfangende Eingang führt zum Eingang des Multiplizierers M1 und zum Eingang des Addierers Ad1. Der Fn empfangende Eingang ist mit den beiden Eingängen eines weiteren Multiplizierers M2 und mit dem zweiten Eingang von M1 verbunden. Die Eingangssignale Sn und Fn werden den Eingängen von Ad1 bzw. Ad3 zugeführt. Die Ausgänge von Ad1 und Ad3 sind zu den zweiten Eingängen dieser beiden Addierer zurückgeführt und zwar über ein Verzögerungselement des Verzögerungswertes T; die Kombinationen Ad1 _r T und Ad3 _f T arbeiten dabei als Akkumulatoren. Die Ausgänge der Multiplizierer M1 und M2 sind ebenfalls mit den Eingängen solcher Akkumulatoren Ad2, T und Ad4, T verbunden. Der Ausgang von Ad1 ist mit den Eingängen von M 4 und M5 verbunden, der Ausgang von Ad2 mit Ad5 und M6, der Ausgang von Ad3 mit M6, den beiden Eingängen von M3 und mit M5, der Ausgang von Ad4 mit M4 und Ad6. Der Ausgang von M5 ist mit Ad5 (negativer Eingang) und der von Ad5 mit D2 verbunden. Der Ausgang von M6 führt nach Ad7 (negativer Eingang), der Ausgang von M4 ebenfalls nach Ad7. Der Ausgang von Ad7 führt nach Dl. Der Ausgang von M3 ist mit Ad6 (negativer Eingang) verbunden. Der Ausgang von Ad6 führt nach D1 und D2, deren Ausgänge C¹ bzw. Q ⁺ abgeben. Die Akkumulatoren mit Ad1 bis Ad4 und der Multiplizierer M3 geben ab:

N N N N₂N

Σ Sn; ι Sn . Fn; Σ Fn; Σ Fn ; (Σ Fn ) η=1 η=1 η=1 η=1 η=1

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Die Addierer Ad5 bis Ad7 führen Subtraktionen durch. Unter Variationen von η im Bereich von 1 bis N ergeben sich dabei die Summen von η = 1 bis N:

Σ Sn . Fn - Σ Sn . Σ

Σ Fn² - ( Σ Fn)²

Σ Sn . Σ Fn - Σ Fn . Σ Sn . Fn

Damit ergibt sich C am Ausgang von D1 und Q am Ausgang von D2.

Wenn eine Quantisierung erster Ordnung auszuführen ist, dann wird Cn = η . C zugrundegelegt. Der mittlere quadratische Fehler wird dann:

^N

E= Σ (Sn -- η . C - Q . Fn)

n=1

Dann ergeben sich für ein minimiertes E die Werte C und Q;

Σ η . Sn - Q Σ η . Fn _s ...

Σ η

η -JlFn-L_-Sn - C Σ η . Fn

y _

Σ Fn

Diese Parameter lassen sich als Funktionen von n, Fn und Sn ausdrücken .

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Fig. 3 zeigt eine Ausführung des Vergleichers VGL. (C, Q) für einen Quantisierer erster Ordnung. Er hat zwei zusätzliche Ein-

2 gänge, deren einer mit "n" und deren zweiter mit " Ση " bezeichnet ist. An den ersten Eingang vrxrd ein von 1 bis N zählender Zähler angeschlossen, der mit derselben Taktfolge arbeitet, wie Abtastwerte der einzelnen Blöcke in den Quantisierer eingegeben werden. Σ η kann erzeugt werden unter Zuführung von η zu den beiden Eingängen eines Multiplizierers,- dessen Ausgangssignale einem Akkumulator der bereits beschriebenen Art zugeführt werden. Im übrigen sind in den beiden Fign. 2 und 3 ähnlich arbeitende Schaltkreise dargestellt; eine Beschreibung der Einzelheiten von Fig. 3 erübrigt sich somit. Die Akkumulatoren mit den

2 Addierern Äd9 bis Ad12 geben ab Σ Fn , Σ η . Fn, Σ η . Sn und Σ Fn . Sn. Die subtrahierenden Addierer Ad13 bis Ad15 geben ab:

Σ η² . Σ Fn² - ( Σ η . .Fn) ²

Σ Fn² . Σ η . Sn - Ση . Fn .ΣΡη . Sn

Σ η . ΣΡη . Sn - Σ η . Fn . Σ η . Sn

Durch Division der Ausgangssignale der Addierer Ad14 und Ad15 durch das Ausgangssignal von Ad13 ergeben sich an D3 das gesuchte C und an D4 das ebenso gesuchte Q^X

Bis hierher wurde angenommen, daß der Quantisierungsschritt bei einem Block für alle Abtastwerte des Blocks gleichartig durchgeführt wird. Bei einem etwas weiter ausgearbeiteten Ausführungsbeispiel kann der jeweilige Quantisierungsschritt innerhalb der einzelnen Blöcke z.B. mit variierendem Q durchgeführt werden und zwar nach einem vorab definiertem Kriterium variierend und unter Berücksichtigung der vorangehenden Variationen von Fn innerhalb des betrachteten Blocks. Damit lassen sich anpassende

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Maßnahmen schaffen, mit deren Hilfe das Codierrauschen einschränkbar ist.

Vorangehend wurde eine Ein-Bit-Codierung beschrieben, bei der F aus einer Folge von Einsen und Nullen besteht, deren jede eine Quantisierung eines Sn darstellt. Wenn der verwendete Algorithmus zur Bestimmung von Fn vom Vorzeichen von Sn - Cn ausgeht, bildet _; Cn einen Entscheidungspegel; alle über Cn hinausgehenden Abtast- I ! werte werden z.B. als 1 und alle Abtastwerte kleiner als Cn als ' O codiert. Zur Decodierung werden 1-Bits für den Wert Cn + Q j und O-Bits für Cn-Q abgegeben, wie dies in Fig. 4A dargestellt ist. Die Ein-Bit-Codierung kann für gewisse Anwendungen, insbe- ! sondere bei PCM, unzulänglich sein. Es wird jedoch gezeigt, daß

■ das Quantisiereroptimierungsverfahren entsprechend der vorlie-

: genden Erfindung bei einer Mehr Bit-Codierung ebenfalls einwand- | frei arbeitet.

^]

Dazu soll als Beispiel eine Zwei-Bit-Codierung mit vier Codierungs-, pegeln für Sn gewählt werden. Entsprechend Fig. 4B sollen diese ί Pegel durch C1, C2 und C3 definierbar sein. Drei Amplitudenbe- ;

reiche sind somit gegeben: Der erste zwischen dem minimalen Pegel · ! des zu codierenden Signals und C2, der zweite zwischen C1 und : j C3 und der dritte zwischen C2 und dem maximal möglichen Pegel [ des zu codierenden Signals. Um eine optimale Codierung zu er- !

reichen, müssen C1, C2 und C3 für jeden Block des zu quan- \ ί tisierenden Signals korrekt angegeben werden. Diese Größen C1, ι C2 und C3 liegen innerhalb der betrachteten drei Pegelbänder. _;

■ Die nun folgende Beschreibung soll zur Erhöhung des Verständnisses

^; auf eine Quantisierung nullter Ordnung beschränkt werden; das j angewandte Verfahren gilt jedoch auch für Quantisierungen höherer j Ordnung, z.B. für eine solche erster Ordnung. Der Anfang von ! N Abtastwerten beginnt mit einer Codierung als 1-Bit; die Co- ! dierung wird dann unter Anwendung des beschriebenen Verfahrens ausgeführt. Der optimale Entscheidungspegel ist C2. Der Pegel C2 - Q gilt für C1 und der Pegel C2 + Q für C3. Die betrachteten Pegelbänder sind mit Bezugszeichen 1, 2 und 3 in Kreisen in der

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f; η q R B 0 / Ü 6 1 1

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Fig. 4B bezeichnet. Die Abtastwerte Sn werden in drei Gruppen Sn11, Sn21 und Sn31 je nach dem Amplitudenband eingeteilt, in dem sie liegen. Die drei Gruppen werden getrennt verarbeitet und dabei jede Gruppe in Form eines Bits codiert. Fn11, Fn21 und Fn31 v/erden dabei abgegeben. Das Näherungsverfahren wird dabei einzeln für Sn11 und Fn11, Sn21 und Fn21 sowie Sn31 und Fn31 durchgeführt, wobei sich optimale Werte für Ci1_f C21 und C31 ergeben.

Diese Werte C11, C21 und C31 treten an die Stelle der Werte C1, C2 und C3 und definieren drei neue Bandbereiche. Dann werden die Abtastwerte in drei neue Gruppen Sn12, Sn22 und Sn32 eingeteilt ^; und das Ein-Bit-Näherungsverfahren wiederum für jedes Band angewandt; dabei ergeben sich neue Werte C. So wird fortgefahren, , bis die Beziehungen C1 + 01 = C2 ~ Q2 und C2 + Q2 = C3 - Q3 angenähert erfüllt sind. Schließlich können die Abtastwerte in üblicher Weise in Zwei-Bit-Form entsprechend ihrer Lage zwischen den Entscheidungspegeln C1, C2 und C3 codiert werden. Die ι Abtastwerte kleiner als C1 z.B. werden mit dem Binärwert 00, ! die zwischen C1 und C2 als 01 und die zwischen C2 und C3 als ! 10 sowie die über C3 als 11 codiert. Die Bezugspegel sind dabei '

C1 - Q1 für 00, C1 + Q1 = C2 - 02 für 01, C2 + Q2 = C3 - Q3 für ' 10 und C3 + Q3 für 11.

, Bis hierher wurde nichts ausgesagt über die Definition von Sn. , Bei PCM-Codierung sind Sn die Abtastwerte Xn des zu quantisie-■ renden Signals. Sie können jedoch, wie bei einem DPCM-System j auch Differenzen sein.

; Bei DPCM werden Signalstufen codiert. Da bei jeder einzelnen Stufe Quantisierungsrauschen eingeht, umfaßt der bei einem Abtastwert der Ordnung m (mit N - m - 1) gegebene Gesamtfehler die Akkumulierung der Quantisierungsfehler der m vorangehenden

.Abtastwerte. Wenn fm als jeweiliger Wert, der für einen Abtast-

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RiJf 8-5.0^0

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wert der Ordnung m in einem beliebigen Block steht, bezeichnet • wird, ist der zu minimierende Quantisierungsfehler:

^{: N n} 2

E= Σ (Sn - C ■· Q . ι fj

n=1
Unter der Annahme, daß

J₁ ^£™ ⁼ £'- - ^Fn

!ist, ergeben sich wieder dieselben Verhältnisse wie vorstehend, was zeigt, daß das Quantisiereroptimierungsverfahren entsprechend der vorliegenden Erfindung sich auch für DPCM anwenden läßt. Die Gleichung (3) ist jedoch zu beachten. Dazu ist ein Blockschaltbild der Art gemäß Fig. 5 zu verwenden. Die zu guantisierenden Schritte sollen wiederum als Sn bezeichnet werden. Wenn Xn der Abtastwert n-ter Ordnung des zu codierenden Signals und Xn-1 der .gebildete vorangehende Zwischenwert ist, ergibt sich:

Sn = Xn - Xn-1 (4)

Der benötigte Quantisierer umfaßt wiederum einen Schaltungsteil, Ider dem gemäß Fig. 1 ähnlich ist. Die Eingangssignale Xn werden jeinem subtrahierenden Addierer ADD¹ zugeführt, der die Funktion 'entsprechend der Gleichung (4) ausführt. Die rückgekoppelten jKreise mit G, A1, A2, und DL1 sind vor ADD¹ angeordnet. Ein Decodierer stellt wiederum die Abtastwerte Xn aus den Werten Fn, Cn und Q her. Die zu übermittelnde DPCM-Folge ist aus Fn abzuleiten, wozu der Schaltungsteil rechts unten mit einem Verzögerungselement mit der Verzögerung T und einem Subtrahierer SUB

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dient. Der Decodierer gewinnt das Signal Xn _nach der folgenden
Gleichung wieder:

Xn = Cn + Q . Σ f_m = Cn + Q . Fn

Es ist dabei der Wert Q . Fn zu addieren, der in einem im Deco- S dierer enthaltenen Multiplizierer erzeugt wird, wobei die Werte ι Q und Fn außer Cn zugeführt werden, um Xn ermittelbar zu machen. J

Ein weiteres Verzögerungsglied mit der Verzögerung T, das dem i

Ausgang des Decodierers nachgeschaltet ist, besorgt die ΒβΓβ^-
Α

stellung des verzögerten Signals Xn-1 entsprechend Gleichung (4).

Der Quantisierer kann selbstverständlich für jede beliebige Ord™ ! nung ausgelegt werden, insbesondere für die nullte und erste ; Ordnung. Im ersten Falle wird Cn für einen Block von N Abtastwerten konstant gehalten. Im zweiten Falle variiert Cn linear \ mit n. Es ist einzusehen, daß Cn auch jeder beliebig höheren
Ordnung gewählt werden kann, indem z.B. ein Polynom für Cn
eingesetzt wird:

Cn = Co + η χ C1 + η χ C2 + ...

Zur Berechnung von Co* C1, C2, ... sind jedoch komplexe Matrixinversionsverfahren zu verwenden. In allen Fällen ermöglicht das
beschriebene Näherungsverfahren die Optimierung des Quantisierungsprozesses. Bei variierenden Parametern Cn und Q wird Xn bei
jedem Schritt angepaßt, wobei sich eine Minimierung der Codierungsfehler aufgrund kumulierten Rauschens ergibt.

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6O as 64-AO61 1,.....

ORIGINAL INSPECTED

Claims

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pate Jl_T_^A_N_JL ¹L¹LJL ^C_JL ü _ ...

11/ Verfahren zur Blockcfuantisierung eines elektrischen Signals unter blockweiser Verarbeitung diskreter In formationsabtastwerte, die von der Amplitude des zu codierenden Signals bei N Abtastpunkten abgetastet werden, gekennzeichnet durch die folgenden Verfahrensschritte:

a) Bestimmung einer abgeleiteten Bitfolge Fn, die den Verlauf der Abtastwerte Sn wiedergibt.

b) Ermittlung des mittleren Quantisierungsfehlerv/ertes der abgeleiteten Bitfolge Fn über eine Blocklänge N, wobei dieser Fehlerwert der folgenden Bedingung entspricht:

^N

E= σ ISn - Cn - Q . Fnj^P; n=1

darin ist Cn ein Bezugspolynom und Q der Quantisierungsschritt .

c) Bestimmung der Werte Cn und Q für den minimalen Fehler E. !

d) Korrektur der abgeleiteten Bitfolge Fn unter Ver- j wendung der Werte Cn und 0.

e) Bestimmung eines korrigierenden Fehlerwertes unter Verwendung der Werte Cn, Q und Fn.

f) Wiederholung der Schritte c), d) und e), bis ein hinreichend konstanter Wert Cn erreicht wird.

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OFHGtNAL WSPECTED

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2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, j daß ρ = 2 ist. j
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß j Cn über den Bereich 1 <_ η <_ N konstant gehalten wird.
4. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß Cn = η . C ist mit einer Konstanten C.

;
5. Verfahren nach einem der vorangehenden Ansprüche 2, 3 oder 4, dadurch gekennzeichnet,

daß die abgeleitete Bitfolge Fn als Informationsfolge gewonnen wird, die das jeweilige Vorzeichen von Sn Cn wiedergibt.
6. Verfahren nach einem der vorangehenden Ansprüche,

dadurch gekennzeichnet, daß Sn jeweils der n-te Abtastwert des zu codierenden Blocks im Bereich 1 <_ η <_ N ' ist.

;
7. Verfahren nach einem der vorangehenden Ansprüche, '■ dadurch gekennzeichnet, daß Sn jeweils die Differenz zwischen einem Abtastwert und dem vorangehenden Abtastwert (DPCM) ist.
8. Verfahren nach einem der vorangehenden Ansprüche,

dadurch gekennzeichnet,- daß der Quantisierungsschritt Q nach einer vorgegebenen Regel während der Durchführung eines Näherungsverfahrens zur Erlangung optimaler ■ Werte Cn und Q mit dem Ziel, einen minimalen Fehler E zu erreichen, modifiziert wird.

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fNSPECTED

2511906 j
9. Verfahren nach einem der vorangehenden Ansprüche unter
Mehr-Bit-Quantisierung zu je B Bits, dadurch gekennzeichnet,

daß die zu quantisierenden M diskreten Abtastwerte

Sn in 2 -1 Gruppen aufgeteilt werden und

daß eine optimierte Quantisierung in den einzelnen

Gruppen durchgeführt wird. '<
10. Schaltungsanordnung zur Durchführung des Verfahrens
nach einem der Ansprüche 1 bis 8,

gekennzeichnet durch die folgenden Schaltungsmerkmale:

a) Speicher (Verzögerungsleitung DL1) zur Speicherung i

von η Abtastv/erten Sn, die zu einem zu quantisierenden Signalblock gehören und laufende wiederholte i Eingabe der gespeicherten Informationen in den
Speichereingang. ■

b) Schaltkreise (QUANT.) zur Bildung einer abgeleiteten ;

ersten Bitfolge Fn, die der Vorzeichenfolge der Abtastwerte Sn entspricht. ;

c) Schaltkreise (VGL.) zur iterativen Bestimmung eines ! Bezugspolynoms Cn und eines Quantisierungsschritts Q, j wobei eine Näherung für Cn und Q solange durchführbar I ist, bis hinreichende Konstanz erzielt ist. ^!

d) Schaltkreise (ADD1/QUANT.) zur fortlaufenden Bildung j einer abgeleiteten Bitfolge Fn, die eine Folge der j

Vorzeichen von Sn - Cn darstellt. ;

e) Schaltkreise zur wiederholten Durchführung der Funk- ! tionen gemäß c) und d), bis ein hinreichend gleich- I bleibendes Cn erzielt wird. ΐ

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11. Schaltungsanordnung zur Durchführung des Verfahrens

nach Anspruch 9, .

gekennzeichnet durch die folgenden Schaltungsmerkmale:

a) Schaltkreise zur Bestimmung einer ersten Bitfolge Fn _r die das jeweilige Vorzeichen der Abtastwerte Sn darstellt.

b) Schaltkreise zur Optimierung der Quantisierung ent- ! sprechend Anspruch 10 unter iterativer Bestimmung i eines Bezugspolynoms Cn und eines Quantisierungsschritts Q.

c) Schaltkreise zur Aufteilung der Abtastwerte Sn in drei Gruppen, deren Werte unterhalb C-Q oder j zwischen C-Q und C + Q oder oberhalb C + Q liegen. j

d) Schaltkreise zur Optimierung der Ein-Bit--Quantisie- _: rung innerhalb der drei Gruppen und zur Ableitung _; zu je einer der drei Gruppen gehörender Referenz- · polynome C1, C2 und C3.

e) Schaltkreise zur Aufteilung der Abtastwerte Sn in drei Gruppen, deren einzelne Werte unterhalb C2 oder zwischen C1 und C3 oder oberhalb C2 liegen..

f) Schaltkreise zur schrittweisen Wiederholung der Funktionen gemäß d) und e), bis hinreichend konstante Werte C1, C2 und C3 erreicht sind. '■

g) Schaltkreise zur 2--Bit-Codierung der Folgen von Abtastwerten Sn je nach Lage der Abtastwerte in den drei durch C1, C2 und C3 begrenzten Bereichen. j

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