JPS637485B2 - - Google Patents
Info
- Publication number
- JPS637485B2 JPS637485B2 JP13147180A JP13147180A JPS637485B2 JP S637485 B2 JPS637485 B2 JP S637485B2 JP 13147180 A JP13147180 A JP 13147180A JP 13147180 A JP13147180 A JP 13147180A JP S637485 B2 JPS637485 B2 JP S637485B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- automatic
- automatic equalization
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000001934 delay Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000001172 regenerating effect Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
- H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
- H04L25/03038—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a non-recursive structure
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】
本発明は受信ベースバンド信号から原信号を再
生する自動等化器に関する。
生する自動等化器に関する。
一般に、この種の自動等化器は、デイジタル通
信システムの受信端末に設けられ、受信されたバ
イポーラ形式のベースバンド信号を整形された原
信号の形に再生するために役立てられている。従
来用いられている自動等化器は、第１図に見られ
るように、トランスバーサルフイルタ型の自動等
化回路２と判定回路３と加算回路４とによつて構
成される。図を参照し、入力端子１に与えられた
受信バイポーラ信号列は自動等化回路２で等化さ
れるが、この出力信号のレベルは判定回路３によ
り比較判定され、この判定結果と上記自動等化回
路２の出力との差、すなわち誤差信号により自動
等化回路２のタツプ係数を修正制御することによ
つて、原信号を自動等化回路２の出力側から再生
するようにしたものである。
信システムの受信端末に設けられ、受信されたバ
イポーラ形式のベースバンド信号を整形された原
信号の形に再生するために役立てられている。従
来用いられている自動等化器は、第１図に見られ
るように、トランスバーサルフイルタ型の自動等
化回路２と判定回路３と加算回路４とによつて構
成される。図を参照し、入力端子１に与えられた
受信バイポーラ信号列は自動等化回路２で等化さ
れるが、この出力信号のレベルは判定回路３によ
り比較判定され、この判定結果と上記自動等化回
路２の出力との差、すなわち誤差信号により自動
等化回路２のタツプ係数を修正制御することによ
つて、原信号を自動等化回路２の出力側から再生
するようにしたものである。
しかし乍ら、このように構成された自動等化器
においては、自動等化回路２が擬似引き込み状態
において誤差信号“０”の状態が発生し、そのた
めに、正常な引き込み状態におくようタツプ係数
を修正することができないという欠点があつた。
においては、自動等化回路２が擬似引き込み状態
において誤差信号“０”の状態が発生し、そのた
めに、正常な引き込み状態におくようタツプ係数
を修正することができないという欠点があつた。
そこで、本発明の目的は、従来の自動等化器に
擬似引き込み状態を検出してタツプ係数をリセツ
トする制御回路を付加することにより、上記従来
の欠点を除去し、安定に正常な引き込み状態を保
持することのできる自動等化器を提供することに
ある。
擬似引き込み状態を検出してタツプ係数をリセツ
トする制御回路を付加することにより、上記従来
の欠点を除去し、安定に正常な引き込み状態を保
持することのできる自動等化器を提供することに
ある。
本発明によれば、ベースバンド信号をうけて原
信号を再生するため、タツプ係数を格納する遅延
素子を具備した自動等化回路と、該自動等化回路
の出力をうけてそのレベルを判定する判定回路
と、該判定回路の出力と前記自動等化回路の出力
とを加算する加算回路とを有し、該加算回路の出
力によつて前記自動等化回路を制御する自動等化
器において、前記自動等化回路の出力、若しくは
前記判定回路の出力を遅延する遅延回路と、該遅
延回路に与えられる入力と該遅延回路の出力とを
加算する第２の加算回路と、該第２の加算回路の
加算結果に応じて前記自動等化回路のタツプ係数
をリセツトする制御回路とを付加したことを特徴
とする自動等化器が得られる。
信号を再生するため、タツプ係数を格納する遅延
素子を具備した自動等化回路と、該自動等化回路
の出力をうけてそのレベルを判定する判定回路
と、該判定回路の出力と前記自動等化回路の出力
とを加算する加算回路とを有し、該加算回路の出
力によつて前記自動等化回路を制御する自動等化
器において、前記自動等化回路の出力、若しくは
前記判定回路の出力を遅延する遅延回路と、該遅
延回路に与えられる入力と該遅延回路の出力とを
加算する第２の加算回路と、該第２の加算回路の
加算結果に応じて前記自動等化回路のタツプ係数
をリセツトする制御回路とを付加したことを特徴
とする自動等化器が得られる。
次に、本発明の自動等化器について実施例を挙
げ、図面を参照して詳細に説明する。
げ、図面を参照して詳細に説明する。
第２図は本発明による実施例の構成をブロツク
図により示したものである。この図において、参
照記号１は入力端子、２は自動等化回路、３は判
定回路、４は加算回路、そして５は出力端子であ
り、これ等によつて構成される部分は、後述する
ように自動等化回路２の一部改変個所を除けば、
従来技術によつて得られる自動等化器と同じ構成
を示している。参照記号６は遅延回路、７は第２
の加算回路、８は第２の判定回路、そして９はカ
ウンタである。これ等のうち、自動等化回路２は
トランスバーサル形のデイジタルフイルタ回路に
よつて構成されており、その具体的な構成例を示
すと第３図のようになる。
図により示したものである。この図において、参
照記号１は入力端子、２は自動等化回路、３は判
定回路、４は加算回路、そして５は出力端子であ
り、これ等によつて構成される部分は、後述する
ように自動等化回路２の一部改変個所を除けば、
従来技術によつて得られる自動等化器と同じ構成
を示している。参照記号６は遅延回路、７は第２
の加算回路、８は第２の判定回路、そして９はカ
ウンタである。これ等のうち、自動等化回路２は
トランスバーサル形のデイジタルフイルタ回路に
よつて構成されており、その具体的な構成例を示
すと第３図のようになる。
第３図において、参照記号２１はｋ個の遅延素
子、２２−１〜ｋは乗算回路、２３−１〜ｋはタ
ツプ係数が格納される遅延素子、２４−１〜ｋは
加算回路、２５−１〜ｋは乗算回路、２６は加算
回路、２７は乗算回路を示している。なお、遅延
素子２１のｆは中間の遅延素子から引き出された
タツプであり、従つて、２２−ｆ，２３−ｆ，２
４−ｆおよび２５−ｆはその中間タツプｆに接続
されているそれぞれ乗算回路、遅延素子、加算回
路および乗算回路を示している。この構成におい
て、乗算回路２２−１〜ｋはそれぞれ遅延素子２
１のタツプ出力と遅延素子２３−１〜ｋに格納さ
れたタツプ係数との乗算を行う。また、乗算回路
２７は別に与えられた自動等化器の修正係数ｂと
誤差信号ｃとの乗算を行ない、その結果は乗算回
路２５−１〜ｋにおいて遅延素子２１のそれぞれ
のタツプ出力と乗算される。乗算回路２５−１〜
ｋの乗算結果と遅延素子２３−１〜ｋのタツプ係
数とはそれぞれ加算回路２４−１〜ｋで加算さ
れ、その値が遅延素子２３−１〜ｋに格納され
る。このようにして、遅延素子２３−１〜ｋに格
納されるタツプ係数の更新が行われる。
子、２２−１〜ｋは乗算回路、２３−１〜ｋはタ
ツプ係数が格納される遅延素子、２４−１〜ｋは
加算回路、２５−１〜ｋは乗算回路、２６は加算
回路、２７は乗算回路を示している。なお、遅延
素子２１のｆは中間の遅延素子から引き出された
タツプであり、従つて、２２−ｆ，２３−ｆ，２
４−ｆおよび２５−ｆはその中間タツプｆに接続
されているそれぞれ乗算回路、遅延素子、加算回
路および乗算回路を示している。この構成におい
て、乗算回路２２−１〜ｋはそれぞれ遅延素子２
１のタツプ出力と遅延素子２３−１〜ｋに格納さ
れたタツプ係数との乗算を行う。また、乗算回路
２７は別に与えられた自動等化器の修正係数ｂと
誤差信号ｃとの乗算を行ない、その結果は乗算回
路２５−１〜ｋにおいて遅延素子２１のそれぞれ
のタツプ出力と乗算される。乗算回路２５−１〜
ｋの乗算結果と遅延素子２３−１〜ｋのタツプ係
数とはそれぞれ加算回路２４−１〜ｋで加算さ
れ、その値が遅延素子２３−１〜ｋに格納され
る。このようにして、遅延素子２３−１〜ｋに格
納されるタツプ係数の更新が行われる。
いま、第２図における入力端子１に加入者線路
を介してバイポーラ形式の受信ベースバンド信号
ａが、例えば、 …１、０、−１、０、０、０、１、−１、１、−１、
０、０、１、… ………(1) に示すような符号列によつて与えられたとする。
なお、説明を簡単にするために入力信号に波形歪
はないものとする。ここで、自動等化回路２のタ
ツプ係数がセンタタツプだけ“１”で、他が全部
“０”であるとすれば、自動等化回路の出力ｄは、 …１、０、−１、０、０、０、１、−１、１、−１、
０、０、１、… ………(2) となる。この符号列(2)は入力ｄとして判定回路３
に与えられ、それぞれの信号のレベルＤは２個の
閾値、例えば、0.5および−0.5との大小関係によ
り判定される。すなわち、Ｄ≧0.5の場合には判
定出力は“１”、0.5＞Ｄ≧−0.5の場合には判定
出力は“０”、そしてＤ＜−0.5の場合には判定出
力は“−１”となる。このようにして得られた判
定結果は加算回路４において自動等化回路２の出
力ｄに加算され、誤差信号ｃとして自動等化回路
２の乗算回路２７に与えられる。しかし、前述の
ように自動等化回路のセンタタツプだけが“１”
で、他のタツプが“０”の場合には、誤差信号ｃ
は“０”となり、自動等化回路２はタツプ係数の
更新を必要とすることなく、正常に引き込まれて
いることが判る。
を介してバイポーラ形式の受信ベースバンド信号
ａが、例えば、 …１、０、−１、０、０、０、１、−１、１、−１、
０、０、１、… ………(1) に示すような符号列によつて与えられたとする。
なお、説明を簡単にするために入力信号に波形歪
はないものとする。ここで、自動等化回路２のタ
ツプ係数がセンタタツプだけ“１”で、他が全部
“０”であるとすれば、自動等化回路の出力ｄは、 …１、０、−１、０、０、０、１、−１、１、−１、
０、０、１、… ………(2) となる。この符号列(2)は入力ｄとして判定回路３
に与えられ、それぞれの信号のレベルＤは２個の
閾値、例えば、0.5および−0.5との大小関係によ
り判定される。すなわち、Ｄ≧0.5の場合には判
定出力は“１”、0.5＞Ｄ≧−0.5の場合には判定
出力は“０”、そしてＤ＜−0.5の場合には判定出
力は“−１”となる。このようにして得られた判
定結果は加算回路４において自動等化回路２の出
力ｄに加算され、誤差信号ｃとして自動等化回路
２の乗算回路２７に与えられる。しかし、前述の
ように自動等化回路のセンタタツプだけが“１”
で、他のタツプが“０”の場合には、誤差信号ｃ
は“０”となり、自動等化回路２はタツプ係数の
更新を必要とすることなく、正常に引き込まれて
いることが判る。
これに反し、自動等化回路２のセンタタツプお
よびセンタタツプの隣接タツプのタツプ係数がと
もに“１”の場合、自動等化回路２の出力ｄは、 センタタツプ…1 0 ‐1 0 0 0 1 ‐1 1 ‐1 0 0
1… 隣接タツプ … 1 0 ‐1 0 0 0 1 ‐1 1 ‐1 0 0
1… 出力ｄ… 1 ‐1 ‐1 0 0 1 0 0 0‐1 0 1… (3) となる。そして、この場合も前と同じように、誤
差信号ｃは“０”となり、タツプ係数は更新され
ない。このように、センタタツプおよびセンタの
隣接タツプがともに“１”、他のタツプが“０”
のタツプ係数をもつ場合には、自動等化回路は擬
似的に安定に引き込まれる。
よびセンタタツプの隣接タツプのタツプ係数がと
もに“１”の場合、自動等化回路２の出力ｄは、 センタタツプ…1 0 ‐1 0 0 0 1 ‐1 1 ‐1 0 0
1… 隣接タツプ … 1 0 ‐1 0 0 0 1 ‐1 1 ‐1 0 0
1… 出力ｄ… 1 ‐1 ‐1 0 0 1 0 0 0‐1 0 1… (3) となる。そして、この場合も前と同じように、誤
差信号ｃは“０”となり、タツプ係数は更新され
ない。このように、センタタツプおよびセンタの
隣接タツプがともに“１”、他のタツプが“０”
のタツプ係数をもつ場合には、自動等化回路は擬
似的に安定に引き込まれる。
上記のように、自動等化回路２は、符号列(1)の
入力に対して、センタタツプのタツプ係数のみ
“１”の正常引き込み状態においては出力に符号
列(2)が得られるが、センタタツプおよび隣接タツ
プのタツプ係数がともに“１”の擬似引き込み状
態においては出力はバイポーラルールから外れた
符号列(3)となる。このような２とおりの符号列
は、遅延回路６に加えられ、ここで１ビツトの遅
延が行われる。この遅延された信号と遅延前の信
号とは第２の加算回路７で加算される。加算回路
７の出力信号ｅを観察すると、正常に自動等化回
路が引き込んでいる場合は、 …1 0 ‐1 0 0 0 1 ‐1 1 ‐1 0 0 1… (2) … 1 0 ‐1 0 0 0 1 ‐1 1 ‐1 0 0 1… … 1 ‐1 ‐1 0 0 1 0 0 0 ‐1 0 1… となる。見られるように、符号列(2)がバイポーラ
ルールを満足している為、加算回路７の出力信号
ｅのレベルは最大１となつている。
入力に対して、センタタツプのタツプ係数のみ
“１”の正常引き込み状態においては出力に符号
列(2)が得られるが、センタタツプおよび隣接タツ
プのタツプ係数がともに“１”の擬似引き込み状
態においては出力はバイポーラルールから外れた
符号列(3)となる。このような２とおりの符号列
は、遅延回路６に加えられ、ここで１ビツトの遅
延が行われる。この遅延された信号と遅延前の信
号とは第２の加算回路７で加算される。加算回路
７の出力信号ｅを観察すると、正常に自動等化回
路が引き込んでいる場合は、 …1 0 ‐1 0 0 0 1 ‐1 1 ‐1 0 0 1… (2) … 1 0 ‐1 0 0 0 1 ‐1 1 ‐1 0 0 1… … 1 ‐1 ‐1 0 0 1 0 0 0 ‐1 0 1… となる。見られるように、符号列(2)がバイポーラ
ルールを満足している為、加算回路７の出力信号
ｅのレベルは最大１となつている。
自動等化回路２が擬似引き込みしている場合に
は、加算回路７の出力ｅは、符号列(3)がバイポー
ラルールを満足していない為、 …1 ‐1 ‐1 0 0 1 0 0 0 ‐1 0 1…(3) … 1 ‐1 ‐1 0 0 1 0 0 0 ‐1 0 1… … 0 ‐2 ‐1 0 1 1 0 0 ‐1 ‐1 1… となり、加算回路７の出力レベルに±２が現われ
る。従つて、このレベルが検出された時、擬似引
き込みであることが判る。加算回路７の出力信号
ｅのレベルをＥとし、第２の判定回路８が２つの
閾値X0および−X0を持ち、Ｅ＞X0、又はＥ＜−
X0の関係にあるとすれば、判定回路８の出力側
からカウンタ９を１つカウントアツプする信号が
現われる。カウンタ９は、Ｎ回カウントアツプす
ると、自動等化回路２のタツプ係数をリセツトす
る信号ｆを出力し、遅延回路２３−１〜ｋを制御
してそれぞれのタツプ係数を初期状態にリセツト
すると同時に、カウンタ自身もリセツトする。即
ち、カウンタ９がＮ回カウントアツプすることに
よつて、自動等化回路２が擬似引き込みをしてい
ると判断されるわけであり、その時点でタツプ係
数が初期状態（センタタツプのみが“１”、他は
全て“０”）にリセツトされる。この結果、自動
等化回路における擬似引き込み状態を完全に除去
することができる。
は、加算回路７の出力ｅは、符号列(3)がバイポー
ラルールを満足していない為、 …1 ‐1 ‐1 0 0 1 0 0 0 ‐1 0 1…(3) … 1 ‐1 ‐1 0 0 1 0 0 0 ‐1 0 1… … 0 ‐2 ‐1 0 1 1 0 0 ‐1 ‐1 1… となり、加算回路７の出力レベルに±２が現われ
る。従つて、このレベルが検出された時、擬似引
き込みであることが判る。加算回路７の出力信号
ｅのレベルをＥとし、第２の判定回路８が２つの
閾値X0および−X0を持ち、Ｅ＞X0、又はＥ＜−
X0の関係にあるとすれば、判定回路８の出力側
からカウンタ９を１つカウントアツプする信号が
現われる。カウンタ９は、Ｎ回カウントアツプす
ると、自動等化回路２のタツプ係数をリセツトす
る信号ｆを出力し、遅延回路２３−１〜ｋを制御
してそれぞれのタツプ係数を初期状態にリセツト
すると同時に、カウンタ自身もリセツトする。即
ち、カウンタ９がＮ回カウントアツプすることに
よつて、自動等化回路２が擬似引き込みをしてい
ると判断されるわけであり、その時点でタツプ係
数が初期状態（センタタツプのみが“１”、他は
全て“０”）にリセツトされる。この結果、自動
等化回路における擬似引き込み状態を完全に除去
することができる。
なお、上記の実施例においては、第２図に見ら
れるように、遅延回路６および加算回路７の一方
の入力には自動等化回路２の出力が加えられた
が、他の方法として、第２の判定回路８へ直接自
動等化回路２の出力を加え、判定回路８とカウン
タ９との間に遅延回路６および加算回路７を挿入
してその遅延回路６の入力および出力を加算する
ようにしても、動作上本質的に変わりのないこと
は言うまでもない。更に、その場合における自動
等化回路２の出力側に第１の判定回路３と第２の
判定回路８とが並列に接続されることの無駄をさ
けるために、第１の判定回路３の出力側に遅延回
路６の入力側および加算回路７の一方の入力側を
接続し、加算回路７の出力をカウンタ９に加える
ようにすることができる。これによつて、結果的
に第２の判定回路８を除去でき、より経済的な回
路が得られる。
れるように、遅延回路６および加算回路７の一方
の入力には自動等化回路２の出力が加えられた
が、他の方法として、第２の判定回路８へ直接自
動等化回路２の出力を加え、判定回路８とカウン
タ９との間に遅延回路６および加算回路７を挿入
してその遅延回路６の入力および出力を加算する
ようにしても、動作上本質的に変わりのないこと
は言うまでもない。更に、その場合における自動
等化回路２の出力側に第１の判定回路３と第２の
判定回路８とが並列に接続されることの無駄をさ
けるために、第１の判定回路３の出力側に遅延回
路６の入力側および加算回路７の一方の入力側を
接続し、加算回路７の出力をカウンタ９に加える
ようにすることができる。これによつて、結果的
に第２の判定回路８を除去でき、より経済的な回
路が得られる。
以上の説明により明らかなように、本発明によ
れば、従来の自動等化器を擬似引き込み状態を検
出してタツプ係数をリセツトする制御回路を付加
することによつて、自動等化器を常に正常な引き
込み状態で動作させることができるから、これを
ベースバンド信号をうける端末側に使用してシス
テムの信頼性を向上すべく得られる効果は大なる
ものがある。
れば、従来の自動等化器を擬似引き込み状態を検
出してタツプ係数をリセツトする制御回路を付加
することによつて、自動等化器を常に正常な引き
込み状態で動作させることができるから、これを
ベースバンド信号をうける端末側に使用してシス
テムの信頼性を向上すべく得られる効果は大なる
ものがある。
第１図は従来の自動等化器の構成を示すブロツ
ク図、第２図は本発明による実施例の構成を示す
ブロツク図、第３図は、第２図の実施例における
自動等化回路の具体例を示す構成図である。 図において、１は入力端子、２は自動等化回
路、３，８は判定回路、４，７は加算回路、５は
出力端子、６は遅延回路、９はカウンタである。
ク図、第２図は本発明による実施例の構成を示す
ブロツク図、第３図は、第２図の実施例における
自動等化回路の具体例を示す構成図である。 図において、１は入力端子、２は自動等化回
路、３，８は判定回路、４，７は加算回路、５は
出力端子、６は遅延回路、９はカウンタである。
Claims (1)
- １ ベースバンド信号をうけて原信号を再生する
ため、タツプ係数を格納する遅延素子を具備した
自動等化回路と、該自動等化回路の出力をうけて
そのレベルを判定する判定回路と、該判定回路の
出力と前記自動等化回路の出力とを加算する加算
回路とを有し、該加算回路の出力によつて前記自
動等化回路を制御する自動等化器において、前記
自動等化回路の出力、若しくは前記判定回路の出
力を遅延する遅延回路と、該遅延回路に与えられ
る入力と該遅延回路の出力とを加算する第２の加
算回路と、該第２の加算回路の加算結果に応じて
前記自動等化回路のタツプ係数をリセツトする制
御回路とを付加したことを特徴とする自動等化
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13147180A JPS5757022A (en) | 1980-09-24 | 1980-09-24 | Automatic equalizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13147180A JPS5757022A (en) | 1980-09-24 | 1980-09-24 | Automatic equalizer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5757022A JPS5757022A (en) | 1982-04-06 |
| JPS637485B2 true JPS637485B2 (ja) | 1988-02-17 |
Family
ID=15058736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13147180A Granted JPS5757022A (en) | 1980-09-24 | 1980-09-24 | Automatic equalizer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5757022A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03103185U (ja) * | 1990-02-08 | 1991-10-25 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0137393B1 (en) * | 1983-09-24 | 1988-11-30 | Mazda Motor Corporation | Intake arrangement for internal combustion engine |
| DE3475815D1 (en) * | 1983-09-24 | 1989-02-02 | Mazda Motor | Intake arrangement for internal combustion engine |
-
1980
- 1980-09-24 JP JP13147180A patent/JPS5757022A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03103185U (ja) * | 1990-02-08 | 1991-10-25 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5757022A (en) | 1982-04-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3357956B2 (ja) | 判定帰還形等化器 | |
| US5563911A (en) | Equalizer for data receiver apparatus | |
| EP0549019B1 (en) | Decision feedback equalisation system with low error propagation | |
| KR960028572A (ko) | 수렴특성을 개선시킨 등화기 | |
| US7574467B2 (en) | Adaptive equalizer and method for the same | |
| JPH0656969B2 (ja) | ベースバンド制御通過帯域等化回路配置 | |
| JP3270289B2 (ja) | 判定帰還形等化器 | |
| US5303264A (en) | Adaptive equalizer using recursive least-squares algorithm and method therefor | |
| US5408503A (en) | Adaptive viterbi detector | |
| JP2611557B2 (ja) | 判定帰還形自動等化器 | |
| JPS637485B2 (ja) | ||
| JPH06216714A (ja) | 係数更新用２段階アキュムレータ | |
| US7133465B2 (en) | Modified Tomlinson-Harashima precoding method circuit for infinite impulse response (IIR) channels | |
| JP3458098B2 (ja) | 波形等化制御装置、及び波形等化制御方法 | |
| JPH0616580B2 (ja) | 双方向デイジタル伝送システム用エコ−・キヤンセラ | |
| JP3146609B2 (ja) | 自動等化回路 | |
| KR100262961B1 (ko) | 결정 궤환 재귀 신경망을 이용한 등화 장치및 방법 | |
| JPH0669157B2 (ja) | 自動等化装置 | |
| KR0176146B1 (ko) | 결정 귀환 등화 방법 | |
| JPS59218051A (ja) | 自動波形等化器 | |
| JP3075219B2 (ja) | 自動等化器 | |
| JP2511157B2 (ja) | 自動等化器 | |
| JP2806084B2 (ja) | 自動等化器 | |
| JPH0832491A (ja) | 自動等化器 | |
| JPS60112310A (ja) | 等化回路 |