JPS60112310A - 等化回路 - Google Patents
等化回路Info
- Publication number
- JPS60112310A JPS60112310A JP21999383A JP21999383A JPS60112310A JP S60112310 A JPS60112310 A JP S60112310A JP 21999383 A JP21999383 A JP 21999383A JP 21999383 A JP21999383 A JP 21999383A JP S60112310 A JPS60112310 A JP S60112310A
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- distortion
- estimated distortion
- tap coefficient
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
- H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
- H04L25/03057—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a recursive structure
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は等化回路に関し、特に電話加入者線を用いてデ
ィジタル信号伝送上行う場合に、波形歪の等化に判定帰
還形等化器を使用する等化回路に関する。
ィジタル信号伝送上行う場合に、波形歪の等化に判定帰
還形等化器を使用する等化回路に関する。
一般に加入者線上用いてパルス伝送を行う場合。
信号受信端で発生する波形歪はパルス幅の前半ではほと
んど発生せず、パルス幅の後半で長く尾全引く様な歪と
なる。この様な受信信号は、その歪が最大Ｎタイムスロ
ット後まで発生するとすると、（１）式の様に表現され
る。
んど発生せず、パルス幅の後半で長く尾全引く様な歪と
なる。この様な受信信号は、その歪が最大Ｎタイムスロ
ット後まで発生するとすると、（１）式の様に表現され
る。
Ｙｎ＝ΣｈｋＸｎ−ｋ （１）
−０
ここで（Ｘ、）は送信信号系列、（ｈｎｌは伝送路イン
パルス応答、（ｙｎ）は受信信号系列である。
パルス応答、（ｙｎ）は受信信号系列である。
判定帰還形等化器はこの様な歪で伴う波形の等化に際し
、伝送路のインパルス応答の推定値（ｈ、）と送信信号
の推定値（ｘｎ）ｖ用いて、受信信号の歪の推定値Ｄ
ｎ ｆ作シ、これ全受信信号から差引くことによシ受信
信号の再生全行う。すなわちｘ１１＝ｙ、−Ｄ！ｌ （
２Ｊ −１ 第１図は上記の動作原理による従来の判定帰還形等化回
路の一例である。第１図において１はアナログ加算回路
、２は判定回路、３は誤差検出回路、４はシフトレジス
タ、５〜８は乗算回路、９゜１０はタップ係数メモリ、
１１はデジタル加算回路、１２はデジタルアナログ（以
下Ｄ／Ａとする）変換回路である。
、伝送路のインパルス応答の推定値（ｈ、）と送信信号
の推定値（ｘｎ）ｖ用いて、受信信号の歪の推定値Ｄ
ｎ ｆ作シ、これ全受信信号から差引くことによシ受信
信号の再生全行う。すなわちｘ１１＝ｙ、−Ｄ！ｌ （
２Ｊ −１ 第１図は上記の動作原理による従来の判定帰還形等化回
路の一例である。第１図において１はアナログ加算回路
、２は判定回路、３は誤差検出回路、４はシフトレジス
タ、５〜８は乗算回路、９゜１０はタップ係数メモリ、
１１はデジタル加算回路、１２はデジタルアナログ（以
下Ｄ／Ａとする）変換回路である。
伝送路で波形歪を受けた受信信号はアナログ加算回路１
で歪成分が取シ除かれ判定回路２に入力され、パルスの
識別が行われる。また判定結果はシフトレジスタ４に入
力され、シフトレジスタ４の各ビットの出力と、伝送路
のインパルス応答の推定値全保持しているタップ係数メ
モｌＪ９，１０の内容が乗算回路５．６に入力され、各
乗算結果がデジタル加算回路１１で加算され、Ｄ／Ａ変
換回路１２でアナログ信号に変換され推定歪信号となる
。また、誤差検出回路３は判定回路２の判定結果全基準
信号として判定回路２への大刀信号の歪を検出し、更に
乗算回路７，８にょシフトレジスタ４の内容との相関が
とられ、タップ係数メモＩ７９，１０の更新が行われる
。
で歪成分が取シ除かれ判定回路２に入力され、パルスの
識別が行われる。また判定結果はシフトレジスタ４に入
力され、シフトレジスタ４の各ビットの出力と、伝送路
のインパルス応答の推定値全保持しているタップ係数メ
モｌＪ９，１０の内容が乗算回路５．６に入力され、各
乗算結果がデジタル加算回路１１で加算され、Ｄ／Ａ変
換回路１２でアナログ信号に変換され推定歪信号となる
。また、誤差検出回路３は判定回路２の判定結果全基準
信号として判定回路２への大刀信号の歪を検出し、更に
乗算回路７，８にょシフトレジスタ４の内容との相関が
とられ、タップ係数メモＩ７９，１０の更新が行われる
。
この等化回路によυ等化が十分に行われるためには、推
定歪信号が（３）式の様に判定結果の線形加算となって
いることが必要である。すなわち、乗算回路５，６．デ
ジタル加算回路１１．Ｄ／Ａ変換回路１２に於て歪が発
生しないことが要求される。これらの内−１特に歪が発
生し易いのはＤ／Ａ変換回路１２である。
定歪信号が（３）式の様に判定結果の線形加算となって
いることが必要である。すなわち、乗算回路５，６．デ
ジタル加算回路１１．Ｄ／Ａ変換回路１２に於て歪が発
生しないことが要求される。これらの内−１特に歪が発
生し易いのはＤ／Ａ変換回路１２である。
すなわち、従来は等化回路内部で発生する歪による特性
の劣化が犬キ＜、そのために、回路の簡略化が妨げられ
るという欠点をもつ。
の劣化が犬キ＜、そのために、回路の簡略化が妨げられ
るという欠点をもつ。
本発明の目的は、判定帰還内部で発生する歪量も含めて
受信信号の歪を筒易な回路で等化できる等化回路全提供
することにある。
受信信号の歪を筒易な回路で等化できる等化回路全提供
することにある。
本発明の等化回路は、受信パルス列？判定回路により識
別して出力信号とし、あらかじめ定めた一定期間に受信
される受信パルス列のパターンの種類の総数と同数のパ
ターン検出回路でパターンを検出した結果に応じて前記
総数と同数のタップ係数メモリのそれぞれに前記パター
ンごとに発生する前記受信パルス列の推定歪量を保持し
、この推定歪量全前記タップ係数メモリよυ取出し前記
受信パルス列から差引いた信号全前記判定回路に入力し
、前記判定回路による識別結果全基準信号として前記判
定回路の入力の歪信号全検出し、この歪信号が前記パタ
ーンのどれに対応しているかを前記パターン検出回路の
検出結果と照合することによｐ識別し、識別されたパタ
ーンに対応する前記タップ係数メモリの内容に前記歪信
号を加えることによシ前記推定歪量を更新すること全特
徴とする。
別して出力信号とし、あらかじめ定めた一定期間に受信
される受信パルス列のパターンの種類の総数と同数のパ
ターン検出回路でパターンを検出した結果に応じて前記
総数と同数のタップ係数メモリのそれぞれに前記パター
ンごとに発生する前記受信パルス列の推定歪量を保持し
、この推定歪量全前記タップ係数メモリよυ取出し前記
受信パルス列から差引いた信号全前記判定回路に入力し
、前記判定回路による識別結果全基準信号として前記判
定回路の入力の歪信号全検出し、この歪信号が前記パタ
ーンのどれに対応しているかを前記パターン検出回路の
検出結果と照合することによｐ識別し、識別されたパタ
ーンに対応する前記タップ係数メモリの内容に前記歪信
号を加えることによシ前記推定歪量を更新すること全特
徴とする。
次に本発明について図面？用いて説明する。第２図は本
発明の実施例を示す。同図において、２０１にアナログ
加算回路、２０２は判定回路。
発明の実施例を示す。同図において、２０１にアナログ
加算回路、２０２は判定回路。
２０３は誤差検出回路、２４はシフトレジスタ、２０５
〜２１２は乗算回路、２１３〜２１６はタップ係数メモ
’Ｊ、２１７ｉｄデジタル加算回Ｆｕｒ ｈ ２１８は
Ｄ／Ａ変換回路、２１９〜２２２はデコーダである。
〜２１２は乗算回路、２１３〜２１６はタップ係数メモ
’Ｊ、２１７ｉｄデジタル加算回Ｆｕｒ ｈ ２１８は
Ｄ／Ａ変換回路、２１９〜２２２はデコーダである。
伝送路において歪んだ受信信号はアナログ加算回路２０
１に入力され、推定歪信号が差し引かれることにより信
号中の歪成分が除かれ判定回路２０２に入力され、受信
信号の識別が行われる。
１に入力され、推定歪信号が差し引かれることにより信
号中の歪成分が除かれ判定回路２０２に入力され、受信
信号の識別が行われる。
一方、シフトレジスタ２０４に保持されている入カバタ
ーンが、パターン検出回路２１９〜２２２によシ検出さ
れ、乗算回路２１９〜２１２に於て、タップ係数メモリ
２１３〜２１６の出力との乗算が行われ更に加算回路２
１７に於て加算されることによシ加算回路２１７の出力
にはデコーダ２１９〜２２２によシ検出されたパターン
に対応し比信号がタップ係数メモリよシ出力され、更に
加算回路２１７の出力デジタル信号は、Ｄ／Ａ変換回路
２１８によシアナログ信号に変換されることによシ推定
歪信号がつくられる。また、誤差検出回路２０３は判定
回路２０２０判定結果？基準として判定回路入力信号の
歪全検出し、更に乗算回路２０５〜２０８においてデコ
ード回路２１９〜２２２の出力信号との相関上とシ、タ
ップ係数メモリの内容に加算することによシタツブ係数
メモリ２１３〜２１６の内容の更新が行われる。
ーンが、パターン検出回路２１９〜２２２によシ検出さ
れ、乗算回路２１９〜２１２に於て、タップ係数メモリ
２１３〜２１６の出力との乗算が行われ更に加算回路２
１７に於て加算されることによシ加算回路２１７の出力
にはデコーダ２１９〜２２２によシ検出されたパターン
に対応し比信号がタップ係数メモリよシ出力され、更に
加算回路２１７の出力デジタル信号は、Ｄ／Ａ変換回路
２１８によシアナログ信号に変換されることによシ推定
歪信号がつくられる。また、誤差検出回路２０３は判定
回路２０２０判定結果？基準として判定回路入力信号の
歪全検出し、更に乗算回路２０５〜２０８においてデコ
ード回路２１９〜２２２の出力信号との相関上とシ、タ
ップ係数メモリの内容に加算することによシタツブ係数
メモリ２１３〜２１６の内容の更新が行われる。
以上説明した様に、本発明によれば歪推定信号全入カバ
ターンに対応させて発生させることによシ判定帰還形等
化器内で非線形の歪が発生する場合にも、正確なレベル
をもった推定歪信号が発生されるため、Ｄ／Ａ変換回路
等の線形性に対する要求特性が緩和され等信器の簡易化
が可能となる。
ターンに対応させて発生させることによシ判定帰還形等
化器内で非線形の歪が発生する場合にも、正確なレベル
をもった推定歪信号が発生されるため、Ｄ／Ａ変換回路
等の線形性に対する要求特性が緩和され等信器の簡易化
が可能となる。
第１図は従来例を示すブロック図、簗２図は本発明の一
実施例上＊すブロック図である。 １・・・・・・アナログ加算回路、２・・・・・・判定
回路、３・・・・・・誤差検出回路、４・・・・・・シ
フトレジスタ、５〜８・・・・・・乗算回路、９．１０
・・・・・・タップ係数メモリ。 １１・・・・・・デジタル加算回路、１２・・・・・・
デジタルアナログ変換回路、２ｏ１・・団・アナログ加
算回路、２０２・・・・・・判定回路、２ｏ３・・団・
誤差検出回路、２０４・・・・・・シフトレジスタ、２
０５〜２１２・・・用乗算回路、２１３〜２１６・・・
・・・タップ係数メモリ、２１７・・・・・・デジタル
加算回路、２１８・・・・・・デジタルアナログ変換回
路、２１９〜２２２・・・・・・デコーダ。
実施例上＊すブロック図である。 １・・・・・・アナログ加算回路、２・・・・・・判定
回路、３・・・・・・誤差検出回路、４・・・・・・シ
フトレジスタ、５〜８・・・・・・乗算回路、９．１０
・・・・・・タップ係数メモリ。 １１・・・・・・デジタル加算回路、１２・・・・・・
デジタルアナログ変換回路、２ｏ１・・団・アナログ加
算回路、２０２・・・・・・判定回路、２ｏ３・・団・
誤差検出回路、２０４・・・・・・シフトレジスタ、２
０５〜２１２・・・用乗算回路、２１３〜２１６・・・
・・・タップ係数メモリ、２１７・・・・・・デジタル
加算回路、２１８・・・・・・デジタルアナログ変換回
路、２１９〜２２２・・・・・・デコーダ。
Claims (1)
- 受信パルス列？判定回路によ、！ｌｌ識別して出力信号
とし、あらかじめ定めた一定期間に受信される受信パル
ス列のパターンの種類の総数と同数のパターン検出回路
でパターン全検出した結果に応じて前記総数と同数のタ
ップ係数メモリのそれぞれに前記パターンごとに発生す
る前記受信パルス列の推定歪量全保持し、この推定歪量
全前記タップ係数メモリよシ取出し前記受信パルス列か
ら差引いた信号ケ前記判定回路に入力し、前記判定回路
による識別結果全基準信号として前記判定回路の入力の
歪信号全検出し、この歪信号が前記パターンのどれに対
応しているかを、前記パターン検出回路の検出結果と照
合することにより識別し、識別されたパターンに対応す
る前記タップ係数メモリの内容に前記歪信号を加えるこ
とにより前記推定歪量全更新することｔ−特徴とする等
化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21999383A JPS60112310A (ja) | 1983-11-22 | 1983-11-22 | 等化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21999383A JPS60112310A (ja) | 1983-11-22 | 1983-11-22 | 等化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60112310A true JPS60112310A (ja) | 1985-06-18 |
Family
ID=16744241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21999383A Pending JPS60112310A (ja) | 1983-11-22 | 1983-11-22 | 等化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60112310A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6243923A (ja) * | 1985-08-21 | 1987-02-25 | Nec Corp | 適応形干渉除去装置 |
-
1983
- 1983-11-22 JP JP21999383A patent/JPS60112310A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6243923A (ja) * | 1985-08-21 | 1987-02-25 | Nec Corp | 適応形干渉除去装置 |
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