JP2006109501A - 判定帰還型等化方法 - Google Patents

Abstract

【課題】ラインの欠陥を学習しそれらを補償することができるようにする。
【解決手段】等化器は、補償された受信値Ｘ（ｎ）と、メモリ装置１４０からｋ個の以前の出力値Ｙ（ｎ−１），．．．，Ｙ（ｎ−ｋ）に対応する記憶値Ｄ（ｎ）との組み合わせに基づいて、等化された受信値Ｘ’（ｎ）を形成する。更に、等化器は、Ｘ’（ｎ）を正のスレシホールドＶ１および負のスレシホールドＶ２と比較した結果に基づいて、出力値Ｙ（ｎ）を判定する。Ｙ（ｎ）が０であると判定された時、等化器は、Ｘ’（ｎ）が正か負かに基づいて、記憶されている補正値Ｄ（ｎ）を所定値Δだけ調節する。
【選択図】図１

Description

本願は判定帰還型（decision feedback）等化方器法および装置を含む等化器に関するものであるが、これに限定される訳ではない。

等化器の設計は、長い間、例えばＤＤＳやＴＩのような近代のデジタル陸線を基本としたデータ・サービスを提供するのに適した受信機の設計において、最も重要な検討事項の１つとなっている。これらのサービスは双方とも、伝送にパイポーラ・リターンーツー−ゼロ（「ＢＲＺ」）信号を用いる。公知のように、ＢＲＺ伝送システムでは、正または負パルスとして論理値「１」が送信され、論理値［０」はパルスがないことを示す。極性が交互に変わる連続パルスには、「交互記号反転（alternate mark inversion）」または「ＡＭＩ」という名称が付けられている。ある条件ではこの規則が破られることがあるが、この規則の下では、正または負のパルスが２つ連続して送信される場合は常に違反となる。

従来のＢＲＺ信号用等化器は、所与の通信チャンネルのために適切な反転ライン・モデル（inverse line model）を選択することによって動作する。このライン・モデルが正しければ、ラインによって混入される減衰や位相歪みは、受信信号において効果的に補償することができる。時としてノイズ制限フィルタを付加して帯域外ノイズを除去することもある。

これら従来の等化器構造に伴う問題は、それらの性能がライン・モデルの精度によって制限されることである。時として、ブリッジ・タップ（bridge tap）やワイヤ・サイズの遷移のような欠陥（impairment）が原因で、通常のワイヤ・ライン・モデルではライン特性がうまく予測できない場合が生じる。この問題に対する解決案の１つは、あらゆる公知のライン欠陥の組み合わせを考慮に入れたライン・モデルを作成することであろう。考慮すべき欠陥源が増えるに連れてこの方法が実用的でなくなることは、容易に理解できよう。よりよい方法は、ラインの欠陥を学習しそれらを補償することができる受信機の構造を構築することである。

本発明は、補償された受信信号を生成するパイポーラ・リターンーツー−ゼロ（ＢＲＺ）信号の受信機の一部である判定帰還型等化器であって、入力と、出力と、メモリとを備え、前記入力が、前記補償された受信信号を受け取り、前記補償された受信信号が、一連の値Ｘ（ｎ）（ここで、ｎ＝１，２，３，・・・）から成り、前記出力が、出力信号を生成し、前記出力信号が、対応する一連の出力値Ｙ（ｎ）を有し、前記メモリは、ｋ個の連続出力値の可能な各組み合わせについて記憶された値を有し、ここで、ｋは、以前の出力値の所定の個数を表し、各記憶された値が、アドレス値により選択的にアドレス可能である、前記判定帰還型等化器において、出力値を所与の入力値に基づいて決定する方法であって、
（ａ） Ｘ（ｎ）を受信するステップと、
（ｂ） アドレス値を、ｋ個の前の出力値Ｙ（ｎ−１），．．．，Ｙ（ｎ−ｋ）に基づいて形成するステップと、
（ｃ） 記憶された値を前記アドレス値に基づいて検索するステップと、
（ｄ） 補正係数Ｄ（ｎ）を前記記憶された値に基づいて形成するステップと、
（ｅ） Ｘ（ｎ）とＤ（ｎ）とを組み合わせて、等化された受信信号Ｘ′（ｎ）を形成するステップと、
（ｆ） Ｘ′（ｎ）を第１の所定値Ｖ１及び第２の所定値Ｖ２と比較するステップと、
（ｇ） Ｙ（ｎ）をステップ（ｆ）の結果に基づいて決定するステップと、
（ｈ） Ｘ′（ｎ）≧Ｖ２のとき、Ｙ（ｎ）が第２のシンボルに等しいことを決定するステップと、
（ｉ） Ｖ２＜Ｘ′（ｎ）＜Ｖ１のとき、Ｙ（ｎ）が第３のシンボルに等しいことを決定するステップと、
（ｊ） Ｖ２＜Ｘ′（ｎ）＜Ｖ１のとき、Ｘ′（ｎ）をゼロと比較するステップと、
（ｋ） Ｘ′（ｎ）＞０のとき、前記記憶された値を、前記記憶された値に所定の値Δを加えた値と置換するステップと
を備える方法を提供する。

第１図は、本発明による判断返送等化器、即ち、判定帰還型等化器の第１実施例に基づく、従来のアナログ等化器１０３を用いたＢＲＺ信号用受信機を示す。このシステムは、伝送線によって混入された欠陥の補償を受信信号１０１に対して行うことにより、判断機構がより高い確率で正確な判断を下すことができるようにするものである。

前記受信機の第１部分、即ちフィルタ１０３は、典型的なアナログ等化システムと相違するところはない。例えば、フィルタ１０３は、McGary et al.の米国特許第４，７５９，０３５号またはBeichler et al.の米国特許第５，０５２，０２３号のものとすることができる。この特許は本願にも含まれていることとする。したがって、受信信号１０１は、通信チャンネルのほぼ反対の特性を有する、適切に選択されたアナログ・フィルタに印加される。このフィルタは利得および位相補正を受信信号に加えて、ライン欠陥（line impairment）を補償し、補償された受信信号Ｘ（ｎ）１０４を生成する。信号は所定のボー間隔（ボーレート）でのみ得られるので、点１０４におけるＸ（ｎ）信号は、そのボー間隔（ボーレート）の一連の連続サンプルから成るサンプル入力信号と見えるかもしれない。

補正値Ｄ（ｎ）１４１は、各ボー毎に発生され、アナログ・フィルタ１０３が完全に除去できなかった以前のボーの残留効果を補償する。一実施例では、最後に受信した４つのシンボルを用いてＤ（ｎ）を発生するが、用いるシンボル数はいくつでもよい。

図示のように、Ｘ（ｎ）とＤ（ｎ）は加算器または接合部１０によって組み合わせられ、等化された受信信号Ｘ’（ｎ）１０７を形成する。信号Ｘ’（ｎ）は判断回路１１０に印加される。一方、判断回路１１０は、Ｘ’（ｎ）を第１所定値Ｖ１（要素１２１）および第２所定値Ｖ２（要素１３１）と比較することによって、出力値Ｙ（ｎ）１６０の値を判定する。値Ｖ１およびＶ２は、値Ｘ’（ｎ）に基づいて、スレシホールド発生器１２０によって供給される。Ｘ’（ｎ）≧Ｖ１の時、判断回路１１０は、Ｙ（ｎ）が第１シンボルと等しいと判定する。Ｘ’（ｎ）≦Ｖ２の時、判断回路１１０は、Ｙ（ｎ）が第２シンボルに等しいと判定する。Ｖ２＜Ｘ’（ｎ）＜Ｖ１の時、判断回路１１０は、Ｙ（ｎ）が第３シンボルと等しいと判断する。一実施例では、第１シンボルは＋１に等しく、第２シンボルは−１に等しく、第３シンボルは０に等しい。

補正係数Ｄ（ｎ）１４１は、アドレス値１２３の制御の下で、メモリ装置１４０によって発生される。一方、アドレス値１２３はアドレス発生器１３０によって発生される。アドレス発生器１３０は、所定数例えばｋ個の以前の出力値、即ちＹ（ｎ−１），．．．，Ｙ（ｎ−ｋ）に基づいてアドレス値１２３を発生する。

メモリ装置１４０は、出力１６０におけるｋ個の連続出力値、即ちＹ（ｎ−１），．．．，Ｙ（ｎ−ｋ）の可能な組み合わせ各々に対する補正値Ｄ（ｎ）１４１を記憶しており、記憶されている各値はアドレス値１２３によって選択的にアドレス可能であることは、当業者には明白であろう。

一実施例では、Ｋは４に等しく、したがってアドレス発生器１３０は以前の４つの出力値Ｙ（ｎ−１），Ｙ（ｎ−２），Ｙ（ｎ−３），Ｙ（ｎ−４）に基づいてアドレス値１２３を発生する。

ゼロに等しい出力値Ｙ（ｎ）が発生される毎に、Ｄ（ｎ）の記憶値を調節し、Ｘ’（ｎ）を可能な限りゼロに近い値に維持する。判断回路１１０が、Ｙ（ｎ）がゼロに等しいと判定した時、回路１１０はＺＥＲＯと表記されたリード（要素１７１）を通じて加算／減算回路１５０を活性化させる。また、判断回路１１０はＸ’（ｎ）をゼロと比較し、次に回路１１０は、ＳＩＧＮと表記されたリード（要素１７３）によって、比較の符号を加算／減算回路１５０に知らせる。Ｘ’（ｎ）＞０の時、加算／減算回路１５０は、経路１５５を通じて、記憶値Ｄ（ｎ）をＤ（ｎ）に所定値Δを加算したものと置き換える動作を行う。逆に、Ｘ’（ｎ）≦０の時、加算／減算回路１５０は、記憶値Ｄ（ｎ）をＤ（ｎ）からΔを減じたものと置き換える動作を行う。

ここでスレシホールド発生器１２０に戻って、一実施例では、発生器１２０はＸ’（ｎ）の正の最大値に基づいてＶ１を発生することができる。同様に、発生器１２０はＸ’（ｎ）の負の最大値に基づいてＶ２を発生することができる。

次に第２図を参照すると、第１図に関するフロー・チャートが示されている。このプロセスは２０１で開始され、ステップ２０３に移行して値Ｘ（ｎ）を得る。
次にステップ２０５で、プロセスはＹ（ｎ−１），．．．，Ｙ（ｎ−ｋ）に基づいてアドレス発生器１３０からアドレス値１２３を得る。

次に、ステップ２０７で、プロセスはアドレス値１２３をメモリ装置１４０に供給する。
次に、ステップ２０９でプロセスは記憶値を読み取り、ステップ２１１でその記憶値に基づいてＤ（ｎ）１４１を設定する。

次に、ステップ２１３で、プロセスはＸ（ｎ）からＤ（ｎ）を減じたものに等しいＸ’（ｎ）を形成する。
次に、ステップ２１５でプロセスは所定値Ｖ１，Ｖ２を得て、ステップ２１７でＸ’（ｎ）をＶ１およびＶ２と比較する。

Ｘ’（ｎ）≧Ｖ１の場合、プロセスはステップ２２７でＹ（ｎ）を＋１に等しく設定する。次に、プロセスはステップ２３１でリターンする。
Ｘ’（ｎ）≦Ｖ２の場合、プロセスはステップ２２９でＹ（ｎ）を−１に等しく設定する。次に、プロセスはステップ２３１でリターンする。

Ｖ２＜Ｘ’（ｎ）＜Ｖ１の場合、プロセスはステップ２１９に行き、Ｘ’（ｎ）＞０か否か判定する。判定がＹＥＳの場合、プロセスはステップ２２１に進み、記憶値を記憶値にΔを加算したものと置き換え、その後ステップ２２５に進む。逆に、判定がＮＯの場合、プロセスはステップ２２３に進み、記憶値を記憶値からΔを減じたものと置き換え、ステップ２２５に進む。

ステップ２２５で、プロセスはＹ（ｎ）をゼロに等しく設定する。次いで、プロセスはステップ２３１でリターンする。
第３図を参照すると、本発明による判定帰還型等化器の第２実施例を含む受信機が示されている。本実施例では、出力値Ｙ（ｎ）は第１信号Ｙ＋（要素３４０）と第２信号Ｙ−（要素３５０）とから成る。Ｙ（ｎ）と信号Ｙ＋，Ｙ−との間の対応は次の通りである。

また、本実施例では、メモリ装置１４０はランダム・アクセス・メモリ（「ＲＡＭ」）ユニット３０１で構成され、デジタル／アナログ変換器（「Ｄ／Ａ」）ユニット３０３に結合されている。更に本実施例では、加算／減算ユニット１５０はアップ／ダウン・カウンタ３０５を含む。

一実施例では、ＲＡＭユニット３０１に記憶されている値は、正（＋）の１２８から負（−）の１２８まで変化し、アップ／ダウン・カウンタ３０５は、１に等しいΔずつこれら記憶値を増分または減分するように構成されている。別の実施例では、Δは、例えば、エラー値と時間とを含む１つ以上の変数に基づいて、変化する即ち適応することができる。

更に第３図を参照すると、アドレス発生器１３０は、第１シフト・レジスタ３１０、第２シフト・レジスタ３２０、およびマップ回路３３０で構成されていることがわかる。第１シフト・レジスタ３１０は、３１１，３１３，３１５，３１７と表記された４つの段を有する第１遅延線を含み、各段は遅延Ｔを有する。ここで、Ｔはボー時間（baud time）の逆数である。段３１１，３１３，３１５，３１７の内容は、それぞれ、信号Ｙ＋３４０の最後の４出力、即ち、Ｙ^＋（ｎ−１），Ｙ^＋（ｎ−２），Ｙ^＋（ｎ−３），Ｙ^＋（ｎ−４）から成る。この情報を以下の表にまとめておく。

同様に、第２シフト・レジスタ３２０は、３２１，３２３，３２５，３２７と表記された４つの段を有する第２遅延線を含み、各段は遅延Ｔを有する。また、段３２１，３２３，３２５，３２７の内容は、それぞれ、信号Ｙ−３５０の最後の４出力、即ち、Ｙ⁻（ｎ−１），Ｙ⁻（ｎ−２），Ｙ⁻（ｎ−３），Ｙ⁻（ｎ−４）から成る。この情報を以下の表にまとめる。

図示のように、８つの以前の出力値Ｙ^＋（ｎ−１），Ｙ^＋（ｎ−２），Ｙ^＋（ｎ−３），Ｙ^＋（ｎ−４），Ｙ⁻（ｎ−１），Ｙ⁻（ｎ−２），Ｙ⁻（ｎ−３），Ｙ⁻（ｎ−４）はマップ回路３３０に入力される。

マップ回路３３０の目的は、前述の８つの以前の出力値を処理して、ビット数を減らしたアドレス値１２３を形成することである。したがって、マップ回路３３０がないと、アドレス値１２３は８ビットから成り、各出力値Ｙ^＋（ｎ−１），Ｙ^＋（ｎ−２），Ｙ^＋（ｎ−３），Ｙ^＋（ｎ−４），Ｙ⁻（ｎ−１），Ｙ⁻（ｎ−２），Ｙ⁻（ｎ−３），Ｙ⁻（ｎ−４）が１ビットに対応することになる。しかしながら、マップ回路３３０はＢＲＺ伝送体系によって強要される制限のいくつかを利用する。即ち、ＢＲＺ信号送信では、連続する１は極性を交互に変えながら送ることが規定されている。結果として、１，１および−１，−１というパターンは違反となる。更に、２つの連続するシンボルに可能な組み合わせの数は、９ではなく７である。

一実施例では、マップ回路３３０によって実行されるマッピング機能は、２つのシンボルを表わすのに、３ビット（８つの値が可能）を用いる。これは無理なく効率的であり、この機能は実施が非常に容易である。マッピング機能の式は以下の通りである。ここで、Ａ５，．．．，Ａ０は６ビットのＲＡＭアドレスであり、信号１２３から成る。

スレシホールド発生器１２０の一実施例を第４図に示す。本実施例では、ピーク検出器４０１，４０７は単純なダイオードとコンデンサ回路とで構成し（fashion）、等化された受信信号Ｘ’（ｎ）（要素１０７）の正および負のピーク値をサンプル／ホールドできればよい。また、一実施例では、抵抗４０３，４０５，４０９，４１１の値は等しい。この構成では、正のスレシホールドＶ１（要素１２１）はＸ’（ｎ）の正の最大値の半分（０．５）に設定され、負のスレシホールドＶ２（要素１３１）はＸ’（ｎ）の負の最大値の半分（０．５）に設定される。

別の実施例では、スレシホールド発生器１２０が、補償された受信信号Ｘ（ｎ）（要素１０４）に基づいてスレシホールドＶ１，Ｖ２を設定する。実施条件によってはこのほうが好都合なこともある。こうした場合の欠点（penalty）は、判断スレシホールドの精度が多少低下し、このためにビット・エラー・レートが少し悪化することである。

判断回路の一実施例を第５図に示す。図示のように、等化された受信信号Ｘ’（ｎ）が第１補償器５０１、第２補償器５０３、および第３補償器５０５に入力される。また図示のように、第１補償器５０１、第２補償器５０３、および第３補償器５０５はそれぞれ、第１フリップ−フロップ５２１、第２フリップ−フロップ５２３、および第３フリップ−フロップ５２５に結合されている。また、第１フリップ−フロップ５２１、第２フリップーフロップ５２３、および第３フリップ−フロップ５２５は、ボー・クロック信号５２３によって駆動される（clocked）。

図示のように、補償器５０１はＸ’（ｎ）を正のスレシホールドＶ１（要素１２１）と比較する。Ｘ’（ｎ）がＶ１より大きい時、比較器５０１は、チャンネル５１１を通じて、論理１信号をフリップ−フロップ５２１に供給する。そうでなければ、比較器５０１は論理０信号をフリップ−フロップ５２１に供給する。ボー・クロック信号５３３によって活性化された後、フリップ−フロップ５２１は、リード３２５に出力信号Ｙ^＋を送出する。

更に図示のように、比較器５０５はＸ’（ｎ）を負のスレシホールドＶ２（要素１３１）と比較する。Ｘ’（ｎ）がＶ２より小さい時、比較器５０５は、チャンネル５１５を通じて、論理１信号をフリップ−フロップ５２５に供給する。そうでなければ、比較器５０５は論理０信号をフリップ−フロップ５２５を供給する。ボー・クロック信号５３３によって活性化された後、フリップ−フロップ５２５はリード３２７に出力信号Ｙ⁻を送出する。

更に第５図を参照すると、出力信号Ｙ^＋と出力信号Ｙ⁻がＮＯＲゲート５３１に結合されている。出力信号Ｙ^＋と出力信号Ｙ⁻が双方とも論理０に等しい時、ゲート５３１は論理１信号を出力する。結果として、ゲート５３１はリード３２９に出力信号ＺＥＲＯを送出する。

また、比較器５０３はＸ’（ｎ）を０ボルト即ち接地に等しい信号と比較する。Ｘ’（ｎ）が０よりも大きい時、比較器５０３は、チャンネル５１３を通じて、論理１信号をフリップ−フロップ５２３に供給する。そうでなければ、比較器５０３は論理０信号をフリップ−フロップ５２３に供給する。ボー・クロック信号５３３によって活性化された後、フリップ−フロップ５２３はリード３３１に出力信号ＳＩＧＮを送出する。

ここで第１図に戻る。信号Ｘ（ｎ）１０４が加算装置１０５の正端子に印加され、一方補正係数Ｄ（ｎ）１４１が加算装置１０５の負端子に印加され、結果信号Ｘ’（ｎ）１０７を形成することがわかる。したがって、第１図に関しては、Ｘ’（ｎ）はＸ（ｎ）からＤ（ｎ）を減算することによって形成されると言うことができる。しかしながら、Ｄ（ｎ）係数の符号が逆の場合、または係数の位相角度が１８０度回転された場合、または係数に−１を乗算した場合、またはメモリ装置１４０に記憶する前に係数を別の類似した調節機能で処理した場合、得られた調節後の補正係数（図示せず）を加算装置１０５の第２正端子（図示せず）に印加することもできよう。この場合、Ｘ’（ｎ）はＤ（ｎ）をＸ（ｎ）に加算することによって形成されると言うことができよう。本発明によれば、判定帰還型等化方法および装置は、かかる等価な構成全てを考慮しているので、本発明の教示によれば、Ｘ’（ｎ）はＤ（ｎ）をＸ（ｎ）と組み合わせることによって形成されると、一般的に述べることができる。

要約すると、本発明によって、ＢＲＺ受信機と共に用いて好適な判定帰還型等化方法および装置が開示された。本発明によれば、判定帰還型等化器は、補償された受信値Ｘ（ｎ）１０４と補正係数Ｄ（ｎ）１４１とに基づいて、出力Ｙ（ｎ）１６０を判定する。Ｘ（ｎ）を受信した後、判定帰還型等化器は、メモリ装置１４０から、ｋ個の以前の出力値Ｙ（ｎ−１），．．．，Ｙ（ｎ−ｋ）に対応する記憶値Ｄ（ｎ）を検索する。判定帰還型等化器は、次に、Ｘ（ｎ）とＤ（ｎ）との組み合わせに基づいて、等化された受信値Ｘ’（ｎ）を形成する。更に、判定帰還型等化器は、Ｘ’（ｎ）を正のスレシホールドＶ１および負のスレシホールドＶ２と比較した結果に基づいて、出力値Ｙ（ｎ）を判定する。Ｙ（ｎ）が０であると判定された時、判定帰還型等化器は、Ｘ’（ｎ）が正か負かに基づいて、記憶されている補正値Ｄ（ｎ）を所定値Δだけ調整する。

ＢＲＺシステム用判定帰還型等化器の設計における１つの重要な難点は、これらのシステムがデータをランダム化するのにスクランブラを使用しないことである。実際、連続動作を長い期間繰り返すことは非常に一般的である。最少二乗法のような従来の判定帰還型適応アルゴリズムは、適正なトレーニングおよび適正な収束の維持の双方に乱数データを必要とする。対照的に、本発明による判定帰還型等化方法および装置は、データをランダム化する必要がないという利点がある。更に、本発明による判定帰還型等化方法および装置は、非線形ライン欠陥（line impairment）を等化することもできる。これは殆どの従来技術のアルゴリズムには不可能なことである。

デジタル・ループ−アッブ・テーブル歪み相殺器（dlgital loop-up table distortion canceller）の概要が従来技術において述べられているが（例えば、Adative Filters，C．F．N．CowanおよびP．M．Grant編集，section 8．3．1，“Echo Cancelation for WAL2 Transmission”，pp．244-249，Prentice Hall，Englewood Cliffs，New Jersey，１985を参照のこと）、本発明による判定帰還型等化方法および装置は、この概念の新たな応用を表わすものと確信する。

本発明による判定帰還型等化方法および装置の様々な実施例をこれまでに説明したが、本発明の範囲は特許請求の範囲によって規定されるものとする。

第１図は、本発明による判定帰還型等化装置の第１実施例を含む受信機を示すブロック図である。 第２図は第１図に関するフロー・チャートである。 第３図は、本発明による判定帰還型等化装置の第２実施例を含む受信機を示すブロック図である。 第４図は、第３図を更に詳細に示す。 第５図は、第３図を更に詳細に示す。

符号の説明

１０１ 受信信号
１０３ アナログ等化器
１０５ 加算装置
１１０ 判断回路
１２０ スレシホールド発生器
１３０ アドレス発生器
１４０ メモリ装置
１５０ 加算／減算回路
３０１ ランダム・アクセス・メモリ（「ＲＡＭ」）ユニット
３０３ デジタル／アナログ変換器（「Ｄ／Ａ」）ユニット
３０５ アップ／ダウン・カウンタ
３１０ 第１シフト・レジスタ
３１１，３１３，３１５，３１７ 第１遅延線
３２０ 第２シフト・レジスタ
３２１，３２３，３２５，３２７ 第２遅延線
３３０ マップ回路
４０１，４０７ ピーク検出器
５０１ 第１補償器
５０３ 第２補償器
５０５ 第３補償器

Claims (6)

1. 補償された受信信号を生成するパイポーラ・リターンーツー−ゼロ（ＢＲＺ）信号の受信機の一部である判定帰還型等化器であって、
   入力と、出力と、メモリとを備え、
   前記入力が、前記補償された受信信号を受け取り、
   前記補償された受信信号が、一連の値Ｘ（ｎ）（ここで、ｎ＝１，２，３，・・・）から成り、
   前記出力が、出力信号を生成し、
   前記出力信号が、対応する一連の出力値Ｙ（ｎ）を有し、
   前記メモリは、ｋ個の連続出力値の可能な各組み合わせについて記憶された値を有し、ここで、ｋは、以前の出力値の所定の個数を表し、
   各記憶された値が、アドレス値により選択的にアドレス可能である、前記判定帰還型等化器において、出力値を所与の入力値に基づいて決定する方法であって、
   （ａ） Ｘ（ｎ）を受信するステップと、
   （ｂ） アドレス値を、ｋ個の前の出力値Ｙ（ｎ−１），．．．，Ｙ（ｎ−ｋ）に基づいて形成するステップと、
   （ｃ） 記憶された値を前記アドレス値に基づいて検索するステップと、
   （ｄ） 補正係数Ｄ（ｎ）を前記記憶された値に基づいて形成するステップと、
   （ｅ） Ｘ（ｎ）とＤ（ｎ）とを組み合わせて、等化された受信信号Ｘ′（ｎ）を形成するステップと、
   （ｆ） Ｘ′（ｎ）を第１の所定値Ｖ１及び第２の所定値Ｖ２と比較するステップと、
   （ｇ） Ｙ（ｎ）をステップ（ｆ）の結果に基づいて決定するステップと、
   （ｈ） Ｘ′（ｎ）≧Ｖ２のとき、Ｙ（ｎ）が第２のシンボルに等しいことを決定するステップと、
   （ｉ） Ｖ２＜Ｘ′（ｎ）＜Ｖ１のとき、Ｙ（ｎ）が第３のシンボルに等しいことを決定するステップと、
   （ｊ） Ｖ２＜Ｘ′（ｎ）＜Ｖ１のとき、Ｘ′（ｎ）をゼロと比較するステップと、
   （ｋ） Ｘ′（ｎ）＞０のとき、前記記憶された値を、前記記憶された値に所定の値Δを加えた値と置換するステップと
   を備える方法。
2. （ｌ）Ｘ′（ｎ）＜０のとき、前記記憶された値を、前記記憶された値から所定の値Δを減じた値と置換するステップを更に含む請求項１記載の方法。
3. Ｖ１を、Ｘ′（ｎ）の最大の正の値に基づいて決定するステップを更に含む請求項２記載の方法。
4. 前記ｋ個の前の出力値を処理して、低減したビット数を有するアドレス値を形成するステップを更に含む請求項２記載の方法。
5. Ｖ２を、Ｘ′（ｎ）の最大の負の値に基づいて決定するステップを更に含む請求項３記載の方法。
6. ｋが４に等しい請求項５記載の方法。

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